CN105390547A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置具备：第二导电型的体区，其被设置在半导体基板内的第一导电型的半导体层内；栅电极，其隔着栅绝缘膜而与体区对置；第一导电型的源区，其被设置在栅电极的一侧且在体区内；第一导电型的漏区，其被设置在半导体基板内，且在所属第一导电型的漏区与栅电极的另一侧之间隔着场氧化膜而；第一导电型的杂质扩散区，其在漏区与体区之间的至少一部分的区域中，具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具备具有向半导体基板的横向进行扩散的杂质扩散区的LD(LateralDouble-diffused)MOS电场效应晶体管的半导体装置以及这种半导体装置的制造方法等。
背景技术
现有的LDMOS电场效应晶体管的制造过程中，为了形成N阱，在半导体基板的表面注入磷离子等杂质之后，使杂质在高温下长时间进行扩散，所以N阱内的杂质浓度分布在深度方向成为高斯分布。即，栅氧化膜的底层区域中杂质的浓度在与栅氧化膜邻接的位置处成为最大，并随着离半导体基板的表面的深度变深而降低。
因此，在半导体基板的表面电阻率最小，由于在半导体基板的内部(主体区)的电阻率较大，所以当以源区为基准在漏区以及栅电极上施加偏置电压时，大部分的电流沿着半导体基板的表面流动。其结果为，电场集中到漏区的端部附近。
尤其，当施加较高的偏置电压时，由在漏区的端部附近流动的电流增加而引起碰撞电离(impactionization)，并发生空穴以及电子骤然激发，且开态击穿电压显著下降。由此，LDMOS电场效应晶体管的SOA(SafeOperatingArea)特性以及热载流子耐受性大幅度恶化。
在现有的LDMOS电场效应晶体管中，为了改善这种SOA特性，需要延长N阱内电流流动的漂移区的长度，即场氧化膜的长度，从而元件的大小将变大。因此，难以在维持电流特性以及耐压特性的同时提升SOA特性以及热载流子耐受性。
作为相关技术，专利文献1中公开了，以ESD(静电放电)浪涌电阻的提升为目的的半导体装置。该半导体装置具备：具有第一导电型的半导体层的基板；被形成在半导体层的表层部的第二导电型的基区；被形成在基区的表层部的第一导电型的源区；在半导体层的表层部中，以离开基区的方式被配置的第一导电型的漏区；将位于源区与漏区之间的基区作为通道区域并在该通道区域上形成的栅绝缘膜；被形成在栅绝缘膜上的栅电极；源极以及漏极。
另外，半导体基板的表层部设置有，被设置在漏区与基区之间的第一导电型区域，第一导电型区域以与半导体层相比而较高的浓度被形成，且以越接近漏区浓度越高的方式而构成。通过以此方式配置第一导电型区域，能够使LDMOS电场效应晶体管进入负电阻区时的电流值增加，并能够提升ESD浪涌电阻。
但是，即使设置了以越接近漏区浓度越高的方式构成的第一导电型領域，但由于在漏区与源区之间有很多电流沿着半导体基板的表面流动，因此也无法大幅改善电场集中到漏区端部附近的情况。
因此，鉴于上述这一点，本发明的第一目的在于，提供一种具备在维持电流特性以及耐压特性的同时提升了SOA特性以及热载流子耐受性的LDMOS电场效应晶体管的半导体装置。此外，本发明的第二目的在于，提供一种具备无需增大元件的大小便具有优异的耐压特性以及品质特性的LDMOS电场效应晶体管的半导体装置等。
专利文献
专利文献1：特开2001-352070号公报(段落0028-0031、图1)
发明内容
为了解决以上课题，本发明的一个观点所涉及的半导体装置具备：被设置在半导体基板的主面的固定的区域的场氧化膜；被设置在半导体基板内的第一导电型的半导体层内的第二导电型的体区；被设置在半导体基板的主面的一部分上的栅绝缘膜；被设置在栅绝缘膜以及场氧化膜的表面的一部分上并且隔着栅绝缘膜而与体区对置的栅电极；被设置在栅电极的一侧且体区内的第一导电型的源区；与栅电极的另一侧之间隔着场氧化膜而被设置在半导体基板内的第一导电型的漏区；在漏区与体区之间的至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布的第一导电型的杂质扩散区。在本申请中，可以是第一导电型为P型，第二导电型为N型，还可以是第一导电型为N型，第二导电型为P型。
此外，本发明的一个观点所涉及的半导体装置的制造方法具备：工序(a)，在半导体基板的主面的固定的区域上形成场氧化膜；工序(b)，在半导体基板内的第一导电型的半导体层内形成第一导电型的杂质扩散区，所述第一导电型的杂质扩散区的至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布；工序(c)，在第一导电型的半导体层内形成第二导电型的体区；工序(d)，在半导体基板的主面上形成栅绝缘膜；工序(e)，在栅绝缘膜以及场氧化膜的表面的一部分上形成隔着栅绝缘膜栅电极与体区对置的栅电极；工序(f)，在栅电极的一侧且体区内形成第一导电型的源区并且在杂质扩散区内以如下方式形成第一导电型的漏区，即，在第一导电型的漏区与栅电极的另一侧之间隔着场氧化膜。
根据本发明的一个观点，通过设置在漏区与体区之间的至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布的第一导电型的杂质扩散区，从而使集中在半导体基板的表面的电流的流路被分散。其结果为，能够提供一种具备对漏区的端部附近处的电场的集中所引起的碰撞电离的空穴以及电子的产生进行抑制从而维持电流特性以及耐压特性的同时提升SOA特性以及热载流子耐受性的LDMOS电场效应晶体管的半导体装置。另外，上述的半导体层是指包括阱的意思。
此处，优选为，半导体基板包括底层基板、被设置在底层基板的表层部上的第一导电型的中间层、被设置在中间层上的第一导电型的半导体层，杂质扩散区与中间层相接。由此，中间层成为电流的流路的一部分，集中在半导体基板的表面的电流的流路被分散。
此外，优选为，杂质扩散区与漏区相接。由此，漏区的端部附近处的电场集中被大大缓和。此时，优选为，在杂质扩散区的至少一部分，随着在深度方向上离漏区的距离变大而第一导电型的杂质的浓度上升。由此，在漏区的底层区域中，集中在半导体基板的表面的电流的流路将分散。
另外，杂质扩散区还可以与场氧化膜相接。由此，集中在半导体基板的表面的电流的流路在宽的范围内被分散。此时，优选为，在杂质扩散領域的至少一部分，随着在深度方向上离场氧化膜的距离变深而第一导电型的杂质的浓度上升。由此，在场氧化膜的底层区域中，集中在半导体基板的表面的电流的流路被分散。
另外，还可以使杂质扩散区向体区的下方延伸。由此，向半导体基板的表面的电流的集中被大大改善。此时，优选为，在杂质扩散区的至少一部分，随着在深度方向上离体区的距离变大而第一导电型的杂质的浓度上升。由此，在体区的下方，集中在半导体基板的表面的电流的流路被分散。
以上技术中，还可以为，杂质扩散区不与体区相接。由此，防止LDMOS电场效应晶体管的关态击穿电压的下降。因此，无需将元件的大小设置得较大就能够提供一种具备具有优异的耐压特性以及品质特性的LDMOS电场效应晶体管的半导体装置。
附图说明
图1为表示本发明的第一实施方式所涉及的半导体装置的结构的一部分的剖视图。
图2为表示图1示出的半导体装置的杂质浓度分布的第一例的图。
图3为表示图1示出的半导体装置的杂质浓度分布的第二例的图。
图4为对LDMOS电场效应晶体管的电流电压特性进行说明的图。
图5A为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5B为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5C为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5D为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5E为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5F为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5G为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5H为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图5I为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
图6为表示本发明的第二实施方式所涉及的半导体装置的结构的一部分的剖视图。
图7为表示图6示出的半导体装置的杂质浓度分布的示例的图。
图8为表示本发明的第三实施方式所涉及的半导体装置的结构的一部分的剖视图。
图9为表示图8示出的半导体装置的杂质浓度分布的示例的图。
图10A为本发明的第三实施方式所涉及的半导体装置的制造工序的剖视图。
图10B为本发明的第三实施方式所涉及的半导体装置的制造工序的剖视图。
图10C为本发明的第三实施方式所涉及的半导体装置的制造工序的剖视图。
图10D为本发明的第三实施方式所涉及的半导体装置的制造工序的剖视图。
图10E为本发明的第三实施方式所涉及的半导体装置的制造工序的剖视图。
具体实施方式
底面，参照附图对本发明的实施方式进行详细说明。另外，同一构成要素标记同一符号，并省略重复说明。
第一实施方式
图1为示意性地表示本发明的第一实施方式所涉及的半导体装置的结构的一部分的剖视图。如图1所示，在该半导体装置中使用了包含以下部分的半导体基板，即：P型的底层基板10；N型的嵌入扩散层(NBL)11，其通过在底层基板10的表层部注入N型杂质而被设置；P型的外延层20，其通过在底层基板10上使P型半导体外延生长而被设置。作为底层基板10以及外延层20的材料，而是用了例如硅(Si)。
此外，半导体装置在外延层20内包括N阱21、被设置在N阱21内的P型的体区22、被设置在体区22内的P型的接触区23以及N型的源区24、N型的漏区25、N型的杂质扩散区26。
另外，半导体装置包括：设置在半导体基板的主面(图中表面)的固定的区域的场氧化膜(被称为“偏置绝缘膜”)31、设置在半导体基板的主面的一部分上的栅绝缘膜32、设置在栅绝缘膜32以及场氧化膜31的表面的一部分上并隔着栅绝缘膜32而与体区22对置的栅电极33。
通过以上的构成要素而构成N通道的LDMOS电场效应晶体管的主要部分。场氧化膜31的膜厚与栅绝缘膜32的膜厚相比而较大，此外，在场氧化膜31的表面上的接近漏区25的区域上未设置栅电极33。由此，由于漏区25与栅电极33之间的电场强度被缓和，因此能够将晶体管的耐压设置得较高。
外延层20例如由包含硼(B)作为P型杂质的硅(Si)构成。作为外延层20的电阻率，1Ωcm～20Ωcm程左右较适宜，特别优选为约10Ωcm。作为外延层20的膜厚，3μm～10μm程度较适宜，特别优为约5μm。
源区24被设置在栅电极33的一侧(图中左侧)的体区22内。此外，漏区25被设置在栅电极33的另一侧(图中右侧)且在外延层20内，漏区25与栅电极33之间隔着场氧化膜31而被设置。在接触区域23、源区24以及漏区25上，在栅绝缘膜32以及层间绝缘膜(图中未示出)上形成有接触空穴，铝(Al)等配线或钨(W)等插头被连接到上述的区域。
如此构成的LDMOS电场效应晶体管中，当以源区24作为基准向漏区25以及栅电极33施加偏置电压时，漏区25与源区24之间将有电流流动。漏区25与体区22之间有电流流动的区域被称为漂移区。
杂质扩散区26被设置在漏区25与体区22之间的至少一部分的区域，即漂移区域的至少一部分。杂质扩散区26在漏区25与体区22之间的至少一部分的区域中具有随着离半导体基板的主面的深度变大而杂质的浓度上升的杂质浓度分布。由此，集中在半导体基板的表面的电流的流路被分散。
此处，优选为，杂质扩散区26与漏区25相接。由此，漏区25的端部附近的电场的集中被大大缓和。另外，优选为，杂质扩散区26与嵌入扩散层11相接。由此，由于作为中间层的嵌入扩散层11成为电流的流路的一部分，因此，分散电流的流路的效应变大。
一方面，优选为，杂质扩散区26不与体区22相接。由此，能够防止LDMOS电场效应晶体管的关态击穿电压的下降。因此，无需增大元件的大小就能够提供一种具有具备优异的耐压特性以及品质特性的LDMOS电场效应晶体管的半导体装置。
在第一实施方式中，杂质扩散区26不只是漏区25的底层区域，在场氧化膜31的至少一部分的底层区域中也被设置。因此，杂质扩散区26与漏区25以及场氧化膜31相接。由此，集中在半导体基板的表面的电流的流路在宽的范围内被分散。
图2为表示图1示出的半导体装置的A-A’线上的杂质浓度分布的第一例的图。在图2中，横轴表示离场氧化膜31的底面的深度(μm)，纵轴表示杂质浓度(atm/cm3)。
当未设置杂质扩散区26时，N阱21的杂质的浓度在与场氧化膜31邻接的位置处最高，且随着离场氧化膜31的底面的深度增加而下降。此外，嵌入扩散层(NBL)11的杂质的浓度在固定的深度处具有峰值，且随着接近于场氧化膜31的底面而急剧下降。
因此，只要不存在杂质扩散区26便生成杂质浓度的沟道，大部分的电流沿着半导体基板的主面而流动，电场集中在漏区25的端部附近。当漏区25的端部附近流动的电流增加而引起碰撞电离时，空穴以及电子急剧产生，击穿电压显著下降。由此，SOA特性以及热载流子耐受性将大幅度恶化。
另一方面，当设置杂质扩散区26时，杂质扩散区26如虚线所示，在离场氧化膜31的底面的深度约1.0μm～约2.5μm的区域中，具有随着在深度方向上离场氧化膜31的距离变大而N型杂质的浓度上升的杂质浓度分布。由此，由于能够掩埋在图2中以实线表示的N型杂质的杂质浓度的沟道，因此在场氧化膜31的底层区域中，集中在半导体基板的表面的电流的流路被分散。
其结果为，能够对由因在漏区25的端部附近的电场的集中而引起的碰撞电离所产生的空穴以及电子的产生进行抑制，从而提供一种具备在维持电流特性以及耐压特性的同时提升SOA特性以及热载流子耐受性的LDMOS电场效应晶体管的半导体装置。
图3为表示图1中示出的半导体装置的A-A'线的杂质浓度分布的第二例的图。在图3中，横轴表示离场氧化膜31的底面的深度(μm)，纵轴表示杂质浓度(atm/cm3)。在第二例中，为了形成杂质扩散区26，而进行多次的N型杂质的注入。
例如，在N型杂质的注入进行2次的情况下，通过第一次的杂质注入而设定外延层20的表面区域中的杂质的浓度，并通过第二次的杂质注入，能够设定外延层20的内部区域中的杂质的浓度。如此，通过多次进行杂质注入，能够对杂质扩散区26的杂质浓度分布进行精密的控制。另外，上述的第一次的杂质注入与上述的第二次的杂质注入的顺序也可以相反。
图3的两条虚线表示，用于形成杂质扩散区26的由两次杂质注入而产生的N型杂质的浓度。如图3所示，杂质扩散区26在至少一部分的区域中具有随着在深度方向上离场氧化膜31的距离变大而N型杂质的浓度上升的杂质浓度分布。由此，能够掩埋在图3中以实线表示的N型杂质的杂质浓度的沟道，从而在场氧化膜31的底层区域中，集中在半导体基板的表面的电流的流路被分散。
在杂质扩散区26中杂质浓度分布(杂质浓度分布)可以与LDMOS电场效应晶体管的设计耐压合并设定。此外，通过根据需要而对半导体基板的表面进行补充离子注入，能够使LDMOS电场效应晶体管的特性最适宜。
图4为用于将本发明第一实施方式中的LDMOS电场效应晶体管的电流电压特性与现有技术进行对比并说明的图。在图4中，横轴表示漏极电压，纵轴表示漏极电流。此外，虚线表示现有的LDMOS电场效应晶体管的电流电压特性，实线表示本发明的第一实施方式中LDMOS电场效应晶体管的电流电压特性。
在LDMOS电场效应晶体管中，当将栅电压维持为固定并增加漏极电压时，漏极电流增加并达到固定值。但是，当进一步增加漏极电压时，现有的LDMOS电场效应晶体管引起碰撞电离而具有负阻特性，从而漏极电流急速增加。另一方面，本発明的第一实施方式中的LDMOS电场效应晶体管，即使增加漏极电压也很难引起碰撞电离，因而能够抑制漏极电流的急速增加。
接下来，对本发明的第一实施方式所涉及的半导体装置的制造方法进行说明。图5A～图5I为，本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。首先，作为P型的底层基板10而准备例如包含硼(B)作为P型杂质的硅(Si)基板。
如图5A所示，在P型的底层基板10的表层部上注入锑(Sb)或磷(P)离子等N型杂质。之后，N型杂质通过热而进行扩散，由此形成N型的嵌入扩散层(NBL)11。此外，如图5B所示，通过在底层基板10上使P型半导体的原子进行外延生长，从而形成P型的外延层20。
例如，在硅基板上使硅原子外延生长时，通过混合硼(B)等的P型杂质的气体，从而能够形成具有所需的导电率(电阻率)的P型的外延层20。通过底层基板10与外延层20而构成半导体基板。
接下来，如图5C所示，通过在外延层20的一部分的区域上注入磷(P)离子等N型杂质，从而形成N阱21。例如，通过高能离子注入法将磷离子向硅外延层进行注入时，作为加速电压而1MeV～5MeV左右较适宜，尤其优选为为约2.6MeV。此外，作为注入量而5×1011/cm2～5×1012/cm2左右较适宜，尤其优选为为约1.8×1012/cm2。
另外，被注入至外延层20中的N型杂质通过热而被扩散。例如，当使被注入至硅外延层中的磷进行扩散时，作为加热温度而1100℃～1200℃左右较适宜，尤其优选为约1150℃。此外，作为加热时间7小时～10小时左右较适宜，尤其优选为约9小时。
接下来，如图5D所示，例如通过LOCOS(LocalOxidationofSilicon)法，在半导体基板的主面(N阱21的表面)的固定区域上形成场氧化膜31。另外，场氧化膜31的形成还可以在形成杂质扩散区26之后进行。此外，也可以改替代LOCOS，转而通过STI(ShallowTrenchIsolation)来形成元件分离区域。
其次，如图5E所示，使用通过光刻法而被形成的掩膜，在N阱21的一部分的区域(漂移区域的一部分)上注入磷(P)离子等的N型杂质。由此而形成在至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质浓度上升的杂质浓度分布的N型的杂质扩散区26。例如，当通过高能离子注入法将磷离子注入至硅外延层中时，作为加速电压而约250keV程度较适宜，作为注入量而约8×1012/cm2左右较适宜。
或者，可以多次进行N型杂质的注入。例如，在通过高能离子注入法将磷离子向硅外延层中注入两次的情况下，在第一次的注入中，作为加速电压而200keV～3MeV左右较适宜，作为注入量er5×1011/cm2～1×1013/cm2左右较适宜。此外，在第二次注入中，作为加速电压而1MeV～5MeV左右较适宜，作为注入量而5×1011/cm2～1×1013/cm2左右较适宜。
接下来，如图5F所示，通过在N阱21的一部分的区域上注入硼(B)离子等P型杂质，从而形成P型的体区22。此外，如图5G所示，例如通过将半导体基板的主面进行热氧化，从而在半导体基板的主面上形成栅绝缘膜32。另外，在栅绝缘膜32以及场氧化膜31的表面的一部分上，用被掺杂杂质而具有导电性的聚硅等来形成隔着栅绝缘膜32与体区22对置的栅电极33。
接下来，如图5H所示，在体区22的一部分以及杂质扩散区26的一部分上，磷(P)离子或砷(AS)离子等N型杂质被注入。由此，在栅电极33的一侧且体区22内，N型的源区24被形成，并且在杂质扩散区26内且栅电极33的另一侧，与栅电极33隔着场氧化膜31，N型的漏区25被形成。
接下来，如图5I所示，在体区22的一部分上通过注入硼(B)离子等P型杂质，P型的接触区域23被形成。以后的工序与通常的半导体装置的制造工序相同。即，固定数量的层间绝缘膜以及配线层被形成。在接触区域23、源区24、以及漏区25上，栅绝缘膜32以及层间绝缘膜上接触空穴被形成，铝(Al)等配线或钨(W)等插头与它们的区域相连接。
根据以上的制造方法，为了形成N阱21而不受长时间的加热工序的影响，能够设定杂质扩散区26的杂质浓度分布设定，从而容易地对LDMOS电场效应晶体管的特性进行控制。
第二实施方式
接下来，对本发明的第二实施方式进行说明。图6为示意性地示出本发明第二实施方式所涉及的半导体装置的结构的一部分的剖视图。在第二实施方式中，如图6所示，杂质扩散区26被设置在漏区25的底层区域，而未设置在场氧化膜31的底层区域。关于其他方面，第二实施方式与第一实施方式相同。
图7为，表示图6中示出的半导体装置的B-B'线的杂质浓度分布的例的图。在图7中，横轴表示从半导体基板的主面的深度，纵轴表示杂质浓度。
当未设置杂质扩散区26时，N阱21的杂质的浓度在与漏区25邻接的位置处最高，随着从半导体基板的主面的深度越深而下降。此外，由嵌入扩散层(NBL)11的杂质的浓度，在固定的深度处具有峰值，越接近半导体基板的主面急剧下降。
因此，当不存在杂质扩散区26时，生成杂质浓度的沟道，大部分的电流沿着半导体基板的主面流动，电场集中在漏区25的端部附近。当漏区25的端部附近处流动电流增加而引起碰撞电离时，空穴以及电子急剧激发，击穿电压显著下降。由此，SOA特性以及热载流子耐受性大幅度恶化。
另一方面，当设置杂质扩散区26时，杂质扩散区26，在至少一部分的区域，随着从漏区25的深度方向的距离越远N型杂质浓度具有上升的杂质浓度分布。由此，能够掩埋在图7中以实线表示的N型杂质的杂质浓度的沟道，从而在漏区25的底层区域中，集中在半导体基板的表面的电流的流路被分散。此外，由于杂质扩散区26从体区22分离，从而能够进一步防止LDMOS电场效应晶体管的关态击穿电压的下降。
第二实施方式所涉及的半导体装置，在第一实施方式所涉及的半导体装置的制造方法中，通过变更用于形成杂质扩散区26时的掩膜而制造。
第三实施方式
接下来，对本发明的第三实施方式进行说明。图8为示意性地示出，本发明的第三实施方式所涉及的半导体装置的结构的一部分的剖视图。在第三实施方式中，如图8所示，杂质扩散区26设置在漏区25的底层区域以及场氧化膜31的底层区域，进一步地向体区22的下方延展。关于其他方面，第三实施方式与第一实施方式相同。
图9为表示，图8中示出的半导体装置的C-C'线中杂质浓度分布的例的图。在图9中，横轴表示，从半导体基板的主面的深度，纵轴表示杂质浓度。
在未设置杂质扩散区26时，N阱21的杂质的浓度，在与体区22邻接的位置处最高，随着从半导体基板的主面的深度越深而下降。此外，嵌入扩散层(NBL)11的杂质的浓度，在固定的深度处具有峰值，越接近半导体基板的主面急剧下降。
因此，如果不存在杂质扩散区26，会生成杂质浓度的沟道，大部分的电流沿着半导体基板的主面流动，电场集中在漏区25的端部附近。当漏区25的端部附近处流动电流增加而引起碰撞电离时，空穴以及电子急剧激发，并且击穿电压显著下降。由此，SOA特性以及热载流子耐受性大幅度恶化。
另一方面，当设置杂质扩散区26时，杂质扩散区26，在至少一部分的区域中，具有随着从体区22的深度方向的距离越远N型杂质的浓度上升的杂质浓度分布。由此，在图9中能够掩埋以实线表示的N型杂质的杂质浓度的沟道，从而在体区22的下方，集中在半导体基板的表面的电流的流路被分散。此外，由于杂质扩散区26在体区22的下方延展，从而大大改善向半导体基板的表面的电流的集中。
接下来，对本发明的第三实施方式所涉及的半导体装置的制造方法进行说明。图10A～图10E为，本发明的第三实施方式所涉及的半导体装置的制造工序的剖视图。前半部分制造工序与图5A～图5C中示出的工序相同，故省略说明。
如图10A所示，例如通过LOCOS法，半导体基板的主面(N阱21的表面)的固定的区域上，场氧化膜31被形成。此外，例如通过将半导体基板的主面进行热氧化，在半导体基板的主面上栅绝缘膜32被形成。另外，场氧化膜31或栅绝缘膜32的形成，还可以在形成杂质扩散区26之后进行。
接下来，如图10B所示，在N阱21的至少一部分区域(漂移区域全体)上，通过注入磷(P)离子等的N型杂质，在至少一部分的区域中，具有随着从半导体基板的主面的深度越深杂质的浓度上升的杂质浓度分布的N型的杂质扩散区26被形成。此处，还可以多次进行N型杂质的注入。
接下来，如图10C所示，在N阱21的一部分的区域上，通过注入硼(B)离子等的P型杂质，P型的体区22被形成。此外，如图10D所示，在栅绝缘膜32以及场氧化膜31的表面的一部分上，经由栅绝缘膜32与体区22对置的栅电极33，由杂质被掺杂而具有导电性的聚硅等而被形成。
接下来，如图10E所示，在体区22的一部分以及杂质扩散区26的一部分上，磷(P)离子或砷(AS)离子等N型杂质被注入。由此，在栅电极33的一侧且体区22内，N型的源区24被形成的同时，在栅电极33的另一侧且杂质扩散区26内，与栅电极33隔着场氧化膜31，N型的漏区25被形成。以后的工序，与第一实施方式所涉及的半导体装置的制造工序相同故省略说明。
在以上的实施方式中，对使用了在底层基板10上设置外延层20的半导体基板的例进行了说明，但在半导体基板内通过形成深阱，而配设以固定的深度嵌入半导体基板内的扩散层11，并省略外延层20也可以。另外，还可以省略嵌入扩散层11。
此外，使用N型的半导体基板时，还可以省略N阱21。另外，本发明不限于具备N通道的LDMOS电场效应晶体管的半导体装置，还能够适用于具备P通道的LDMOS电场效应晶体管的半导体装置中。如此，本发明，并不限定于以上说明的实施方式，而可由本领域技术人员在本发明的技术思想范围内进行多种变形。
符号说明
10底层基板；11N型的嵌入扩散层(NBL)；20外延层；21N阱；22体区；23接触区域；24源区；25漏区；26杂质扩散区；31场氧化膜；32栅绝缘膜；33栅电极。

Claims (10)

1.一种半导体装置，具备：
场氧化膜，其被设置在半导体基板的主面的固定的区域；
第二导电型的体区，其被设置在所述半导体基板内的第一导电型的半导体层内；
栅绝缘膜，其被设置在所述半导体基板的主面的一部分上；
栅电极，其被设置在所述栅绝缘膜以及所述场氧化膜的表面上，且隔着所述栅绝缘膜而与所述体区对置；
第一导电型的源区，其被设置在所述栅电极的一侧且所述体区内；
第一导电型的漏区，其被设置在所述半导体基板内，并且在所述漏区与所述栅电极的另一侧之间隔着所述场氧化膜；
第一导电型的杂质扩散区，其在所述漏区与所述体区之间的至少一部分的区域中，具有随着离所述半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布。
2.如权利要求1所述的半导体装置，其中，
所述半导体基板包括：
底层基板；
第一导电型的中间层，其被设置在所述底层基板的表层部上；
第一导电型的半导体层，其被设置在所述中间层上；
所述杂质扩散区与所述中间层相接。
3.如权利要求1或2所述的半导体装置，其中，
所述杂质扩散区与所述漏区相接。
4.如权利要求3所述的半导体装置，其中，
在所述杂质扩散区的至少一部分，随着在深度方向上离所述漏区的距离变大而第一导电型的杂质的浓度上升。
5.如权利要求3或4所述的半导体装置，其中，
所述杂质扩散区与所述场氧化膜相接。
6.如权利要求5所述的半导体装置，其中，
在所述杂质扩散区的至少一部分，随着在深度方向上离所述场氧化膜的距离变大而第一导电型的杂质的浓度上升。
7.如权利要求5或6所述的半导体装置，其中，
所述杂质扩散区向所述体区的下方延伸。
8.如权利要求7所述的半导体装置，其中，
在所述杂质扩散区的至少一部分，随着在深度方向上离所述体区的距离变大而第一导电型的杂质的浓度上升。
9.如权利要求1～8中任一项所述的半导体装置，其中，
所述杂质扩散区不与所述体区相接。
10.一种半导体装置的制造方法，具备；
工序(a)，在半导体基板的主面的固定的区域上形成场氧化膜；
工序(b)，在所述半导体基板内的第一导电型的半导体层内形成第一导电型的杂质扩散区，所述第一导电型的杂质扩散区的至少一部分的区域中具有随着离所述半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布；
工序(c)，在所述第一导电型的半导体层内形成第二导电型的体区；
工序(d)，在所述半导体基板的主面上形成栅绝缘膜；
工序(e)，在所述栅绝缘膜以及所述场氧化膜的表面上形成隔着所述栅绝缘膜而与所述体区对置的栅电极；
工序(f)，在所述栅电极的一侧且所述体区内形成第一导电型的源区，并且以如下方式在所述杂质扩散区内形成第一导电型的漏区，即，在所述第一导电型的漏区与所述栅电极的另一侧之间隔着所述场氧化膜。
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