CN102956448A - 用于制造半导体装置的方法和半导体装置 - Google Patents

用于制造半导体装置的方法和半导体装置 Download PDF

Info

Publication number
CN102956448A
CN102956448A CN2012102810663A CN201210281066A CN102956448A CN 102956448 A CN102956448 A CN 102956448A CN 2012102810663 A CN2012102810663 A CN 2012102810663A CN 201210281066 A CN201210281066 A CN 201210281066A CN 102956448 A CN102956448 A CN 102956448A
Authority
CN
China
Prior art keywords
alloy
semiconductor
semiconductor body
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012102810663A
Other languages
English (en)
Other versions
CN102956448B (zh
Inventor
彼得·伊尔西格勒
托马斯·奈德哈特
京特·沙格尔
汉斯-约阿希姆·舒尔茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN102956448A publication Critical patent/CN102956448A/zh
Application granted granted Critical
Publication of CN102956448B publication Critical patent/CN102956448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种用于制造半导体装置的方法。在此，通过半导体本体（100 ）的第一侧面（101）向半导体本体（100）内注入掺杂物。然后在该半导体本体（100 ）的第一侧面（101 ）上形成漂移区层（110）。然后从与半导体本体（100 ）的第一侧面（101）相对置的第二侧面（102 ）对该半导体本体（100 ）进行材料去除，直至由掺杂物定义的pn过渡区，或者说由pn过渡区延展得出的空间电荷区，或者由掺杂物定义的掺杂物集中区。

Description

用于制造半导体装置的方法和半导体装置
技术领域
本发明涉及一种半导体装置以及一种用于制造该半导体装置的方法。
背景技术
对于电子半导体装置和集成电路（IC）的多个应用场合而言，有利的是，限制半导体装置或者集成电路的总厚度。于是，例如在芯片卡和智能卡中，低重量和低结构高度十分重要。同样地，能够通过有针对性地调节半导体装置中使用的半导体的厚度改良例如垂直的功率半导体元器件的电属性，为此，要让半导体本体的厚度适应于各个功率半导体元器件的电压等级，从而避免由于半导体本体尺寸过大而产生不必要的电阻。
为此，在所使用的半导体本体的整个表面上进行十分精确的并且可重复的厚度调节是值得追求的，从而在生产制造时避免产量损失，并且确保半导体装置或者集成电路有可靠的电属性。
发明内容
下面，本发明的实施例涉及一种用于制造半导体装置的方法，这种方法使得能够精确地并且可重复地打薄半导体装置的半导体本体。其它实施例致力于说明这种半导体装置。
本发明通过独立的权利要求进行定义。在从属权利要求中描述了本发明的改进方案。
一种实施方式涉及一种用于制造半导体装置的方法。该方法包括通过半导体本体的第一侧面将掺杂物注入该半导体本体内。根据这种方法，然后要在该半导体本体的第一侧面上形成漂移区层（Driftzonenschicht），以及从该半导体本体的与第一侧面相对置的第二侧面对这个半导体本体进行材料去除，直至由掺杂物定义的pn过渡区，或者说由pn过渡区延展得出的空间电荷区，或者由掺杂物定义的掺杂物集中区。
根据本发明的一种实施方式的半导体装置包括具有第一侧面和第二侧面的半导体本体。此外，该半导体装置还包括多个场截止区（Feldstoppzonen），该场截止区设计在半导体本体内朝向该半导体本体的第二侧面的不同深处。对于多个场截止区中的一个或者每个场截止区而言，从各个场截止区的掺杂物浓度轮廓的最大值处直至朝向第一侧面的方向的一半最大值处的垂直间距b1与该掺杂物浓度轮廓的最大值处直至朝向第二侧面的方向的一半最大值处的垂直间距b2满足关系式0.9<b1/b2<1.1。
附图说明
图1A至1C：在制造半导体装置的方法过程期间，半导体本体的示意横断面视图，其中，掺杂物被注入该半导体本体中，以便由此定义出后来对半导体本体进行材料去除的停止。
图2A至2F：在制造半导体装置的方法过程期间，半导体本体的示意横断面视图，其中，n型的场截止区定义出在对p型基底进行材料去除时的终端点。
图3：示出在制造半导体装置的方法过程期间，半导体本体的示意横断面视图，作为图2C中所示过程阶段的代替，其中，在n-型的漂移区内形成多个朝向p型基底一侧的场截止区。
图4：示出不同于图2D的横截面视图中所示过程步骤的其它的实施方式。
图5：示出不同于图2D和图4的横截面视图中所示过程步骤的其它的实施方式。
具体实施方式
下面参照附图更详尽地阐述各实施例。然而，本发明并不局限于具体描述的实施方式，而是可以用合适的方式修改并变化。只要文中没有对其明显地排除，一种实施方式的单个特征和特征组合就能够与另一种实施方式的单个特征和特征组合适宜地组合起来。
在下面借助附图详尽阐述各实施例之前，要指出的是，附图中一致的元件是用一致的或者类似的附图标记标识的，并且不对这些元件进行重复描述。此外，这些附图不必以忠于实际的尺寸比例示出，因为重点在于展示和说明基本原理。
下面，将pn过渡区定义为半导体本体中的一个位置，在那里，n型掺杂物浓度低于p型掺杂物浓度，或者p型掺杂物浓度低于n型掺杂物浓度，或者说p和n型掺杂物浓度之间的差值更换它的符号。
图1A至1C示出在根据一种实施方式制造半导体装置的各个不同过程段期间，一个半导体本体100的示意横断面视图。
在图1A的示意横断面视图中，示出了具有第一侧面101和第二侧面102的半导体本体100，其中，垂直于第一侧面101延伸的方向被称为y方向，垂直于y方向并且平行于第一侧面101/第二侧面102延伸的方向被称为x方向。该半导体本体100典型地包括半导体薄片，即所谓的“晶片”。这个半导体薄片例如在上面可以不覆有半导体层，或者却具有一个或者多个覆在第一侧面101和/或第二侧面102上的层。根据一种实施方式，该半导体本体100包括由硅制成的p型掺杂半导体基底，也就是硅晶片，例如具有8英寸（200mm）、12英寸（300mm）或者18英寸（450mm）的直径。
通过第一侧面101，将掺杂物105贴近表面地注入到半导体本体100中。作为掺杂物例如可以使用磷、砷、锑、硒和硫中的一种材料或者这些材料的组合，它在激活后作为硅中的n掺杂物起作用，
正如在图1B中用半导体本体100的示意横断面视图示出的那样，在半导体本体100的第一侧面101上形成漂移区层110，并且形成它的一部分。这个漂移区层110例如可以外延地在半导体本体100的第一侧面101上生长。可以依据要制造的半导体装置的电学要求，例如依据电压等级或者接通阻抗，适宜地选择漂移区层110的厚度以及其中的掺杂物浓度。
在注入了掺杂物105的半导体本体100上形成该漂移区层110之前可以先在注入了掺杂物105的半导体本体100上形成半导体层或者半导体层堆叠体。
作为选择，事先形成的半导体层或者说半导体层堆叠体的一个或者多个层可以被注入掺杂物。由此例如能够产生一个或者多个场截止区，它们在已制成的半导体元器件中用于消除电场，这些半导体元器件例如是绝缘栅双极型晶体管（IGBT）、二极管或者场效应晶体管（FET），如金属氧化物半导体场效应晶体管（MOSFET）中，并且应该防止电场或者说空间电荷区“穿入”背侧的含掺杂物高的区域，例如发射极区。场截止区层堆叠体的该场截止区或者说这些场截止区例如可以结构化地形成，为此，要通过事先在半导体本体上生成的注入用掩模注入定义出这些场截止区的掺杂物。注入用掩模例如可以是用光刻法结构化的硬掩模或者抗蚀剂掩模（Lackmaske）。
利用在旁侧结构化这些场截止区，例如能够让IGBT的关闭过程更和缓，这是因为能够通过场截止区层中的留空处的宽度还有间距来控制载流子排放。例如，-依据选择的定义了场截止区的掺杂物和随之的温度/时间负荷-，场截止区或者说场截止区层堆叠体中的一个场截止区的厚度在1μm和30μm之间的范围中，或者也可以在2μm和7μm之间。对于磷（P）来说，用于定义场截止层的掺杂物的典型的注入能量和注入剂量是50keV至200keV以及2x1011cm-2至1x1013cm-2或者4x1011cm-2至2x1012cm-2的范围内。
紧跟在形成漂移区层110之后的，是在第一侧面101上加工半导体，例如在半导体本体100的正面上。这次进一步加工用于制成要生产的半导体装置，并且例如包括在第一侧面101上在漂移区层110内形成半导体区。例如通过注入和/或扩散可以将掺杂物引入该漂移区层110中，这些掺杂物用于在漂移区层110内形成掺杂半导体区，例如形成功率二极管的阳极、形成垂直的IGBT或MOSFET的主体和源极。然后也可以形成一个或者多个布线层，其具有来自用导电材料填充的接触开口的中间连接件，从而例如将半导体装置的一个单元（Zellen）场中的各个单元相互电连接或者将半导体装置的一个单元场(Zellenfeld)中的各个单元与触接头区域电连接。该触接头区域例如可以通过接合线与封装好的半导体装置的插针相连接。
在图1B的简化示意横断面视图中以多个方块125的形式在第一侧面101上示意性地总结了加工时在第一侧面101上制成的元件。
正如图1C的示意横断面视图中所示的那样，从第二侧面102出发对该半导体本体100进行材料去除。用虚线示意性地示出了半导体本体100的被进行材料去除的区域的轮廓。用箭头109标出了材料去除方向。如果半导体本体100的从掺杂物105出发的掺杂区直至存在于下面的半导体本体100中的掺杂区形成pn过渡区，例如在将磷注入p型掺杂半导体基底中的情况下，那么该半导体本体100能够从第二侧面102出发优选地利用电子化学蚀刻法进行材料去除，其中，pn过渡区或者说通过pn过渡区延展得到的空间电荷区是作为蚀刻停止用于结束蚀刻过程。在到达这个蚀刻停止时，蚀刻过程自动停止，并且以这种方式实现自我调节。因此，能够从第二侧面102出发精确地对该半导体本体100进行材料去除，并且因此精确地调节半导体装置的最终厚度，由此实现降低半导体装置的最终厚度发生波动的目的。蚀刻停止例如是在达到蚀刻停止时，也就是说在到达pn过渡区时，电子化学材料蚀刻装置内的电流的发生特别的变化，它用于结束蚀刻过程。在从第二侧面102开始进行材料去除时，也可以使用机械的材料去除法。在所述的用于打薄半导体本体的方法中，半导体本体100的掺杂区的高度，例如基底的高度，以及它的例如通过掺杂物扩散造成的波动不会影响到用于打薄的pn过渡区。
同样有可能的是，不用电子化学法进行蚀刻，而是在强碱性的媒介中进行，例如在含水的KOH-或TMAH-溶液中。因为高度掺杂硼的硅在蚀刻时会形成硼硅酸盐玻璃，所以例如在弱p或n掺杂的半导体本体100中使用硼作为掺杂物105时要使用由掺杂物105引起的高度的硼掺杂（例如＞1019cm-3）作为蚀刻停止。
在从第二侧面102开始对半导体本体100进行材料去除至由掺杂物105定义的pn过渡区或者说由pn过渡区延展得到的空间电荷区后，或者进行材料去除至由掺杂物105定义的掺杂物集中区之后，可以紧接着从这一侧，例如从背侧开始执行其它过程，从而完成半导体装置。只要由掺杂物105定义的半导体区（例如集电一侧的发射极）还不是IGBT、二极管的阴极一侧的发射极或者MOSFET的漏极，就能够从第二侧面102出发继续注入，从而形成这些区域。紧接着可以在第二侧面102上，例如在金属化层或者金属化层堆叠体上形成电连接区域。依据打薄方法，基底也可以是n型掺杂的。
图2A至2F示出在根据另一种实施方式制造半导体装置期间半导体本体的示意横断面视图。
在图2A的P型半导体基底200的、例如由硅制成的P型半导体基底的示意横断面视图中，选择将硼注入到P型半导体基底200的第一侧面201上的表面区域中。
示意性地利用附图标记215标识出沿着垂直于第一侧面201的深度方向y以及平行于第一侧面201延伸的振幅轴线x注入硼的示意性轮廓。
正如图2B中的半导体基底200的示意性横断面视图所示的那样，在半导体基底200的第一侧面201上形成半导体层220，例如在P型硅基片上外延地生长半导体层220作为硅层。然后，n型掺杂物通过第一侧面201被注入到第一半导体层220中（参见示意示出的轮廓216），例如当基本材料例如来自硅时，掺杂物是磷、砷、锑、硒和硫中的一种材料或者这些材料的组合。该半导体层例如可以具有1μm至10μm或者2μm至7μm的厚度。依据在形成该半导体层220期间的、或者说在这个过程阶段可能已经实行的加热步骤期间的温度收支（Temperaturbudget），可能会导致事先选择引入的硼注入轮廓扩大。这在图2B中示意性地通过硼的掺杂物分布的相比图2A较小的峰值示出，还通过示意示出的注入轮廓215的较大宽度示出。
在半导体层220中注入n型掺杂物之前或者之后可以使其结构化，例如借助光刻法。图2C示例性地示出了结构化的半导体层220。
正如图2C的示意横断面视图中所示的那样，在选择性结构化的第一半导体层220上形成n型的第二半导体层222，例如通过外延生长。这个第二n型半导体层222是要形成的半导体装置的一个漂移区层。依据对要制造的半导体装置的要求，例如对它的抗电强度的要求，适宜地选择该第二半导体层222的掺杂物浓度以及厚度。
正如图2D的示意横断面视图中所示的那样，在形成作为漂移区层的第二半导体层222之后紧接着在第一侧面201上、例如在正面上进行加工。在这种加工期间可以将更多的掺杂物引入半导体本体中，例如通过注入和/或扩散，它们定义出n型和/或p型的被掩藏的或者也达到第一侧面201的半导体区。依据要制造的半导体装置的类型，例如二极管、场效应晶体管、双极晶体管，这些更多的半导体区例如可以是源极、主体、阳极发射极。同样地，可以在第一侧面201上放置布线区域，例如通过形成一个或者多个能导电的平面、如金属化平面，它们被结构化为布线图、例如导电通路图，并且在它们之间可以有绝缘的中间层。不同平面的导电通路之间的导电连接例如能够通过绝缘的中间层中的接触开口产生。
在图2D的简化示意横断面视图中以多个方块225的形式在第一侧面201上示意性地总结了加工时在第一侧面201上制成的元件。
正如图2E中所示的那样，是从第二侧面202出发实现对半导体基底200的反向打薄。例如用电子化学法对半导体本体200进行材料去除，直至由n掺杂轮廓216和p掺杂轮廓215定义出的pn过渡区（参见图2D）或者其空间电荷区。正如图2A所示，如果在形成第一半导体层220之前选择注入硼，那么也可以在碱性蚀刻中实现对半导体本体200的材料去除，并且在事先形成的硼掺杂层处结束。因此，能够从第二侧面102出发精确地对该半导体本体100进行材料去除，并且因此精确地调节半导体装置的最终厚度，由此实现降低半导体装置的最终厚度中发生波动的目的。
正如图2F中所示的那样，是从第二侧面202出发进行加工的。如果没有事先（例如在图2A中所示的加工步骤中）制造一个为了要生产的构件的功能性所必须的高度掺杂层，例如二极管的阴极发射极、FET的高度掺杂漏极区或者IGBT的集电一侧的发射极，那么可以从第二侧面202出发通过注入相应的掺杂物生成一个这种区域229。同样地，紧接着可以在第二侧面202上形成一个接触层、如金属层227。如果p掺杂区域215用作蚀刻停止，那么这个掺杂区也可以被用作p掺杂发射极，从而不再需要为了打薄的薄片进行任何高温处理，这特别是对于具有大直径的薄片能带来巨大的产量优势。
作为在图2C中所示的实施方式（其具有第一半导体层220和代表漂移区层的第二半导体层222）的代替，正如在图3中以示意横断面视图示出的那样，也可以在生成漂移区层222之前，形成一个由第一至第四场截止区220a，220b，220c，220d形成的层堆叠体。在所述例子中，有区别地结构化最下方的场截止区220a，220b。当然，也可以不结构化这些层。通过结构化这些场截止区层例如可以达到让IGBT的关断更缓和的目的，特别是借助一个或者多个场截止层中的留空部的宽度和间距对载流子排放进行控制。例如能够在前后相继地增大的半导体层235a，235b，235c，235d中通过用掩模法或者不用掩模法注入掺杂物来产生这些场截止区220a，220b，220c，220d，其中，例如在分离每一个层之后进行各种注入。根据一种实施方式，第一至第四场截止区220a，220b，220c，220d的掺杂物浓度轮廓216a，216b，216c，216d的宽度d1，d2，d3，d4减小，并且这些场截止区具有越来越大的深度，也就是说，离半导体基底200的距离越来越远。这个关系式用d4<d3<d2<d1表示。同样地，第一至第四场截止区220a,220b，220c，220d中的掺杂物浓度的振幅N1,N2,N3,N4可以不断减小，并且这些场截止区具有越来越大的深度，也就是说，离半导体基底200的距离越来越远。这个关系式用N4<N3<N2<N1表示。如果这四个场截止区220a，220b，220c，220d例如设计为具有一致的剂量，那么例如通过以下方式设置以上关系式d4<d3<d2<d1，即，在加工过程中后来产生的场截止区相对于在加工过程中先前产生的场截止区经历较少的温度收支，并且因此，相应区域的掺杂物轮廓的扩散进展得没那么剧烈。根据另一种实施方式，第一至第四场截止区220a，220b，220c，220d的掺杂物浓度轮廓216a，216b，216c，216d的宽度d1，d2，d3，d4保持恒定，并且这些场截止区具有越来越大的深度，也就是说，离半导体基底200的距离越来越远。例如，如果相对于形成这些场截止区之后发生的温度收支（这些温度收支例如发生在正面上进行加工时），用于产生这些场截止区的温度收支小到可以忽略不计，那么这种情况就是边界情况。例如这样选择注入剂量，即为这四个场截止区使用的四种剂量从220a到220d越来越少。
例如不同于通过质子辐射产生的轮廓，该掺杂物轮廓接近高斯分布。对于多个场截止区中的每一个场截止区而言，例如从各个场截止区的掺杂物浓度轮廓的最大值处（例如N1）直至朝向第一侧面201的方向的一半最大值处的垂直间距b1与该掺杂物浓度轮廓的最大值处直至朝向第二侧面的方向的一半最大值处的垂直间距b2满足关系式0.9<b1/b2<1.1或者0.95<b1/b2<1.05。在图3中示例性地示出了四个场截止区。当然也可以选择与之不同的场截止区数量，例如还包括1，2，3，5，6，7或者更多的场截止区。利用所描述的制造方法能够避免通过耗费更大并且温度更不稳定的质子注入法进行生产制造。
这些掺杂物轮廓也可以重叠，并且因此例如定义出具有局部最大值的随着深度逐渐减小的轮廓。在使用多个厚度小的层时，也能够产生几乎不断减小的掺杂轮廓，它仅具有非常小或者可忽略的最大值。掺杂物浓度轮廓在深度方向上的宽度可以通过选择所涂覆的层厚度在大范围内自由变化。
除了在图3中所示的示例性的四个场截止区，还可以形成出与之不同数量的场截止层。可以将这些场截止层中的一个、多个或者全部结构化，或者不结构化。也可以将场截止层之间的上述关系转给数量不同于四个的场截止区层。
作为图2D中所示的实施方式的代替，正如图4中所示，除了图2A中所示的将硼注入到半导体基底200（参见图4中所属的轮廓215’），还能够进一步注入n型掺杂物，其中，相比掺杂物硼，n型掺杂物优选地被更深入地注入到半导体基底200中（参见图4中所属的轮廓217）。例如在制造IGBT时进行这种附加的注入。在这种情况下，可以首先用电子化学法对基底200进行材料去除，直到由注入的n型掺杂物形成的n型半导体区233和p型半导体基底200之间的pn过渡区230。紧接着例如可以通过碱性蚀刻法分离由注入的n型掺杂物形成的n型半导体区233，蚀刻在通过注入硼（例如参见图2A）产生的p+型半导体层234上结束。该p+型半导体层233例如用作为IGBT的集电一侧的发射级，是例如在图2A所示的过程段中通过选择合适的注入剂量和注入能量产生的。
在图4中所示的实施方式中，在对半导体基底200进行材料去除之前形成IGBT的集电一侧的发射级，使得在薄片状态下，也就是在对半导体基底进行材料去除之后，不紧接着继续注入过程，并且例如只覆上接触金属化层。
作为图2D中所示的横断面视图的其它在图5中所示的代替方案，可以在半导体层220的下方将n+型半导体层237引入半导体基底200中，例如在图2A中所示的注入过程的范畴内，其中，在这里作为结合图2A描述的掺杂物硼的替代，注入一种n型掺杂物。
对半导体基底200的材料去除例如用电子化学法实现，并且在由注入的n型掺杂物产生的n+型半导体区237和p型半导体基底200之间的pn过渡区230’上结束。剩下的n+型半导体区237例如用作二极管的阴极发射极或者也作为FET的漏极。因此，能够精确地对该半导体基底200进行材料去除，并且因此精确地调节半导体装置的最终厚度，由此实现降低半导体装置的最终厚度发生波动的目的。

Claims (25)

1.一种用于制造半导体装置的方法，包括：
通过半导体本体（100）的第一侧面（101）向所述半导体本体（100）内注入掺杂物（105）；并且然后
在所述半导体本体（100）的所述第一侧面（101）上形成漂移区层（110）；并且
从与所述半导体本体（100）的所述第一侧面（101）相对置的第二侧面（102）对所述半导体本体（100）进行材料去除，直至由所述掺杂物（105）定义的pn过渡区，或者说由所述pn过渡区限定得出的空间电荷区，或者由所述掺杂物定义的掺杂物集中区。
2.根据权利要求1所述的方法，其中，在注入所述掺杂物之前，在半导体本体（200）的第一侧面（201）上形成半导体层（220），并且将所述掺杂物注入到所述半导体层（220）中。
3.根据权利要求2所述的方法，其中，多次重复地形成所述半导体层（220）和将所述掺杂物注入到所述半导体层（220）中，以用于生成具有注入的掺杂物的层堆叠体（220a...220d）。
4.根据权利要求3所述的方法，其中，随着各个层到所述第二侧面的间距不断增加，向所述层堆叠体（220a...220d）的层中注入的所述掺杂物的剂量调节得更小。
5.根据权利要求3或4所述的方法，其中，随着所述层到所述第二侧面的间距不断增加，向所述层堆叠体（220a...220d）的所述层中注入的所述掺杂物的注入轮廓的宽度调节得更小。
6.根据权利要求2至5中任一项所述的方法，其中，通过注入用掩模将所述掺杂物引入所述半导体层（220）中或者所述层堆叠体（220a...220d）的至少一个半导体层中。
7.根据权利要求2至6中任一项所述的方法，其中，所述半导体层（220）或者所述层堆叠体（220a...220d）的所述半导体层分别具有在1μm和10μm之间的范围内的厚度。
8.根据前述权利要求中任一项所述的方法，其中，所述半导体本体的半导体基底选择为p掺杂硅基底。
9.根据权利要求8所述的方法，其中，在将所述掺杂物注入到所述半导体本体（200）之前，通过所述第一侧面将硼注入到所述半导体基底中。
10.根据前述权利要求中任一项所述的方法，其中，在对所述半导体本体进行材料去除之后，通过第二侧面（202）将其它的掺杂物注入到所述半导体本体中，并且在所述第二侧面上的表面区域中，在有限的时间内熔化并且再结晶所述半导体本体。
11.根据权利要求1至9中任一项所述的方法，其中，在对所述半导体本体进行材料去除之后，通过所述第二侧面（202）将其它的掺杂物扩散到所述半导体本体中。
12.根据前述权利要求中任一项所述的方法，其中，从磷、砷、锑、硒、硫这些材料的一种或者多种中选择所述掺杂物。
13.根据权利要求1所述的方法，其中，在对所述半导体本体进行材料去除之后，为了制造所述半导体装置，不再向所述半导体本体中注入所述掺杂物。
14.根据权利要求13所述的方法，其中，所述半导体装置设计为绝缘栅双极型晶体管，并且利用硼作为所述掺杂物，将所述掺杂物注入到由硅制成的所述半导体本体中。
15.根据权利要求14所述的方法，其中，在从半导体的半导体基底（200）上分离第一半导体层（220）之前注入掺杂物硼。
16.根据权利要求14所述的方法，其中，在从所述半导体本体的半导体基底（200上分离第一半导体层（220）之后，通过所述第一侧面将所述掺杂物硼注入到所述第一半导体层（220）中。
17.根据权利要求14至16中任一项所述的方法，其中，通过所述第一侧面将n型掺杂物注入到所述半导体本体中，并且所述n型掺杂物朝向所述第一侧面的注入深度选择得比硼的注入深度更大。
18.根据权利要求17所述的方法，其中，对所述半导体本体进行材料去除包括第一次去除材料至由所述n型掺杂物和p型半导体基底材料定义的pn过渡区，或者说由所述pn过渡区延展得出的空间电荷区，并且包括另一次去除材料至已注入的硼。
19.根据前述权利要求中任一项所述的方法，其中，所述半导体装置设计为二极管或者金属氧化物半导体场效应晶体管，并且利用n型掺杂物实现将所述掺杂物注入到由硅制成的所述半导体本体中。
20.根据前述权利要求中任一项所述的方法，其中，在注入所述掺杂物之后，并且在所述第一侧面（101）上的表面区域中形成所述漂移区层（110）之前，在有限的时间内熔化并且再结晶所述半导体本体。
21.一种半导体装置，包括：
具有第一侧面（201）和第二侧面的半导体本体；
一个或者多个场截止区（220a...220d），所述场截止区设计在所述半导体本体内朝向所述半导体本体的所述第二侧面的不同深处，其中，对于多个场截止区中的一个或者每个场截止区而言，从各个场截止区的掺杂物浓度轮廓的最大值处直至朝向所述第一侧面的方向的一半最大值处的垂直间距b1与从所述掺杂物浓度轮廓的最大值处直至朝向所述第二侧面的方向的一半最大值处的垂直间距b2满足关系式0.9<b1/b2<1.1。
22.根据权利要求21所述的半导体装置，其中，在一个平行于所述第一和第二侧面的平面中结构化多个场截止区中的一个或者至少一个场截止区。
23.根据权利要求21或22所述的半导体装置，其中，所述浓度轮廓在多个场截止区中在深度方向上的宽度在1μm至30μm的范围中。
24.根据权利要求21至23中任一项所述的半导体装置，其中，所述半导体装置是IGBT、MOSFET或者二极管。
25.根据权利要求21至24中任一项所述的半导体装置，其中，多个场截止区中的相邻场截止区的掺杂物浓度轮廓重叠。
CN201210281066.3A 2011-08-11 2012-08-08 用于制造半导体装置的方法和半导体装置 Active CN102956448B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102011052605.6 2011-08-11
DE102011052605.6A DE102011052605B4 (de) 2011-08-11 2011-08-11 Verfahren zur Herstellung einer Halbleitervorrichtung

Publications (2)

Publication Number Publication Date
CN102956448A true CN102956448A (zh) 2013-03-06
CN102956448B CN102956448B (zh) 2016-09-28

Family

ID=47595417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210281066.3A Active CN102956448B (zh) 2011-08-11 2012-08-08 用于制造半导体装置的方法和半导体装置

Country Status (3)

Country Link
US (2) US8895418B2 (zh)
CN (1) CN102956448B (zh)
DE (1) DE102011052605B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282555A (zh) * 2013-07-11 2015-01-14 无锡华润上华半导体有限公司 一种绝缘栅双极性晶体管的制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011052605B4 (de) * 2011-08-11 2014-07-10 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung
US9349854B2 (en) 2013-10-04 2016-05-24 Infineon Technologies Ag Semiconductor device and method of manufacturing the same
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US20150294868A1 (en) * 2014-04-15 2015-10-15 Infineon Technologies Ag Method of Manufacturing Semiconductor Devices Containing Chalcogen Atoms
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN105789046B (zh) * 2014-12-25 2019-02-15 无锡华润上华科技有限公司 场截止绝缘栅双极晶体管的制备方法
DE102016102070B4 (de) * 2016-02-05 2022-05-12 Infineon Technologies Ag Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement
DE102018123439B4 (de) * 2018-09-24 2020-04-23 Infineon Technologies Ag Leistungshalbleitertransistor, Verfahren zum Verarbeiten eines Leistungshalbleitertransistors und Verfahren zum Produzieren eines Leistungshalbleitertransistors
DE102018129467A1 (de) * 2018-11-22 2020-05-28 Infineon Technologies Ag Verfahren zum herstellen eines halbleiterbauelements

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4966663A (en) * 1988-09-13 1990-10-30 Nanostructures, Inc. Method for forming a silicon membrane with controlled stress
CN1470073A (zh) * 2000-09-21 2004-01-21 ���Ű뵼�����޹�˾ 半导体器件及其制作方法
DE10239312A1 (de) * 2002-08-27 2004-03-25 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Driftzone und einer Feldstroppzone und Halbleiterbauelement mit einer Driftzone und einer Feldstroppzone
US20100210091A1 (en) * 2008-05-29 2010-08-19 Infineon Technologies Austria Ag Method for producing a semiconductor
CN102142459A (zh) * 2010-12-23 2011-08-03 上海北京大学微电子研究院 CoolMOS结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
EP2290715B1 (en) * 2002-08-01 2019-01-23 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
DE102006046844B4 (de) * 2006-10-02 2013-08-01 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Feldstoppzone und Verfahren zur Herstellung eines solchen Leistungshalbleiterbauelements
DE102008056195B4 (de) * 2007-11-08 2013-05-23 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbeuelements
US7741666B2 (en) * 2008-02-08 2010-06-22 Omnivision Technologies, Inc. Backside illuminated imaging sensor with backside P+ doped layer
TWI473246B (zh) * 2008-12-30 2015-02-11 Epistar Corp 發光二極體晶粒等級封裝
US7838325B2 (en) * 2009-02-13 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method to optimize substrate thickness for image sensor device
US8637888B2 (en) * 2009-12-11 2014-01-28 Toyoda Gosei Co., Ltd. Semiconductor light emitting element, light emitting device using semiconductor light emitting element, and electronic apparatus
US8436428B2 (en) * 2009-12-28 2013-05-07 Stmicroelectronics S.R.L. Integrated common source power MOSFET device, and manufacturing process thereof
US8653542B2 (en) * 2011-01-13 2014-02-18 Tsmc Solid State Lighting Ltd. Micro-interconnects for light-emitting diodes
US8241932B1 (en) * 2011-03-17 2012-08-14 Tsmc Solid State Lighting Ltd. Methods of fabricating light emitting diode packages
DE102011052605B4 (de) * 2011-08-11 2014-07-10 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4966663A (en) * 1988-09-13 1990-10-30 Nanostructures, Inc. Method for forming a silicon membrane with controlled stress
CN1470073A (zh) * 2000-09-21 2004-01-21 ���Ű뵼�����޹�˾ 半导体器件及其制作方法
DE10239312A1 (de) * 2002-08-27 2004-03-25 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Driftzone und einer Feldstroppzone und Halbleiterbauelement mit einer Driftzone und einer Feldstroppzone
US20100210091A1 (en) * 2008-05-29 2010-08-19 Infineon Technologies Austria Ag Method for producing a semiconductor
CN102142459A (zh) * 2010-12-23 2011-08-03 上海北京大学微电子研究院 CoolMOS结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282555A (zh) * 2013-07-11 2015-01-14 无锡华润上华半导体有限公司 一种绝缘栅双极性晶体管的制造方法
CN104282555B (zh) * 2013-07-11 2017-03-15 无锡华润上华半导体有限公司 一种绝缘栅双极性晶体管的制造方法

Also Published As

Publication number Publication date
DE102011052605B4 (de) 2014-07-10
US9613804B2 (en) 2017-04-04
DE102011052605A1 (de) 2013-02-14
CN102956448B (zh) 2016-09-28
US20130207223A1 (en) 2013-08-15
US8895418B2 (en) 2014-11-25
US20150076664A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
CN102956448A (zh) 用于制造半导体装置的方法和半导体装置
US8343862B2 (en) Semiconductor device with a field stop zone and process of producing the same
CN106062960B (zh) 半导体装置及半导体装置的制造方法
CN108780814A (zh) 半导体装置及其制造方法
US9281364B2 (en) Semiconductor device and method of manufacturing the same
US8212292B2 (en) High gain tunable bipolar transistor
CN108321203A (zh) 半导体器件及其制造方法
KR101393962B1 (ko) 고전압 반대 주입을 갖춘 전력 트랜지스터
CN106531808B (zh) 半导体装置和制造半导体装置的方法
CN106169503A (zh) 具有垂直浮动环的半导体装置及其制造方法
KR20110109948A (ko) 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치
CN102130162B (zh) Ldmos及其制造方法
WO2011155105A1 (ja) 半導体装置及びその製造方法
CN109119458B (zh) 隔离结构及工艺方法
JP7135422B2 (ja) 半導体装置の製造方法
CN103022125A (zh) Bcd工艺中的nldmos器件及制造方法
CN105206516A (zh) 一种在半导体器件中形成场截止层的方法
CN105830220A (zh) 半导体装置的制造方法
CN103972084B (zh) 埋型纵向齐纳二极管的制造方法
US20150325486A1 (en) Semiconductor device and method for producing the same
US7863110B2 (en) Semiconductor device and method for fabricating the same
CN105576026B (zh) 半导体器件及其制备方法
CN215731714U (zh) 微电子器件
US10128330B1 (en) Semiconductor device with a buried junction layer having an interspersed pattern of doped and counter-doped materials
KR101077057B1 (ko) 바이폴라 접합 트랜지스터의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant