DE102008056195B4 - Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbeuelements - Google Patents

Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbeuelements Download PDF

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Abstract

Verfahren zum Herstellen einer Epitaxieschicht, wobei das Verfahren folgende Merkmale aufweist:
– Bereitstellen eines Halbleitersubstrats (10), bei dem zumindest ein oberflächennaher Bereich (12) eine Dotierstoffkonzentration von wenigstens 1·1018 cm–3 aufweist, wobei die Dotierstoffkonzentration von wenigstens 1·1018 cm–3 in dem oberflächennahen Bereich durch Implantation von Dotierstoff in den oberflächennahen Bereich des Halbleitersubstrats hergestellt wird und wobei der Dotierstoff bis in eine Tiefe t1 in das Halbleitersubstrat eingebracht wird;
– Zeitlich begrenztes Aufschmelzen des oberflächennahen Bereichs (12) des Halbleitersubstrats (10) bis in eine Tiefe t2, wobei die Tiefe t2 größer ist als die Tiefe t1;
– Epitaktisches Abscheiden einer Halbleiterschicht (14) auf der einkristallin rekristallisierten Oberfläche (11) des Halbleitersubstrats (10), wobei die Halbleiterschicht (14) mindestens 1 μm dick abgeschieden wird.

Description

  • Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbauelements
  • Ausführungsbeispiele der Erfindung beziehen sich auf ein Verfahren zum Herstellen einer Epitaxieschicht und auf ein Verfahren zum Herstellen eines Halbleiterbauelements.
  • Unter Epitaxie versteht man das Aufwachsen einkristalliner Schichten auf einem im Allgemeinen ebenfalls einkristallinen Substrat. Kristalldefekte in dem Substrat bzw. an der Oberfläche des Substrats bilden dabei Ausgangsstellen für Kristallfehler in der Epitaxieschicht. So bilden beispielsweise durch Implantation von Dotierstoffen hervorgerufene punktförmige Kristalldefekte in der Oberfläche des Substrats Keime für Kristallfehler, wie zum Beispiel Versetzungslinien, während des epitaktischen Wachstums der Halbleiterschicht auf dem Substrat. So entstandene Kristallfehler können, durch zum Beispiel Getterung, von Verunreinigungen während des Herstellprozesses zu erhöhten Leckströmen und somit bis zum Ausfall eines erzeugten Halbleiterbauelements führen. Insbesondere bei Leistungshalbleiterbauelementen sind dicke, defektfreie Epitaxieschichten auf hochdotierten Halbleitersubstraten wünschenswert.
  • Aus der DE 32 19 441 A1 ist ein Verfahren zur epitaktischen Abscheidung einer Schicht auf einem zuvor aufgeschmolzenen Halbleitersubstrat bekannt.
  • Die US 2002/0001890 A1 beschreibt ein Verfahren, bei dem ein Halbleitersubstrat durch Ionenimplantation dotiert wird, anschließend ein Aufschmelzen mittels Laserstrahlung, der so herstellten Schicht erfolgt, und auf dieser Schicht eine epitaktische Schicht abgeschieden wird.
  • Die US 6 444 550 B1 beschreibt die Implantation von Ionen in ein Halbleitersubstrat, anschließendes Aufschmelzen des Substrates mit einem gepulsten Laser und epitaktisches Abscheiden einer Halbleiterschicht auf dem so behandelten Substrat.
  • Ausführungsbeispiele der vorliegenden Erfindung behandeln im Folgenden ein Verfahren zum Herstellen einer möglichst defektfreien Epitaxieschicht auf einem hochdotierten Halbleitersubstrat und ein Verfahren zum Herstellen von zuverlässigeren Halbleiterbauelementen.
  • Die Erfindung wird charakterisiert durch die unabhängigen Ansprüche. Weiterbildungen der Erfindung finden sich in den abhängigen Ansprüchen.
  • Ausführungsformen der Erfindung beziehen sich im Allgemeinen auf ein Verfahren zum Herstellen einer Epitaxieschicht, bei dem ein Halbleitersubstrat mit einer Dotierstoffkonzentration von wenigstens 1·1018 cm–3 zumindest in einem oberflächennahen Bereich des Halbleitersubstrats bereitgestellt wird, wobei die Dotierstoffkonzentration von wenigstens 1·1018 cm–3 in dem oberflächennahen Bereich durch Implantation von Dotierstoff in den oberflächennahen Bereich des Halbleitersubstrats hergestellt wird und wobei der Dotierstoff bis in eine Tiefe t1 in das Halbleitersubstrat eingebracht wird, der oberflächennahe Bereich des Halbleitersubstrats zeitlich begrenzt bis in eine Tiefe t2 aufgeschmolzen wird, wobei die Tiefe t2 größer ist als die Tiefe t1 , und auf der einkristallin rekristallisierten Oberfläche des Halbleitersubstrats eine Halbleiterschicht epitaktisch mindestens 1 μm dick abgeschieden wird.
  • Durch das Rekristallisieren des aufgeschmolzenen Bereichs werden die durch die hohe Dotierung darin befindliche Gitterdefekte des Halbleitersubstratgitters weitestgehend beseitigt und die darauf abgeschiedene Epitaxieschicht kann dadurch ebenfalls nahezu defektfrei erzeugt werden.
  • Im Speziellen beziehen sich Ausführungsformen der Erfindung auf ein Verfahren zum Herstellen eines Halbleiterbauelements, bei dem ein Halbleitersubstrat bereitgestellt wird, ein Dotierstoff durch Implantation in den oberflächennahen Bereich des Halbleitersubstrats bis in eine Tiefe t1 eingebracht wird, wodurch der oberflächennahe Bereich eine Dotierstoffkonzentration von wenigstens 1·1018 cm–3 erhält, der oberflächennahe Bereich des Halbleitersubstrats zeitlich begrenzt bis zu einer Tiefe t2 aufgeschmolzen und einkristallin rekristallisiert wird, wobei die Tiefe t2 größer ist als die Tiefe t1 eine Halbleiterschicht epitaktisch über der rekristallisierten Oberfläche des Halbleitersubstrats mindestens 1 μm dick abgeschieden wird und das Halbleiterbauelement fertig gestellt wird.
  • Ein so erzeugtes Halbleiterbauelement weist trotz einer hochdotierten Schicht eine darüber zumindest nahezu defektfrei erzeugte Halbleiterschicht auf. Dadurch wird das Halbleiterbauelement zuverlässiger und der Anteil nicht funktionstüchtiger Bauelemente am Ende des Herstellprozesses wird reduziert.
  • Kurze Beschreibung der Figuren:
  • Ausführungsbeispiele der Erfindung werden nachfolgend, bezugnehmend auf die beiliegenden Figuren näher erläutert. Die Erfindung ist jedoch nicht auf die konkret beschriebenen Ausführungsformen beschränkt, sondern kann in geeigneter Weise modifiziert und abgewandelt werden. Es liegt im Rahmen der Erfindung, einzelne Merkmale und Merkmalskombinationen einer Ausführungsform mit Merkmalen und Merkmalskombinationen einer anderen Ausführungsform geeignet zu kombinieren, um zu weiteren erfindungsgemäßen Ausführungsformen zu gelangen.
  • Bevor im Folgenden die Ausführungsbeispiele der vorliegenden Erfindung anhand der Figuren näher erläutert werden, wird darauf hingewiesen, dass gleiche Elemente in den Figuren mit den gleichen oder ähnlichen Bezugszeichen versehen sind, und dass eine wiederholte Beschreibung dieser Elemente weggelassen wird.
  • 1 zeigt anhand der 1a bis 1c Verfahrensschritte zur Herstellung einer Epitaxieschicht gemäß einer Ausführungsform der Erfindung.
  • 2 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements, hergestellt gemäß einer Ausführungsform der Erfindung.
  • 3 zeigt ein qualitatives Dotierprofil für ein Halbleiterbauelement, hergestellt gemäß einer Ausführungsform der Erfindung.
  • 4 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements, hergestellt gemäß einer Ausführungsform der Erfindung.
  • 5 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements, hergestellt gemäß einer Ausführungsform der Erfindung.
  • Detaillierte Beschreibung
  • 1a zeigt ein Halbleitersubstrat 10, das bereitgestellt wird. Das Halbleitersubstrat 10 kann aus jedem bekannten Halbleitermaterial, insbesondere aus Silizium, bestehen und kann entweder monolithisch oder aus mehreren Schichten zusammengesetzt sein. Außerdem kann das Halbleitersubstrat 10 hochdotiert sein, insbesondere im oberflächennahen Bereich. Für bestimmte Anwendungen sind beispielsweise hochdotierte Halbleitersubstrate mit Dotierstoffkonzentrationen größer als 1·1018 cm–3 erwünscht. Die hohe Dotierung des Halbleitersubstrats erfolgt entweder in situ während der Halbleiterkristallzüchtung oder beispielsweise kann der oberflächennahe Bereich des Halbleitersubstrats 10 durch Einbringung von Dotierstoffen bis in eine Tiefe t1 in das zunächst niedrig oder undatierte Halbleitersubstrat 10 hochdotiert werden. Das Dotieren erfolgt dabei beispielsweise durch Belegung der Oberfläche 11 des zumindest nahezu einkristallinen Halbleitersubstrats 10 mit Dotierstoff und optionalem anschließenden Eindiffundieren des Dotierstoffs in das Halbleitersubstrat 10 oder in einem weiteren Beispiel durch Implantation des Dotierstoffs in das zumindest nahezu einkristalline Halbleitersubstrat 10.
  • Als Dotierstoff können alle bekannten Dotierstoffe verwendet werden, wobei im Falle eines aus Silizium bestehenden Halbleitermaterials als typische Vertreter Bor bzw. BF2, Phosphor, Arsen und Antimon zu nennen sind.
  • Bei der Dotierung des Halbleitersubstrats durch Implantation von Dotierstoffen in das Halbleitersubstrat 10 wird zur Erreichung der hohen Dotierstoffkonzentration von wenigstens 1·1018 cm–3 eine hohe Implantationsdosis verwendet. Beispielhaft liegt die Implantationsdosis von Bor oder Phosphor im Siliziumhalbleitermaterial bei Implantationsdosen von größer als 5·1013 cm–2, in weiteren Ausführungsformen auch bei Implantationsdosen größer als 1·1016 cm–2.
  • Durch die hohe Dotierung, insbesondere bei Dotierstoffkonzentrationen von wenigstens 1·1018 cm–3, kommt es innerhalb des hochdotierten Bereichs zu hohen Defektdichten mit vor allem punktförmigen Gitterdefekten wie z. B. Leerstellen bzw. Gitterfehlstellen. Beispielsweise liegt bei einer implantierten Dotierstoffkonzentration von ca. 1·1019 cm–3 die Defektdichte bei ca. 2·105 cm–2.
  • 1b zeigt den Zustand des Halbleitersubstrats 10 nach einem zeitlich begrenzten Aufschmelzen des oberflächennahen Bereichs 12 des Halbleitersubstrats 10. Das Aufschmelzen erfolgt beispielsweise mit einem gepulsten Laserstrahl. Die Tiefe t2 des aufgeschmolzenen Bereichs hängt dabei von der Energie des Pulses und seiner Dauer ab. Die Tiefe t2 ist dabei größer als die Tiefe der hochdotierten Schicht t1. Dadurch können zumindest nahezu alle durch die Dotierung hervorgerufenen Defekte, insbesondere die punktförmigen Gitterdefekte, in dem Halbleitersubstrat 10 bei der Rekristallisation des aufgeschmolzenen Bereichs ausgeheilt werden. Die Defektdichte liegt dann in der Regel bei weniger als 5 cm–2, insbesondere im Bereich von ca. 0,05 cm–2 bis 1 cm–2. Außerdem wird der Dotierstoff in dem aufgeschmolzenen und anschließend einkristallin rekristallisierten Bereich homogen verteilt. Als Laserstrahl wird insbesondere eine Strahlung mit einem hohen Absorptionskoeffizienten in dem Halbleitermaterial des Halbleitersubstrats verwendet. Der Laserstrahl wird typischer Weise mit einer Pulsdauer im Bereich 100 ns bis 300 ns auf die Oberfläche des Halbleitersubstrats gerichtet. Die Energiedichte des Pulses liegt typischerweise im Bereich > 3 J/cm2. Der Aufschmelzvorgang bis zur Rekristallisation dauert in der Regel zwischen 100 ns bis 800 ns. Als Laser kommen besonders Excimer-Laser in Betracht, deren Strahlung kurze Wellenlängen und somit einen Absorptionskoeffizienten der Strahlung kleiner als 106 cm–1 in Silizium aufweisen. Die Aufschmelztiefe sollte insbesondere bei Implantationsdosen, die keine Amorphisierung des Halbleitersubstrats hervorrufen, beispielsweise mindestens doppelt so hoch sein wie die projizierte Reichweite der Ionenimplantation. Bei Implantationsdosen, die eine Amorphisierung des Halbleitersubstrats hervorrufen, ist eine geeignete Aufschmelztiefe beispielsweise mindestens dreimal so hoch wie die projizierte Reichweite der Ionenimplantation. Die maximale Aufschmelztiefe sollte aber unter ca. 1000 nm liegen.
  • Durch diese Aufschmelztiefen wird der Halbleiterkristall bis in weitestgehend ungestörte Kristallbereiche aufgeschmolzen und das Halbleitermaterial kann somit fehlerfrei rekristallisieren. Schwere Dotieratome eignen sich deshalb etwas besser als leichte Dotieratome, weil sie bei praxisnahen Implantationsenergien von ≥ 5 keV weniger tief eindringen und daher leichter die geeignete Aufschmelztiefe des gestörten Dotierbereichs erreicht werden kann. Aus diesem Grund kann anstatt zum Beispiel Bor auch das BF2-Molekül implantiert werden, um geringere Eindringtiefen zu erreichen.
  • Auf der rekristallisierten und nahezu defektfreien Oberfläche 11 des Halbleitersubstrats 10 wird dann, wie in 1c dargestellt, eine Halbleiterschicht 14 epitaktisch abgeschieden. Die Halbleiterschicht 14 kann aus jedem Halbleitermaterial hergestellt werden, insbesondere eignet sich dafür das Halbleitermaterial des Halbleitersubstrats 10. Dieses Halbleitermaterial kann in reiner Form oder auch mit Beimengungen abgeschieden werden, wobei als Beimengungen zum einen elektrisch aktive Donatoren oder Akzeptoren in Frage kommen, zum anderen Atome, welche das Kristallgitter beeinflussen, wie z. B. Ge im Fall des Halbleitermaterials Si, was zu häufig gewünschten verspannten Kristallgittern führt. Da die Halbleiterschicht 14 auf der defektfreien Struktur des Halbleitersubstrats 10 aufwächst, wird sie somit selber ebenfalls nahezu defektfrei. Dies gilt vor allem auch für Epitaxieschichten, die für bestimmte Anwendungen eine gewisse Mindestdicke aufweisen sollen. So werden beispielsweise für Leistungshalbleiterbauelemente häufig Epitaxieschichten mit einer Mindestdicke von 1 μm für z. B. eine Raumladungszone aufnehmende Driftstrecke benötigt. Die Epitaxieschicht wird erfindungsgemäß also mindestens 1 μm dick auf der Oberfläche 11 des hochdotierten Halbleitersubstrats 10 abgeschieden.
  • Eine weiterbildende Ausführungsform der Erfindung (nicht dargestellt) sieht vor, dass auf die defektfreie Oberfläche 11 des Halbleitersubstrats 10 zunächst eine Halbleiterschicht bei möglichst geringen Temperaturen abgeschieden wird. Beispielhafte Temperaturen sind dabei unterhalb 950°C, insbesondere unter 750°C oder sogar unter 450°C. Je niedriger die Temperatur, desto geringer ist die Ausdiffusion von Dotierstoffen aus der zuvor rekristallisierten Oberfläche 11 des Halbleitersubstrats 10. Die bei diesen niedrigen Temperaturen abgeschiedenen Halbleiterschichten weisen eine erheblich schlechtere Kristallqualität auf, als bei üblicher Weise über 950°C abgeschiedenen Halbleiterschichten. Die Dicke dieser Halbleiterschicht mit schlechter Qualität sollte deshalb so dünn sein, dass mit einer erneuten Laserstrahlbehandlung diese Halbleiterschicht ebenfalls vollständig aufgeschmolzen und einkristallin rekristallisiert werden kann, wobei bei der Rekristallisation die defektfreie Struktur von der Oberfläche 11 des Halbleitersubstrats 10 übernommen wird. Die Dicke kann beispielsweise bis zu 1 μm betragen.
  • Die Abscheidung dieser Halbleiterschicht mit zunächst geringer Kristallqualität kann dabei insbesondere polykristallin oder amorph in einem CVD-Prozess, LPCVD-Prozess, einem plasmaunterstützten CVD-Prozess, einem Sputterprozess oder einem Epitaxieprozess erfolgen. Das Vorgehen kann gegebenenfalls beliebig oft wiederholt werden, bevor die eigentliche Epitaxieabscheidung einer nahezu defektfreien Halbleiterschicht bei hohen Temperaturen erfolgt.
  • 2 stellt ein Beispiel eines Halbleiterbauelements dar, dass nach einer Ausführungsform der Erfindung hergestellt wird.
  • Für die Herstellung des Halbleiterbauelements 20 wird ein Halbleitersubstrat 21 bereitgestellt, in dessen oberflächennahen Bereich ein Dotierstoff eingebracht wird. Das Halbleitersubstrat ist beispielsweise ein Siliziumsubstrat mit einer hohen n Grunddotierung.
  • Als zusätzlicher Dotierstoff wird beispielsweise Bor oder BF2 in den oberflächennahen Bereich des Halbleitersubstrats 21 implantiert. Dazu wird zunächst ein optionales Streuoxid auf dem Halbleitersubstrat 21 mit einer beispielhaften Dicke im Bereich von 3 nm bis 50 nm erzeugt. Die Erzeugung erfolgt zum Beispiel thermisch oder durch Abscheidung. Durch dieses Streuoxid hindurch wird dann der Dotierstoff, in diesem Fall Bor oder BF2, mit einer Dosis im Bereich 5·1013 cm–2 bis 5·1016 cm–2 und Implantationsenergien im Bereich von 5 keV bis 100 keV in das Halbleitersubstrat 21 implantiert. Durch die Implantation und der somit hervorgerufenen hohen Dotierstoffkonzentration von beispielsweise wenigstens 1·1018 cm–3 in dem oberflächennahen Bereich des Halbleitersubstrats 21 erhält dieser hochdotierte oberflächennahe Bereich eine hohe Defektdichte von größer als 100 cm–2 mit insbesondere punktförmigen Gitterdefekten wie z. B. Leestellen bzw. Gitterfehlstellen in dem Kristallgitter des Halbleitersubstrats. Nach der Reinigung der Oberfläche 22 des Halbleitersubstrats 21 mit einem damit verbundenen Rück- bzw. Abätzprozess des Streuoxids wird der oberflächennahe Bereich in bereits beschriebener Art und Weise zumindest bis in eine Tiefe, die größer als die Tiefe der Implanation ist, aufgeschmolzen und rekristallisiert. Dabei wird bei diesem Beispiel eine homogen p dotierte Halbleiterschicht 24 an der Oberfläche 22 des Halbleitersubstrats 21 mit einer Dotierstoffkonzentration von wenigstens 1·1018 cm–3, aber mit einer verringerten Defektdichte von kleiner als 5 cm–2 erzeugt.
  • Auf der so behandelten Oberfläche 22 des Halbleitersubstrats wird dann eine Halbleiterschicht 23 epitaktisch abgeschieden. Die Epitaxieschicht 23 wird mit einer Dicke im Bereich von 1 μm bis 10 μm erzeugt und mit einem n Dotierstoff, wie zum Beispiel Phosphor, dotiert. Die Dotierstoffkonzentration wird auf höchstens 1·1016 cm–3 eingestellt.
  • In einen oberflächennahen Bereich dieser Epitaxieschicht 23 wird dann zusätzlich n Dotierstoff implantiert. Dazu wird ebenfalls optional zunächst ein im Bereich von 3 nm bis 50 nm dickes Streuoxid thermisch oder durch Abscheidung erzeugt. Durch diese Streuoxidschicht hindurch wird dann ein n Dotierstoff, wie zum Beispiel Phosphor oder Arsen, in den oberflächennahen Bereich der Epitaxieschicht 23 implantiert. Die Implantation erfolgt dabei ebenfalls mit einer Energie von 5 keV bis 100 keV und Implantationsdosen im Bereich von 5·1013 cm–2 bis 5·1016 cm–2. Nach dieser Implantation wird die Oberfläche 25 der Epitaxieschicht 23 in Verbindung mit dem Rück- bzw. Abätzen des Streuoxids gereinigt. Anschließend wird der oberflächennahe Bereich der Epitaxieschicht 23 wieder durch Aufschmelzen und Rekristallisieren eines Bereichs, dessen Tiefe größer als die Implantationstiefe des entsprechenden Bereichs ist, ausgeheilt. Dabei entsteht eine nahezu homogen n dotierte Halbleiterschicht 30 in der Epitaxieschicht 23.
  • Auf der Oberfläche 25 der so behandelten Epitaxieschicht 23 wird dann eine weitere Epitaxieschicht 23' nahezu defektfrei erzeugt. Diese weitere Epitaxieschicht 23' kann zum Beispiel als Driftstrecke eines Leistungshalbleiterbauelements verwendet werden.
  • Durch Ausbildung weiterer Halbleiterbauelementstrukturen in, auf und über den halbleitenden Gebieten des Halbleiterbauelements, insbesondere durch Ausbilden von Source 26, Gate 27, Isolationsgebieten 28 und Metallisierungsgebieten 29 wird das Halbleiterbauelement 20 fertig gestellt.
  • Die p dotierte Halbleiterschicht 24 bildet in dem in 2 dargestellten Halbleiterbauelement 20 eine Diode mit den benachbarten Halbleitergebieten aus.
  • 3 zeigt das qualitative Dotierprofil für einen vertikalen Leistungstransistor mit einer Feldstoppzone als weiteres Beispiel eines Halbleiterbauelements, das nach einer Ausführungsform der Erfindung hergestellt werden kann.
  • Bei vertikalen diskreten Transistoren nach dem Feldplatten-Kompensationsprinzip, speziell im Sperrspannungsbereich oberhalb 20 V und insbesondere ab 80 V, besteht die Driftzone, welche im Sperrfall das elektrische Feld aufnimmt, aus einer Halbleiterschicht 35 mit einer Trenchdotierung N2 und einer Halbleiterschicht 36 mit einer Sockeldotierung N1 auf einem Substrat 37 mit einer Grunddotierung NSub. Die Dicke der einzelnen Schichten und ihre Dotierungen sind dabei an die Sperrspannungsklasse des Bauelements angepasst. Die Trenchdotierung N2 ist dabei höher als die Sockeldotierung N1, weil im Sperrfall im Trench eine oder mehrere Feldplatten mit unterschiedlichem Abstand zum Halbleitermaterial als Kompensationsladung für die Dotierung im Halbleiter fungiert bzw. fungieren und somit eine höhere Dotierung realisiert werden kann, was gleichbedeutend mit einem niedrigeren Einschaltwiderstand des Transistors ist. Diese höhere Trenchdotierung N2 kann aus Gründen der Prozesskomplexität und somit der Prozesskosten nicht bis zum Substrat 37 fortgeführt werden, weshalb der wesentliche Teil der Skalierung der Sperreigenschaften ab etwa 80 V Sperrfähigkeit über der Halbleiterschicht 36 mit der niedrigeren Sockeldotierung N1 erfolgt. Die Höhe der Sockeldotierung N1 liegt im Bereich zwischen einigen 1015 cm–3 und etwa 1017 cm–3, die Trenchdotierung N2 liegt etwa um den Faktor 1 bis 30, insbesondere 2 bis 30, höher. Ein üblicher Dotierstoff für diese Schichten ist Phosphor. Das Substrat 37 ist häufig mit Arsen, Antimon oder Phosphor dotiert und weist einen spezifischen Widerstand von < 50 mΩcm, beispielsweise für Antimon, < 10 mΩcm, beispielsweise für Arsen und < 2 mΩcm, beispielsweise für Phosphor auf, wobei die angegebenen spezifischen Widerstandswerte nicht zwangsläufig mit den genannten Donatoren erzeugt werden müssen.
  • Für den Betrieb des Transistors ist es wünschenswert, wenn, speziell beim Kommutieren der Bodydiode, das elektrische Feld nicht an dem extrem steilen Übergang zwischen Sockeldotierung N1 und Grunddotierung NSub am Übergang der Halbleiterschicht 36 zum Substrat 37 abgebaut wird, weil dies zu hohen Überspannungen und zu Schwingneigung führt. Deshalb wird vor dem Aufbringen der Halbleiterschicht 36 zum Beispiel eine Phosphorimplantation mit Dosen im Bereich von 4·1012 cm–2 bis 5·1015 cm–2 in das Substrat zur Ausbildung einer Feldstoppzone 38 durchgeführt, welche anschließend gemäß einer Ausführungsform der Erfindung ausgeheilt wird, indem zumindest der Bereich mit dem implantierten Dotierstoff in dem Substrat 37 aufgeschmolzen und einkristallin rekristallisiert wird und anschließend die Halbleiterschicht 36 mit der Sockeldotierung N1 auf dem so behandelten Substrat 37 epitaktisch abgeschieden wird. Nach dem Abscheiden, zumindest der Halbleiterschicht 36, kann durch einen Ofenprozess der implantierte Dotierstoff weiter in die Halbleiterschicht 36 eingetrieben werden und somit die Feldstoppzone 38 weiter ausbilden. Das beschriebene Verfahren eignet sich insbesondere für Substrate, welche beispielsweise mit Arsen oder Antimon dotiert sind, da diese Dotierstoffe langsamer als Phosphor diffundieren und somit die beschriebene Feldstoppzone beabstandet vom eigentlichen Substrat liegt. Wird beispielsweise ein Phosphor-dotiertes Substrat verwendet, so sollte zunächst eine niedrig dotierte Halbleiter-Zwischenschicht erzeugt werden, in deren Oberfläche die beschriebene Feldstoppdotierung implantiert wird. Im Laufe des Herstellprozesses des Bauelements diffundiert der Dotierstoff aus dem Substrat in die zunächst erzeugte Zwischenschicht, so dass die niedrigere Feldstoppdotierung nicht von der ausdiffundierten Substratdotierung überdotiert werden kann. Die Dicke der Zwischenschicht sollte dabei entsprechend des Temperaturbudgets des Prozesses eingestellt werden. Bei Realisierung eines p-Kanal-Transistors sind die für den vorstehenden n-Kanal-Transistor genannten Dotierungsspezies zu invertieren.
  • 4 zeigt ein weiteres Beispiel eines Halbleiterbauelements, das nach einer Ausführungsform der Erfindung hergestellt wird.
  • Bei der dargestellten bipolaren IC-Technologie werden npn- bzw. pnp-Transistoren meist als vertikale Transistoren 40 mit einem Emitter 41, einer Basis 42 und einem Kollektor 43 in einer Wanne 44 ausgeführt. Um den Bahnwiderstand R zum Kollektoranschluss 45 zu reduzieren, wird eine hoher dotierte, vergrabene Kollektoranschlusszone 46 und ein Sinker 47 verwendet. Die für die Kollektoranschlusszone 46 notwendige hohe Dotierung wird zum Beispiel mittels Ionenimplantation in ein Substrat 48 oder mittels Vorbelegung von Dotierstoffen auf dem Substrat 48 mit anschließender Diffusion in das Substrat 48 hergestellt. Nach dem bereits beschriebenen Aufschmelzen und Rekristallisieren des Halbleitersubstrats 48, bis in eine Tiefe, die größer ist als die Tiefe der eingebrachten Dotierstoffe, wird eine Halbleiterschicht epitaktisch auf dem Substrat 48 abgeschieden und mit Isolationsstrukturen 49 die Wanne 44 ausgebildet. Zur Fertigstellung des Halbleiterbauelements 400 werden beispielsweise noch ein Basisanschluss 50, ein Emitteranschluss 51, Isolationsschichten 52 und weitere Bauelementstrukturen 53 ausgebildet.
  • 5 zeigt ein weiteres Beispiel eines Halbleiterbauelements, das nach einer Ausführungsform der Erfindung hergestellt wird.
  • Bei dem dargestellten MOS Leistungstransistor, der integriert in einem IC mit CMOS Technologie ausgebildet ist, wird der Drainanschluss 55 an der gleichen Oberfläche wie der Gateanschluss 56 und der Sourceanschluss 57 ausgebildet. Die dazu notwendige vergrabene Drainanschlusszone 58 wird durch Implantation von Dotierstoffen in das Halbleitersubstrat 59 oder durch Belegung und Ausdiffusion von Dotierstoffen in das Halbleitersubstrat 59 erzeugt. Zumindest dieser dotierte Bereich wird dann in bereits beschriebener Weise aufgeschmolzen und rekristallisiert. Auf der so gebildeten Drainanschlusszone 58 und auf der Oberfläche des Halbleitersubstrats 59 wird anschließend eine Halbleiterschicht 60 epitaktisch erzeugt.
  • Die Fertigstellung des Halbleiterbauelements erfolgt, indem unter anderem weitere Drainzonen 61 in der Epitaxieschicht 60 erzeugt werden. Die weiteren Drainzonen 61 bilden zusammen mit der Drainanschlusszone 58 eine Wanne 65 in der Epitaxieschicht 61 aus, in der weitere Halbleiterbauelementstrukturen wie zum Beispiel Source 62, Body 63 und Driftzone 64 ausgebildet werden. Die Wanne 65 ist gegen das Substrat 59 und gegen die benachbarten Bereiche der Epitaxieschicht 60 durch die Drainanschlusszone 58 und durch die weiteren Drainzonen 61 elektrisch isoliert.
  • Weitere Ausführungsformen von Halbleiterbauelementen mit vergrabenen Dotierstoffgebieten, die epitaktisch überwachsen werden, liegen im Rahmen der Erfindung.

Claims (16)

  1. Verfahren zum Herstellen einer Epitaxieschicht, wobei das Verfahren folgende Merkmale aufweist: – Bereitstellen eines Halbleitersubstrats (10), bei dem zumindest ein oberflächennaher Bereich (12) eine Dotierstoffkonzentration von wenigstens 1·1018 cm–3 aufweist, wobei die Dotierstoffkonzentration von wenigstens 1·1018 cm–3 in dem oberflächennahen Bereich durch Implantation von Dotierstoff in den oberflächennahen Bereich des Halbleitersubstrats hergestellt wird und wobei der Dotierstoff bis in eine Tiefe t1 in das Halbleitersubstrat eingebracht wird; – Zeitlich begrenztes Aufschmelzen des oberflächennahen Bereichs (12) des Halbleitersubstrats (10) bis in eine Tiefe t2, wobei die Tiefe t2 größer ist als die Tiefe t1; – Epitaktisches Abscheiden einer Halbleiterschicht (14) auf der einkristallin rekristallisierten Oberfläche (11) des Halbleitersubstrats (10), wobei die Halbleiterschicht (14) mindestens 1 μm dick abgeschieden wird.
  2. Verfahren nach Anspruch 1, bei dem der Dotierstoff mit einer Implantationsdosis größer als 5·1013 cm–2 in das Halbleitersubstrat implantiert wird.
  3. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Aufschmelzen mit einer Laserstrahlung erfolgt.
  4. Verfahren nach Anspruch 3, bei dem die Laserstrahlung gepulst mit einer Pulsdauer im Bereich von 100 ns bis 300 ns auf die Oberfläche (11) des Halbleitersubstrats (10) gerichtet wird.
  5. Verfahren nach einem der Ansprüche 3 oder 4, bei dem der Laserstrahl gepulst mit einer Energiedichte größer als 3 Jcm–2 auf die Oberfläche des Halbleitersubstrats (10) gerichtet wird.
  6. Verfahren nach einem der Ansprüche 3 bis 5, bei dem eine Laserstrahlung mit einem Absorptionskoeffizient der Strahlung in dem Halbleitermaterial des Halbleitersubstrats (10) größer als 104 cm–1 verwendet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Aufschmelzen des oberflächennahen Bereichs (12) zwischen 100 ns und 800 ns dauert.
  8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Halbleitersubstrat (10) maximal 1000 nm tief, von der Oberfläche (11) des Halbleitersubstrats (10) ausgehend, aufgeschmolzen wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der oberflächennahe Bereich (12) nach dem Aufschmelzen und Rekristallisieren eine Defektdichte von. kleiner als 5 cm–2 aufweist.
  10. Verfahren zum Herstellen eines Halbleiterbauelements (200, 400, 500) bei dem – ein Halbleitersubstrat (10) bereitgestellt wird; – ein Dotierstoff durch Implantation in den oberflächennahen Bereich (12) des Halbleitersubstrats (10) bis in eine Tiefe t1 eingebracht wird, wobei der oberflächennahe Bereich (12) eine Dotierstoffkonzentration von wenigstens 1·1018 cm–3 erhält; – der oberflächennahe Bereich (12) des Halbleitersubstrats (10) zeitlich begrenzt bis zu einer Tiefe t2 aufgeschmolzen und einkristallin rekristallisiert wird, wobei die Tiefe t2 größer ist als die Tiefe t1; – eine Halbleiterschicht (14) epitaktisch über der rekristallisierten Oberfläche (11) des Halbleitersubstrats (10) mindestens 1 μm dick abgeschieden wird; – das Halbleiterbauelement (200, 400, 500) fertig gestellt wird.
  11. Verfahren nach Anspruch 10, bei dem vor dem Abscheiden der Epitaxieschicht (14) eine amorphe oder eine polykristalline Halbleiterschicht auf dem Halbleitersubstrat (10) abgeschieden, aufgeschmolzen und einkristallin rekristallisiert wird.
  12. Verfahren nach Anspruch 11, bei dem die Abscheidung der amorphen oder polykristallinen Schicht und das darauf folgende Aufschmelzen und einkristalline Rekristallisieren zumindest einmal wiederholt wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, bei dem das Halbleitersubstrat (10) eine Dotierung von einem ersten Leitungstyp aufweist und der in das Halbleitersubstrat (10) eingebrachte Dotierstoff denselben Leitungstyp aufweist.
  14. Verfahren nach einem der Ansprüche 10 bis 12, bei dem das Halbleitersubstrat (10) eine Dotierung von einem ersten Leitungstyp aufweist und der in das Halbleitersubstrat (10) eingebrachte Dotierstoff von einem zum ersten Leitungstyp komplementären zweiten Leitungstyp ist.
  15. Verfahren nach einem der Ansprüche 10 oder 14, bei dem der in das Halbleitersubstrat (10) eingebrachte Dotierstoff von einem zweiten Leitungstyp ist und die epitaktische Halbleiterschicht (14) mit einem zum zweiten Leitungstyp komplementären Dotierstoff von einem ersten Leitungstyp dotiert wird.
  16. Verfahren nach einem der Ansprüche 10 bis 15, bei dem der. oberflächennahe Bereich (12) nach dem Rekristallisieren eine Defektdichte von kleiner als 5 cm–2 aufweist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011052605B4 (de) * 2011-08-11 2014-07-10 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung
US9349854B2 (en) 2013-10-04 2016-05-24 Infineon Technologies Ag Semiconductor device and method of manufacturing the same
US11710803B2 (en) * 2020-09-11 2023-07-25 Raytheon Company Compliant silicon substrates for heteroepitaxial growth by hydrogen-induced exfoliation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020001890A1 (en) * 2000-06-28 2002-01-03 Jung-Ho Lee Method for forming semiconductor device having epitaxial channel layer using laser treatment
US6368947B1 (en) * 2000-06-20 2002-04-09 Advanced Micro Devices, Inc. Process utilizing a cap layer optimized to reduce gate line over-melt
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
US20030146458A1 (en) * 2002-02-04 2003-08-07 Hitachi, Ltd. Semiconductor device and process for forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
US6368947B1 (en) * 2000-06-20 2002-04-09 Advanced Micro Devices, Inc. Process utilizing a cap layer optimized to reduce gate line over-melt
US20020001890A1 (en) * 2000-06-28 2002-01-03 Jung-Ho Lee Method for forming semiconductor device having epitaxial channel layer using laser treatment
US20030146458A1 (en) * 2002-02-04 2003-08-07 Hitachi, Ltd. Semiconductor device and process for forming same

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