DE102013215378A1 - Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Ein lateraler Hochspannungstransistor enthält: ein Halbleitersubstrat (1); eine Halbleiterschicht (3), die auf einer Hauptoberfläche des Halbleitersubstrats (1) vorgesehen ist; ein Source-Gebiet (6), das in einer Oberfläche der Halbleiterschicht (3) selektiv vorgesehen ist; ein Drain-Gebiet (5), das in der Oberfläche der Halbleiterschicht (3) selektiv vorgesehen ist; eine Gate-Elektrode (8), die auf einem Teil der Halbleiterschicht (3) zwischen dem Source-Gebiet (6) und dem Drain-Gebiet (5) vorgesehen ist, wobei die Gate-Isolierlage dazwischenliegt; und ein Driftgebiet (13), das in der Oberfläche der Halbleiterschicht (3) selektiv vorgesehen ist. Das Driftgebiet (13) enthält eine streifenförmige Diffusionsschicht, die parallel zu einer Richtung von dem Drain-Gebiet (5) zu dem Source-Gebiet (6) verläuft. Die streifenförmige Diffusionsschicht enthält lineare Diffusionsschichten (5b), die jeweils streifenförmige Diffusionsgebiete (5e) enthalten, die in der Weise aneinander angrenzen, dass in einem Abschnitt, in dem die streifenförmigen Diffusionsgebiete (5e) aneinander angrenzen, eine doppelte Diffusion auftritt.

Description

  • Die Erfindung betrifft das Gebiet der Hochspannungstransistoren und insbesondere einen lateralen Hochspannungstransistor und ein Verfahren zur Herstellung des lateralen Hochspannungstransistors.
  • Als eine Halbleitervorrichtung zur Verwendung z. B. in Leistungsanwendungen, die eine hohe Durchbruchspannung erfordern, ist ein lateraler Hochspannungstransistor wie etwa ein lateraler MOSFET bekannt.
  • Ein herkömmlicher lateraler Hochspannungstransistor weist ein Problem auf, dass die Verarmung eines Driftgebiets unzureichend ist und dass die Durchbruchspannungseigenschaften verschlechtert sind, wenn in einem Sperrzustand eine Hochspannung angelegt wird. Somit ist das Driftgebiet z. B. in JP-2000-114520 aus einer streifenförmigen Diffusionsschicht ausgebildet, um dadurch die Verarmung des Driftgebiets sicherzustellen und somit die Durchbruchspannungseigenschaften zu verbessern.
  • Ein herkömmlicher lateraler Hochspannungstransistor weist ein Problem auf, dass, falls an das Gate eine Spannung größer oder gleich einer Durchbruchspannung angelegt wird, um den Transistor in einen Durchlasszustand zu bringen, unter den Bedingungen, dass zwischen dem Drain und der Source eine Hochspannung angelegt ist, ein über einen Kanal fließender Strom zu einem Substrat abfließt, was einen Drain-Strom verringert.
  • Der Erfindung liegt daher die Aufgabe zugrunde, einen lateralen Hochspannungstransistor zu schaffen, der sowohl eine hohe Durchbruchspannung als auch einen niedrigen Leckstrom aufweist.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch einen lateralen Hochspannungstransistor nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung eines lateralen Hochspannungstransistors nach Anspruch 6. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Ein lateraler Hochspannungstransistor in Übereinstimmung mit der Erfindung enthält: ein Halbleitersubstrat mit einem ersten Leitfähigkeitstyp; eine Halbleiterschicht mit einem zweiten Leitfähigkeitstyp, die auf einer Hauptoberfläche des Halbleitersubstrats vorgesehen ist; ein Source-Gebiet des ersten Leitfähigkeitstyps, das in einer Oberfläche der Halbleiterschicht selektiv vorgesehen ist; und ein Drain-Gebiet des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht in der Weise selektiv vorgesehen ist, dass es von dem Source-Gebiet beabstandet ist. Außerdem enthält der laterale Hochspannungstransistor in Übereinstimmung mit der Erfindung eine Gate-Elektrode, die auf einem Teil der Halbleiterschicht zwischen dem Source-Gebiet und dem Drain-Gebiet vorgesehen ist, wobei eine Gate-Isolierlage in der Weise dazwischenliegt, dass sich ein Ende der Gate-Elektrode in der Draufsicht mit dem Source-Gebiet überlappt; und ein Driftgebiet des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht in der Weise selektiv vorgesehen ist, dass ein Ende des Driftgebiets mit dem Drain-Gebiet verbunden ist und dass sich das andere Ende des Driftgebiets in der Draufsicht mit dem anderen Ende der Gate-Elektrode überlappt. Das Driftgebiet enthält in dem lateralen Hochspannungstransistor in Übereinstimmung mit der Erfindung eine streifenförmige Diffusionsschicht, die parallel zu einer Richtung von dem Drain-Gebiet zu dem Source-Gebiet verläuft. Die streifenförmige Diffusionsschicht enthält lineare Diffusionsschichten, die jeweils streifenförmige Diffusionsgebiete enthalten, die in der Weise aneinander angrenzen, dass in einem Abschnitt, in dem die streifenförmigen Diffusionsgebiete aneinander angrenzen, eine doppelte Diffusion auftritt.
  • In der Erfindung ist es unwahrscheinlich, dass in jeder der in der streifenförmigen Diffusionsschicht enthaltenen linearen Diffusionsschichten eine Stoßionisation auftritt. Dadurch kann ein Leckstrom verringert sein. Außerdem ist experimentell bestätigt worden, dass die Erfindung den Leckstrom verringern kann, ohne die Durchbruchspannungseigenschaften zu verschlechtern. Aus dem folgenden Grund wird davon ausgegangen, dass die Stoßionisation wahrscheinlich nicht auftritt. Das heißt, ein durch das Driftgebiet fließender Drain-Strom konzentriert sich in einem Oberflächenabschnitt eines Gebiets, bei dem eine doppelte Diffusion auftritt, sodass die Störstellenkonzentration hoch ist, während sich ein auf jede Diffusionsschicht wirkendes elektrisches Feld in einem Abschnitt, in dem sich der Drain-Strom konzentriert, nicht konzentriert.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • 1A, 1B eine Draufsicht und eine Querschnittsansicht eines Teils einer integrierten Schaltung, die einen lateralen Hochspannungstransistor in Übereinstimmung mit einer ersten bevorzugten Ausführungsform enthält;
  • 2 eine perspektivische Ansicht eines Querschnitts des lateralen Hochspannungstransistors in Übereinstimmung mit der ersten bevorzugten Ausführungsform;
  • 3 einen Querschnitt längs der Strecke A-A' aus 2;
  • 4 eine Darstellung zur Erläuterung eines Verfahrens zur Herstellung des lateralen Hochspannungstransistors in Übereinstimmung mit der ersten bevorzugten Ausführungsform;
  • 5 eine Darstellung eines Verfahrens zum Messen eines Drain-Stroms und eines Substratstroms des lateralen Hochspannungstransistors in Übereinstimmung mit der bevorzugten Ausführungsform;
  • 6 eine Darstellung von Drain-Source-Spannungsabhängigkeiten eines Drain-Stroms und eines Substratstroms des lateralen Hochspannungstransistors in Übereinstimmung mit der ersten bevorzugten Ausführungsform;
  • 7 eine Darstellung der Beziehung zwischen der Durchbruchspannung und der Breite eines Schlitzes einer Maske, die zur Herstellung des lateralen Hochspannungstransistors in Übereinstimmung mit der ersten bevorzugten Ausführungsform verwendet wird;
  • 8 eine Störstellenkonzentrationsverteilung in einem Driftgebiet des lateralen Hochspannungstransistors in Übereinstimmung mit der ersten bevorzugten Ausführungsform;
  • 9 eine Störstellenkonzentrationsverteilung, die erhalten wird, wenn ein Schlitzabstand L1 der Maske im Vergleich zu einem in 8 gezeigten Fall erhöht ist;
  • 10 eine Störstellenkonzentrationsverteilung in einem Driftgebiet eines lateralen Hochspannungstransistors in Übereinstimmung mit einer Grundtechnik;
  • 11 eine Struktur eines lateralen Hochspannungstransistors in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform und ein Verfahren zu seiner Herstellung;
  • 12A, 12B Darstellungen eines Verfahrens zur Herstellung eines lateralen Hochspannungstransistors in Übereinstimmung mit einer dritten bevorzugten Ausführungsform und einer Struktur davon;
  • 13 eine perspektivische Ansicht eines Querschnitts eines lateralen Hochspannungstransistors in Übereinstimmung mit einer vierten bevorzugten Ausführungsform;
  • 14 eine perspektivische Ansicht eines Querschnitts eines lateralen Hochspannungstransistors in Übereinstimmung mit einer fünften bevorzugten Ausführungsform;
  • 15 eine perspektivische Ansicht eines Querschnitts eines lateralen Hochspannungstransistors in Übereinstimmung mit einer Grundtechnik;
  • 16 einen Querschnitt längs der Strecke B-B' aus 15;
  • 17 eine Darstellung zur Erläuterung eines Betriebs des lateralen Hochspannungstransistors in Übereinstimmung mit der Grundtechnik; und
  • 18 einen Querschnitt des lateralen Hochspannungstransistors in Übereinstimmung mit der Grundtechnik während seines Betriebs.
  • Grundtechnik
  • Konfiguration
  • 15 ist eine perspektivische Ansicht eines Querschnitts eines lateralen Hochspannungstransistors in Übereinstimmung mit einer Grundtechnik. Als ein Beispiel eines lateralen Hochspannungstransistors einer Grundtechnik wird ein P-Kanal-MOSFET beschrieben. Auf einer Seite der Hauptoberfläche eines Halbleitersubstrats 1 eines ersten Leitfähigkeitstyps, der der P-Typ ist, ist eine Halbleiterschicht 3 mit einem zweiten Leitfähigkeitstyp, der der N-Typ ist, als ein RESURF-Gebiet ausgebildet. Auf einer Oberfläche der N-Halbleiterschicht 3 sind in einem Abstand voneinander ein Source-Gebiet 6 und ein Drain-Gebiet 5, die als P+-Diffusionsschichten dienen, ausgebildet.
  • Auf einem Teil der Halbleiterschicht 3 ist zwischen dem Source-Gebiet 6 und dem Drain-Gebiet 5 eine Gate-Elektrode 8 ausgebildet, wobei eine Gate-Isolierlage (nicht gezeigt) in der Weise dazwischenliegt, dass sich ein Ende der Gate-Elektrode 8 in der Draufsicht mit dem Source-Gebiet 6 überlappt. Die Gate-Isolierlage ist z. B. aus polykristallinem Silicium hergestellt.
  • Außerdem ist ein P-Driftgebiet 13 in der Weise ausgebildet, dass ein Ende davon mit dem Drain-Gebiet 5 verbunden ist und dass sich das andere Ende davon in der Draufsicht mit dem anderen Ende der Gate-Elektrode 8 überlappt. Das Driftgebiet 13 enthält eine streifenförmige P-Diffusionsschicht, die parallel zu einer Richtung von dem Drain-Gebiet 5 zu dem Source-Gebiet 6 verläuft. Die streifenförmige Diffusionsschicht enthält mehrere lineare Diffusionsschichten 5f. Darüber hinaus ist auf der Oberfläche der Halbleiterschicht 3 angrenzend an das Source-Gebiet 6 eine N+-Diffusionsschicht 7 ausgebildet.
  • In einem dem Driftgebiet 13 in Bezug auf das Drain-Gebiet 5 gegenüberliegenden Gebiet ist eine P-Diffusionsschicht 4 in der Weise ausgebildet, dass sie das Halbleitersubstrat 1 erreicht. Ferner enthält die Halbleiterschicht 3 eine vergrabene N+-Diffusionsschicht 2, die unter dem Source-Gebiet 6 ausgebildet ist. Die vergrabene N+-Diffusionsschicht 2 ist zwischen der Halbleiterschicht 3 und dem Halbleitersubstrat 1 ausgebildet.
  • Eine Isolierschicht (nicht gezeigt) ist in der Weise ausgebildet, dass sie den oben beschriebenen lateralen Hochspannungstransistor bedeckt. Durch in dieser Isolierschicht vorgesehene Kontaktlöcher ist eine Source-Elektrode 11 mit dem Source-Gebiet 6 und mit der N+-Diffusionsschicht 7 elektrisch verbunden und ist eine Drain-Elektrode 10 mit dem Drain-Gebiet 5 elektrisch verbunden und ist eine Verdrahtung 9 mit der P-Diffusionsschicht 4 elektrisch verbunden. Die Source-Elektrode 11, die Drain-Elektrode 10 und die Verdrahtung 9 sind elektrisch verbunden.
  • 16 zeigt einen Querschnitt längs der Strecke B-B' aus 15. Jede der Diffusionsschichten 5f ist in Abständen ausgebildet und wegen der Diffusion sind sie nicht miteinander verbunden.
  • In dem lateralen Hochspannungstransistor in Übereinstimmung mit dieser Grundtechnik enthält das Driftgebiet 13 eine wie in 15 gezeigte streifenförmige Diffusionsschicht. Die Ausbildung des Driftgebiets 13 in Form von Streifen erleichtert es gegenüber der Ausbildung des Driftgebiets 13 als eine gleichförmige P-Diffusionsschicht ohne Streifenform, das Driftgebiet 13 vollständig zu verarmen. Dies ermöglicht es, eine Störstellenkonzentration in der Diffusionsschicht 5f zu erhöhen. Somit kann ein Widerstand zwischen der Source und dem Drain verringert werden und kann der Durchlasswiderstand verringert werden.
  • Betrieb
  • Wie in 17 gezeigt ist, verläuft ein Verarmungsgebiet 20 über ein Gebiet innerhalb der punktierten Linie, wenn an die Source-Elektrode 11 in einem Zustand, in dem die Verdrahtung 9 und die Drain-Elektrode 10 auf dasselbe Potential eingestellt sind, eine Hochspannung angelegt wird. Das heißt, das Drain-Gebiet 5, jede der Diffusionsschichten 5f und der größte Teil der Halbleiterschicht 3 sind verarmt, sodass eine hohe Durchbruchspannung aufrechterhalten wird. Wenn unter dieser Bedingung an die Gate-Elektrode 8 eine Spannung größer oder gleich einer Schwellenspannung angelegt wird, wird in einem Teil der Oberfläche der Halbleiterschicht 3 unmittelbar unter der Gate-Isolierlage eine Inversionsschicht (ein Kanal) ausgebildet, um den lateralen Hochspannungstransistor in einen Durchlasszustand zu bringen, sodass ein Drain-Strom fließt.
  • 18 zeigt einen Querschnitt des Driftgebiets 13 in dem Durchlasszustand. In jeder der Diffusionsschichten 5f wird eine Stromdichte in einem zentralen Abschnitt einer Oberfläche der Diffusionsschicht 5f, wo eine Störstellenkonzentration niedrig ist und wo somit ein Widerstand niedrig ist, erhöht. Wie durch die Pfeile in 18 angegeben ist, tritt andererseits in einer Richtung senkrecht zu einer PN-Übergangs-Grenzfläche ein elektrisches Feld auf. Dementsprechend konzentriert sich die Stärke des an der Oberfläche der Diffusionsschicht 5f wirkenden elektrischen Felds in dem zentralen Abschnitt der Diffusionsschicht 5f, Dies zeigt, dass in jeder der Diffusionsschichten 5f eine Stelle, an der die Stromdichte hoch ist, und eine Stelle, an der sich das elektrische Feld konzentriert, zusammenfallen.
  • Es wird hier eine Beschreibung einer Stoßionisation gegeben, d. h. einer Erscheinung, in der unter einem hohen Strom und einem hohen elektrischen Feld Elektron-Loch-Paare verursacht werden. Die Menge G der durch die Stoßionisation verursachten Elektron-Loch-Paare wird durch den folgenden Ausdruck gegeben: G = A·Jexp(–B/E).
  • J repräsentiert die Stromdichte und E repräsentiert die Stärke des elektrischen Felds. A und B sind physikalische Konstanten. Der obige Ausdruck offenbart, dass die Stoßionisation wahrscheinlich auftritt, wenn sich ein Gebiet mit einer hohen Stromdichte und ein Gebiet mit einer hohen elektrischen Feldstärke überlappen. Das heißt, die Stoßionisation tritt wahrscheinlich insbesondere in einem zentralen Gebiet jeder Diffusionsschicht 5f auf.
  • Durch eine über das Drain-Gebiet 5 und das Source-Gebiet 6 angelegte Hochspannung werden Löcher der durch die Stoßionisation verursachten Elektron-Loch-Paare in Richtung des Halbleitersubstrats 1 beschleunigt, was einen Leckstrom verursacht.
  • Das heißt, wenn der laterale Hochspannungstransistor in Übereinstimmung mit dieser Grundtechnik in einem Zustand, in dem eine Hochspannung angelegt ist, eingeschaltet wird, fließt selbst dann ein Strom zu dem Halbleitersubstrat 1 ab, wenn eine Spannung kleiner oder gleich einer Durchbruchspannung ist. Im Ergebnis entsteht in einem lateralen Hochspannungstransistor mit einer Durchbruchspannung z. B. größer oder gleich 600 V ein Problem, dass ein Drain-Strom verringert ist. Die Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen.
  • Erste bevorzugte Ausführungsform
  • Konfiguration
  • Zunächst wird ein Beispiel der Verwendung eines lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform beschrieben. 1A ist eine Draufsicht eines Teils einer integrierten Schaltung, die den lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform enthält. 1B zeigt einen Querschnitt längs der Strichlinie aus 1A. Diese integrierte Schaltung weist einen Schaltungsteil 50 für niedriges Potential und einen Schaltungsteil für hohes Potential auf, die in einem einzigen Chip vorgesehen sind. Der Schaltungsteil für hohes Potential ist innerhalb eines Inselgebiets 30 mit hoher Durchbruchspannung ausgebildet.
  • Der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform wird als ein Potentialverschiebungstransistor verwendet, der für eine Signalübertragung zwischen dem Schaltungsteil für hohes Potential und dem Schaltungsteil 50 für niedriges Potential notwendig ist.
  • In 1A ist der laterale Hochspannungstransistor 100 in einem Teil eines Isoliergebiets 40 mit hoher Durchbruchspannung vorgesehen und erzielt er eine Signalübertragung zwischen dem Schaltungsteil für hohes Potential, das sich innerhalb des Inselgebiets 30 mit hoher Durchbruchspannung befindet, und dem Schaltungsteil 50 für niedriges Potential, das außerhalb des Isoliergebiets 40 für hohe Durchbruchspannung vorgesehen ist.
  • In dem Inselgebiet 30 mit hoher Durchbruchspannung sind ein N-Kanal-MOSFET, ein P-Kanal-MOSFET und dergleichen vorgesehen, um den Schaltungsteil für hohes Potential auszubilden, unter dem eine vergrabene N+-Diffusionsschicht 2 vorgesehen ist. Die vergrabene N+-Diffusionsschicht 2 ist zwischen dem Schaltungsteil für hohes Potential und einem Halbleitersubstrat 1 ausgebildet. Eine Schaltung innerhalb des Inselgebiets 30 mit hoher Durchbruchspannung ist durch einen PN-Übergang zwischen dem Halbleitersubstrat 1 und der vergrabene N+-Diffusionsschicht 2 von einer Spannung des Halbleitersubstrats 1 mit einer hohen Durchbruchspannung elektrisch isoliert.
  • In einer lateralen Richtung umgibt das Isoliergebiet 40 mit hoher Durchbruchspannung, d. h. ein Gebiet, in dem die vergrabene N+-Diffusionsschicht 2 unter einer Halbleiterschicht 3 nicht vorhanden ist, das Inselgebiet 30 mit hoher Durchbruchspannung und dient als eine Isolierstruktur mit hoher Durchbruchspannung. Die Verarmung des Isoliergebiets 40 mit hoher Durchbruchspannung erzielt eine elektrische Isolation von dem Halbleitersubstrat 1 und von einer P-Diffusionsschicht 4 mit einer hohen Durchbruchspannung.
  • Normalerweise wird ein P-Kanal-MOSFET mit hoher Durchbruchspannung als ein Potentialverschiebungstransistor verwendet, um ein Signal von der Seite des Schaltungsteils für hohes Potential zu der Seite des Schaltungsteils 50 für niedriges Potential zu übertragen. Um ein Signal in der umgekehrten Richtung zu übertragen, wird ein N-Kanal-MOSFET verwendet.
  • Obgleich an das Inselgebiet 30 mit hoher Durchbruchspannung, das den Schaltungsteil für hohes Potential enthält, eine Hochspannung angelegt wird, wird wegen der Verwendung des PN-Übergangs in dem oben beschriebenen Isoliergebiet 40 mit hoher Durchbruchspannung eine N-Halbleiterschicht 3 für das Inselgebiet 30 mit hoher Durchbruchspannung angenommen. Dementsprechend wird im Fall der Ausbildung eines N-Kanal-MOSFET mit hoher Durchbruchspannung eine Driftschicht davon unter Verwendung dieser N-Halbleiterschicht ausgebildet. Andererseits dient im Fall der Ausbildung eines P-Kanal-MOSFET mit hoher Durchbruchspannung die N-Halbleiterschicht nicht als eine Driftschicht davon, sodass auf einer Oberfläche eine P-Diffusionsschicht vorgesehen sein muss. Die Erfindung ist auf einen lateralen Hochspannungstransistor mit einer solchen Struktur gerichtet.
  • 2 ist eine perspektivische Ansicht eines Querschnitts eines lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform. Der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform ist ein P-Kanal-MOSFET. In dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform sind Teile der Konfiguration außer einem Driftgebiet 13 dieselben wie in der Grundtechnik (15). Somit ist ihre Beschreibung hier weggelassen.
  • Das Driftgebiet 13 weist den ersten Leitfähigkeitstyp, d. h. den P-Typ, auf. Ein Ende des Driftgebiets 13 ist mit dem Drain-Gebiet 5 verbunden und sein anderes Ende ist in der Weise ausgebildet, dass es sich mit dem anderen Ende der Gate-Elektrode 8 in der Draufsicht überlappt. Das Driftgebiet 13 enthält eine streifenförmige P-Diffusionsschicht, die auf der Halbleiterschicht 3 in der Weise ausgebildet ist, dass sie parallel zu einer Richtung von dem Drain-Gebiet 5 zu dem Source-Gebiet 6 verläuft. Die streifenförmige Diffusionsschicht enthält mehrere lineare Diffusionsschichten 5b.
  • 3 zeigt einen Querschnitt des Driftgebiets 13 längs der Stecke A-A' aus 2. Wie in 3 gezeigt ist, enthält jede der Diffusionsschichten 5b streifenförmige Diffusionsgebiete 5e, die aneinander angrenzen. Ein Abschnitt, bei dem sie aneinander angrenzen, bildet ein Überlappungsdiffusionsgebiet 5d. Das Überlappungsdiffusionsgebiet 5d bedeutet in dieser Beschreibung ein Gebiet, in dem sich angrenzende Diffusionsgebiete 5e überlappen, d. h. ein Gebiet, in dem eine doppelte Diffusion auftritt.
  • Herstellungsverfahren
  • Es wird ein Verfahren zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform beschrieben. Insbesondere wird ein Schritt zum Ausbilden des Driftgebiets 13 ausführlich beschrieben.
  • Zunächst wird z. B. ein P-Siliciumsubstrat als das P-Halbleitersubstrat 1 vorbereitet. Daraufhin werden in eine Hauptoberfläche des Halbleitersubstrats 1 Störstellen durch Ionenimplantation implantiert, um die Halbleiterschicht 3 des zweiten Leitfähigkeitstyps, d. h. mit dem N-Typ, auszubilden. Es kann ebenfalls akzeptabel sein, auf dem P-Siliciumsubstrat eine Epitaxieschicht auszubilden, die als die Halbleiterschicht 3 dient.
  • Daraufhin wird eine Oberfläche der Halbleiterschicht 3 unter Verwendung einer Maske 12 selektiv mit Ionenimplantation behandelt und nachfolgend eine Wärmebehandlung ausgeführt, um dadurch die Diffusionsschichten 5b auszubilden (siehe 4). Dieser Schritt wird ausführlicher beschrieben.
  • Wie in 4 gezeigt ist, weist die für die Ionenimplantation verwendete Maske 12 mehrere Schlitzgruppen 12b auf, die in regelmäßigen Abständen L2 ausgebildet sind. Jede der Schlitzgruppen 12b enthält zwei Schlitze 12a, die in einem regelmäßigen Abstand L1 ausgebildet sind. Jeder der Schlitze 12a weist in einer Richtung senkrecht zu der Zeichnungsebene in 4 eine gleiche Länge wie das Driftgebiet 13 auf und jeder der Schlitze 12a verläuft ununterbrochen in der Richtung senkrecht zu der Zeichnungsebene aus 4.
  • Unter Verwendung der oben beschriebenen Maske 12 wird an der Halbleiterschicht 3 die Ionenimplantation ausgeführt. Im Ergebnis werden in Abschnitten der Oberfläche der Halbleiterschicht 3, die den Schlitzen 12a entsprechen, Ionenimplantationsgebiete 5c ausgebildet.
  • Daraufhin wird die Wärmebehandlung ausgeführt, um die Störstellen in die Ionenimplantationsgebiete 5c diffundieren zu lassen und somit die wie in 3 gezeigten Diffusionsschichten 5b auszubilden. In dieser Phase werden die Störstellen in die jeweiligen Ionenimplantationsgebiete 5c diffundieren gelassen, um die Diffusionsgebiete 5e auszubilden. Die Diffusionsgebiete 5e überlappen sich teilweise, was zu dem Überlappungsdiffusionsgebiet 5d führt.
  • Das heißt, der Abstand L1 zwischen den Schlitzen 12a jeder Schlitzgruppe 12b ist derart, dass angrenzende Diffusionsgebiete 5e verbunden sind. Der Abstand L2 zwischen angrenzenden Schlitzgruppen 12b ist derart, dass angrenzende Diffusionsschichten 5b nicht verbunden sind.
  • In dieser bevorzugten Ausführungsform ist der Abstand zwischen angrenzenden Schlitzgruppen 12b als regelmäßiger Abstand L2 eingestellt. Solange angrenzende Diffusionsschichten 5b nicht verbunden sind, braucht dies allerdings kein regelmäßiger Abstand zu sein. Obgleich der Abstand zwischen angrenzenden Schlitzen 12a jeder Schlitzgruppe 12b in dieser bevorzugten Ausführungsform als regelmäßiger Abstand L1 eingestellt ist, braucht dieser Abstand außerdem nicht regelmäßig zu sein, solange angrenzende Diffusionsgebiete 5e verbunden sind.
  • Die Schritte zum Ausbilden der von dem Driftgebiet 13 verschiedenen Gebiete sind dieselben, wie sie bei der Herstellung eines gewöhnlichen P-Kanal-MOSFET einer Grundtechnik ausgeführt werden. Somit ist ihre Beschreibung hier weggelassen.
  • Betrieb
  • Es wird ein Betrieb des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform beschrieben. Ein grundlegender Betrieb des lateralen Hochspannungstransistors 100 ist in der Grundtechnik beschrieben worden, sodass seine Beschreibung hier weggelassen ist.
  • In jeder der in 3 und 4 gezeigten Diffusionsschichten 5b weist das Überlappungsdiffusionsgebiet 5d eine hohe Störstellenkonzentration auf. Dementsprechend wird davon ausgegangen, dass die Stromdichte eines Drain-Stroms in einem Oberflächenabschnitt des Überlappungsdiffusionsgebiets 5d hoch ist. Andererseits tritt ein elektrisches Feld in einer Richtung senkrecht zu einer Grenzfläche des PN-Übergangs auf, wobei davon ausgegangen wird, dass die Konzentration des elektrischen Felds in einem spezifischen Gebiet im Vergleich zu der Grundtechnik (18) verringert ist.
  • Genauer ist in dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform angenommen, dass das elektrische Feld nicht in einem Gebiet jeder Diffusionsschicht 5b mit hoher Stromdichte konzentriert ist. Somit wird davon ausgegangen, dass im Vergleich zu der Grundtechnik unwahrscheinlich ist, dass die Stoßionisation auftritt. Aus diesem Grund kann das Abfließen eines Drain-Stroms zu einem Substrat in dieser bevorzugten Ausführungsform verringert sein.
  • Die Erfinder haben einen Substratstrom, d. h. einen Leckstrom, gemessen, um die oben beschriebenen Wirkungen der Erfindungen zu bestätigen. 5 zeigt eine Übersicht über das Messverfahren. Wie in 5 gezeigt ist, wurde in einem Zustand, in dem an das Drain-Gebiet 5 und an das Halbleitersubstrat 1 in Bezug auf das Source-Gebiet 6 Hochspannungen mit demselben Potential angelegt wurden, an die Gate-Elektrode 8 eine Impulsspannung angelegt. Somit wurde der P-Kanal-MOSFET eingeschaltet. Dabei wurden ein durch das Drain-Gebiet 5 und durch die Diffusionsschichten 5b fließender Drain-Strom Id und ein durch das Halbleitersubstrat 1 und durch die Diffusionsschicht 4 fließender Substratstrom Isub, d. h. ein Leckstrom, gemessen.
  • 6 zeigt Abhängigkeiten des Drain-Stroms Id und des Substratstroms Isub von einer Drain-Source-Spannung Vds, die im Ergebnis der Messung erhalten wurden, in Fällen dieser bevorzugten Ausführungsform und der Grundtechnik.
  • In der Grundtechnik nahm der Drain-Strom Id zusammen mit einer Zunahme der Drain-Source-Spannung Vds bei der oder um eine Zeit, zu der die Drain-Source-Spannung Vds 500 V überstieg, ab und wurde der Drain-Strom Id bei der oder um eine Zeit, zu der die Drain-Source-Spannung Vds etwa 1000 V betrug, null. Zusammen mit einer Verringerung des Drain-Stroms Id nahm der Substratstrom Isub, d. h. der Leckstrom, zu.
  • Andererseits nahm der Drain-Strom Id in dieser bevorzugten Ausführungsform anders als in der Grundtechnik nicht zu, obwohl die Drain-Source-Spannung Vds erhöht wurde. Außerdem war der Substratstrom Isub, d. h. der Leckstrom, unabhängig von der Drain-Source-Spannung Vds nahezu null.
  • Aus einem Ergebnis der obigen Messung ist bestätigt worden, dass der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform den Leckstrom im Vergleich zu der Grundtechnik selbst dann verringern kann, wenn die Drain-Source-Spannung Vds eine Hochspannung, z. B. größer oder gleich 600 V, ist.
  • Die Erfinder haben außerdem eine Messung zur Untersuchung der Beziehung zwischen der Breite des Schlitzes 12a und der zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform verwendeten Maske 12 und der Durchbruchspannung des lateralen Hochspannungstransistors 100 durchgeführt. Ein Ergebnis ist in 7 gezeigt.
  • 7 offenbart, dass die Durchbruchspannung zusammen mit einer Verringerung der Breite des Schlitzes 12a verbessert ist und dass die Einstellung der Breite des Schlitzes 12a auf kleiner oder gleich 1 μm eine hohe Durchbruchspannung größer oder gleich 600 V bietet.
  • Außerdem haben die Erfinder eine Simulation zur Untersuchung einer Störstellenkonzentrationsverteilung in der Diffusionsschicht 12b des Driftgebiets 13 sowohl in dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform als auch in dem lateralen Hochspannungstransistor in Übereinstimmung mit der Grundtechnik durchgeführt. Ein Ergebnis davon ist in 8 bis 10 gezeigt.
  • 8 zeigt eine 3 entsprechende Störstellenkonzentrationsverteilung. In 8 ist der Abstand L1 zwischen den Schlitzen 12a derart eingestellt, dass angrenzende Diffusionsgebiete 5e verbunden sind, um die Diffusionsschicht 5b auszubilden, und dass außerdem das Überlappungsdiffusionsgebiet 5d (in 8 ein Zwischengebiet zwischen den angrenzenden Schlitzen 12a) die höchste Störstellenkonzentration aufweist. Eine Grenze zwischen einem weißen Gebiet und einem grauen Gebiet repräsentiert ebenso wie in 9 und 10 eine Grenzfläche des PN-Übergangs. Die wie in 8 gezeigte Bereitstellung der Störstellenkonzentrationsverteilung und der Form der Grenzfläche des PN-Übergangs bewirkt erfolgreich eine Verringerung eines Leckstroms.
  • 9 zeigt eine Störstellenkonzentrationsverteilung, die erhalten wird, wenn der Abstand L1 zwischen den Schlitzen 12a derart eingestellt ist, dass die Störstellenkonzentration in einem Gebiet unter jedem Schlitz 12a höher als in dem Überlappungsdiffusionsgebiet 5d ist. In diesem Fall ist der Abstand L1 zwischen den Schlitzen 12a größer als in dem in 8 gezeigten Fall. Die Bereitstellung der wie in 9 gezeigten Störstellenkonzentrationsverteilung bewirkt eine Verringerung eines Leckstroms, wobei diese Wirkung aber kleiner als die durch die in 8 gezeigte Störstellenkonzentrationsverteilung erhaltene ist. Somit ist es erwünscht, den Abstand L1 zwischen den Schlitzen 12a derart einzustellen, dass die wie in 8 gezeigte Störstellenkonzentrationsverteilung erhalten wird.
  • 10 zeigt eine Störstellenkonzentrationsverteilung in dem Driftgebiet 13 des lateralen Hochspannungstransistors in Übereinstimmung mit der Vorbedingungstechnik (entsprechend den in 16 und 18 gezeigten schematischen Darstellungen). Anders als in dieser bevorzugten Ausführungsform ist in der Vorbedingungstechnik ein Schlitz verwendet, um eine Diffusionsschicht 5f auszubilden. Die Bereitstellung der wie in 10 gezeigten Konzentrationsverteilung veranlasst wie in der Vorbedingungstechnik beschrieben einen Leckstrom bei einer Hochspannung von z. B. größer oder gleich 600 V.
  • Wirkungen
  • Der Hochspannungstransistor in Übereinstimmung mit dieser bevorzugten Ausführungsform enthält: das Halbleitersubstrat 1 des ersten Leitfähigkeitstyps; die Halbleiterschicht 3 des zweiten Leitfähigkeitstyps, die auf einer Hauptoberfläche des Halbleitersubstrats 1 vorgesehen ist; das Source-Gebiet 6 des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht 3 selektiv vorgesehen ist; das Drain-Gebiet 5 des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht 3 in der Weise selektiv vorgesehen ist, dass das Drain-Gebiet 5 von dem Source-Gebiet 6 beabstandet ist; die Gate-Elektrode 8, die auf einem Teil der Halbleiterschicht 3 zwischen dem Source-Gebiet 6 und dem Drain-Gebiet 5 vorgesehen ist, wobei die Gate-Isolierlage in der Weise dazwischenliegt, dass sich ein Ende der Gate-Elektrode 8 in der Draufsicht mit dem Source-Gebiet 6 überlappt; und das Driftgebiet 13 des ersten Leitfähigkeitstyps, das in der Weise in der Oberfläche der Halbleiterschicht 3 selektiv vorgesehen ist, dass ein Ende des Driftgebiets 13 mit dem Drain-Gebiet 5 verbunden ist und dass sich das andere Ende des Driftgebiets 13 in der Draufsicht mit dem anderen Ende der Gate-Elektrode 8 überlappt. Das Driftgebiet 13 enthält eine streifenförmige Diffusionsschicht, die parallel zu einer Richtung von dem Drain-Gebiet 5 zu dem Source-Gebiet 6 verläuft. Die streifenförmige Diffusionsschicht enthält lineare Diffusionsschichten 5b, die jeweils streifenförmige Diffusionsgebiete 5e enthalten, die in der Weise aneinander angrenzen, dass in einem Abschnitt, in dem die streifenförmigen Diffusionsgebiete 5e aneinander angrenzen, eine doppelte Diffusion auftritt.
  • Dementsprechend ist es in der oben beschriebenen Konfiguration unwahrscheinlich, dass in jeder Diffusionsschicht 5b eine Stoßionisation auftritt. Dadurch kann der Leckstrom verringert sein. Experimentell ist bestätigt worden, dass der Leckstrom ohne Verschlechterung der Durchbruchspannungseigenschaften verringert sein kann. Aus dem folgendem Grund ist unwahrscheinlich, dass in dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform die Stoßionisation auftritt. Das heißt, der durch jede Diffusionsschicht 5b des Driftgebiets 13 fließende Drain-Strom konzentriert sich an dem Oberflächenabschnitt des Überlappungsdiffusionsgebiets 5d mit einer hohen Störstellenkonzentration, während sich das auf jede Diffusionsschicht 5b wirkende elektrische Feld an einem Abschnitt, in dem sich der Drain-Strom konzentriert, nicht konzentriert.
  • In dem Hochspannungstransistor in Übereinstimmung mit dieser bevorzugten Ausführungsform kann die Halbleiterschicht 3 wie oben erwähnt eine Epitaxieschicht sein.
  • Dementsprechend kann der Ionenimplantationsschritt weggelassen sein, falls die Halbleiterschicht 3 eine Epitaxieschicht ist, da die N-Halbleiterschicht 3 auf dem P-Halbleitersubstrat 1 anstatt durch Ionenimplantation durch Epitaxie ausgebildet wird.
  • In dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform ist der erste Leitfähigkeitstyp der P-Typ und ist der zweite Leitfähigkeitstyp der N-Typ.
  • Dementsprechend ist der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform ein Transistor vom P-Kanal-Typ. Somit kann der laterale Hochspannungstransistor 100 als ein Transistor verwendet werden, der für eine Signalübertragung von der Schaltung auf hohem Potential zu der Schaltung auf niedrigem Potential geeignet ist. Dadurch wird ein Sortiment von Schaltungen vergrößert, auf die der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform anwendbar ist, und kann außerdem eine Schaltungskonfiguration vereinfacht werden. Somit kann ein großes Sortiment von Schaltungskonfigurationen in einem einzelnen Chip integriert sein und kann die Anzahl der Teile als Ganzes verringert sein. Dies ist insbesondere dann nützlich, wenn der laterale Hochspannungstransistor 100 in denselben Chip integriert ist, in den die Schaltung auf hohem Potential und die Schaltung auf niedrigem Potential integriert sind.
  • Das Verfahren zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform enthält die folgenden Schritte: (a) Vorbereiten des Halbleitersubstrats 1; (b) Ausbilden der Halbleiterschicht 3 auf einer Hauptoberfläche des Halbleitersubstrats 1; (c) Bedecken der Halbleiterschicht 3 mit der Maske 12 und Ausführen der Ionenimplantation; und (d) Ausführen der Wärmebehandlung zum Ausbilden der Diffusionsschicht 5b nach dem Schritt (c). In dem Verfahren zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform enthält die Maske 12 die mehreren Schlitzgruppen 12b, die in einem Abstand größer oder gleich L2 ausgebildet sind. Jede der Schlitzgruppen 12b enthält die mehreren Schlitze 12a, die in dem Abstand kleiner oder gleich L1 ausgebildet sind. Der Abstand L1 ist derart, dass die den angrenzenden Schlitzen 12a entsprechenden Diffusionsgebiete 5e in dem Schritt (d) verbunden werden. Der Abstand L2 ist derart, dass die den angrenzenden Schlitzgruppen 12b entsprechenden Diffusionsschichten 5b in dem Schritt (d) nicht verbunden werden.
  • Dementsprechend kann durch die obenerwähnten Schritte das Driftgebiet 13 ausgebildet werden und somit der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform hergestellt werden.
  • In dem Verfahren zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform wird der Abstand zwischen den Schlitzgruppen 12b als konstanter Wert größer oder gleich L2 eingestellt und wird der Abstand zwischen den Schlitzen 12a als konstanter Wert kleiner oder gleich L1 eingestellt.
  • Da der Abstand zwischen den Schlitzgruppen 12b und der Abstand zwischen den Schlitzen 12a auf konstante Werte eingestellt worden sind, wird die Diffusionsschicht 5b in dem Driftgebiet 13 periodisch ausgebildet. Dies erleichtert den Entwurf des lateralen Hochspannungstransistors 100 im Vergleich zu dem Fall, dass der Abstand der Diffusionsschichten 5b nicht konstant ist.
  • In dem Verfahren zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform weist der in der Maske 12 vorgesehene Schlitz 12a eine Breite kleiner oder gleich 1 μm auf.
  • Dementsprechend ermöglicht die Einstellung der Breite des Schlitzes 12a auf kleiner oder gleich 1 μm die Herstellung eines lateralen Hochspannungstransistors mit einer hohen Durchbruchspannung größer oder gleich 600 V.
  • Zweite bevorzugte Ausführungsform
  • Konfiguration
  • In der ersten bevorzugten Ausführungsform enthält jede der Diffusionsschichten 5b zwei streifenförmige Diffusionsgebiete 5e, die aneinander angrenzen. Dagegen enthält in der vorliegenden bevorzugten Ausführungsform jede der Diffusionsschichten 5b drei streifenförmige Diffusionsgebiete 5e, die aneinander angrenzen. Die anderen Teile der Konfiguration sind dieselben wie in der ersten bevorzugten Ausführungsform (2). Somit ist ihre Beschreibung hier weggelassen.
  • 11 zeigt einen Querschnitt des Driftgebiets 13 des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform. Jede der Diffusionsschichten 5b enthält drei streifenförmige Diffusionsgebiete 5e, die aneinander angrenzen. In einem Abschnitt zwischen angrenzenden Diffusionsgebieten 5e gibt es ein Überlappungsdiffusionsgebiet 5d.
  • In einem Prozess zur Herstellung des Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform weist die in dem Ionenimplantationsschritt verwendete Maske 12 ähnlich der ersten bevorzugten Ausführungsform mehrere Schlitzgruppen 12b auf, die in regelmäßigen Abständen L2 ausgebildet sind. Jede der Schlitzgruppen 12b enthält drei Schlitze 12a, die in regelmäßigen Abständen L1 ausgebildet sind. Die anderen Schritte des Herstellungsprozesses sind dieselben wie in der ersten bevorzugten Ausführungsform, sodass ihre Beschreibung hier weggelassen ist.
  • In dieser bevorzugten Ausführungsform ist die Anzahl der in jeder Diffusionsschicht 5b vorgesehenen Diffusionsgebiete 5e drei. Allerdings ist die Anzahl der Diffusionsgebiete 5e nicht auf drei beschränkt, solange es wenigstens zwei sind. Mit einer solchen Konfiguration können außerdem dieselben Wirkungen wie in der ersten bevorzugten Ausführungsform beschrieben erhalten werden.
  • Dritte bevorzugte Ausführungsform
  • Konfiguration
  • In einem Prozess zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform weist die für die Ionenimplantation in das Driftgebiet 13 verwendete Maske 12 mehrere Schlitze 12a auf, die periodisch in Bezug auf die Richtung, in der die Schlitze der ersten bevorzugten Ausführungsform verlaufen, d. h. in Bezug auf eine in 2 gezeigte x-Richtung, ausgebildet sind. Ein Periodizitätsintervall in Bezug auf die Richtung, in der die Schlitze 12a verlaufen, ist derart, dass in dem Wärmebehandlungsschritt wenigstens die Diffusionsgebiete in der Richtung, in der die Schlitze verlaufen, verbunden sind.
  • 12A ist eine Draufsicht des Driftgebiets 13, die nach dem Ionenimplantationsschritt in dem Prozess zur Herstellung des Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform erhalten wurde. Im Ergebnis des Ionenimplantationsschritts werden die Ionenimplantationsgebiete 5c in Bezug auf die Richtung, in der die Schlitze verlaufen, d. h. in Bezug auf die x-Richtung, periodisch ausgebildet. Gleichzeitig ist eine Störstellenkonzentration in dem Ionenimplantationsgebiet 5c höher als in der ersten bevorzugten Ausführungsform. Die Abstände der Ionenimplantationsgebiete 5c in der x-Richtung werden derart eingestellt, dass, nachdem durch die nachfolgende Wärmebehandlung eine Diffusion veranlasst worden ist, eine gewünschte Konzentration erhalten wird.
  • Daraufhin wird die Wärmebehandlung ausgeführt, die in dem Ionenimplantationsgebiet 5c eine Diffusion veranlasst. Somit werden die Diffusionsgebiete, wie in 12B gezeigt ist, in Richtung des Streifens verbunden, um die Diffusionsschicht 5b auszubilden. Ähnlich der ersten bevorzugten Ausführungsform werden die periodisch in jeder Diffusionsschicht 5b ausgebildeten angrenzenden streifenförmigen Diffusionsgebiete 5c miteinander verbunden, um das Überlappungsdiffusionsgebiet 5d auszubilden. Dementsprechend ist eine Querschnittsansicht längs der Strecke C-C' in 12B gleich der Querschnittsansicht aus 3, die die erste bevorzugte Ausführungsform zeigt.
  • Wirkungen
  • In dem Verfahren zur Herstellung des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform werden die mehreren Schlitze 12a in Bezug auf die Richtung, in der die Schlitze 12a verlaufen, periodisch ausgebildet. Das Periodizitätsintervall der Schlitze 12a ist derart, dass in dem Wärmebehandlungsschritt wenigstens die Diffusionsschichten 5b in der Richtung, in der die Schlitze 12a verlaufen, verbunden werden. Dementsprechend werden die Diffusionsschichten 5b in der Richtung, in der die Schlitze 12a verlaufen, verbunden. Somit können dieselben Wirkungen wie in der ersten bevorzugten Ausführungsform beschrieben erhalten werden.
  • Vierte bevorzugte Ausführungsform
  • In den lateralen Hochspannungstransistoren 100 in Übereinstimmung mit der ersten bis dritten bevorzugten Ausführungsform ist die Halbleiterschicht 3, in der das Source-Gebiet 6 ausgebildet ist, dieselbe wie die Halbleiterschicht 3, in der das Inselgebiet mit hoher Durchbruchspannung ausgebildet ist (siehe 1A und 1B). Somit sind sie nicht elektrisch voneinander isoliert.
  • In dieser wie in 13 gezeigten bevorzugten Ausführungsform sind eine N-Halbleiterschicht 15 in dem Inselgebiet mit hoher Durchbruchspannung und die N-Halbleiterschicht 3 des lateralen Hochspannungstransistors durch eine P-Halbleiterschicht 14, die als eine Epitaxieschicht dient, voneinander isoliert.
  • Das heißt, die Halbleiterschicht 3 ist auf der Seite, die der Gate-Elektrode 8 in Bezug auf das Source-Gebiet 6 gegenüberliegt, durch die Halbleiterschicht 14 des ersten Leitfähigkeitstyps, d. h. mit dem P-Typ, isoliert. Dementsprechend ist das Source-Gebiet 6 innerhalb des Inselgebiets mit hoher Durchbruchspannung von der Halbleiterschicht 15 elektrisch isoliert.
  • Da die Halbleiterschicht 3 durch die P-Halbleiterschicht 14 isoliert ist, ist die in der Halbleiterschicht 3 vorgesehene vergrabene N+-Diffusionsschicht in die vergrabene Diffusionsschicht 2 und in die vergrabene Diffusionsschicht 16, die voneinander isoliert sind, geteilt.
  • In dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform ist die Halbleiterschicht 3 auf der Seite, die der Gate-Elektrode 8 in Bezug auf das Source-Gebiet 6 gegenüberliegt, durch die Halbleiterschicht 14 des ersten Leitfähigkeitstyps, d. h. mit dem P-Typ, isoliert.
  • Dementsprechend veranlasst die Ausbildung der Halbleiterschicht 14 innerhalb des Inselgebiets 30 mit hoher Durchbruchspannung eine elektrische Isolation zwischen dem Source-Gebiet 6 und der Halbleiterschicht 15 (13). Somit können selbst dann, wenn der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform in dem in 1A und 1B gezeigten Isoliergebiet 40 mit hoher Durchbruchspannung vorgesehen ist, als ein Leistungsquellenpotential des innerhalb des Inselgebiets 30 mit hoher Durchbruchspannung vorgesehenen Hochspannungsteils und als ein Source-Potential des lateralen Hochspannungstransistors 100 unterschiedliche Potentiale angenommen werden. Dies ermöglicht, zwischen der Source-Elektrode 11 des lateralen Hochspannungstransistors 100 und einer Leistungsquelle des Hochspannungsschaltungsteils z. B. eine Schaltung wie etwa eine Konstantstromquelle bereitzustellen. Somit steht beim Entwurf der integrierten Schaltung ein höherer Freiheitsgrad zur Verfügung. Außerdem ermöglicht dies, eine größere Anzahl von Halbleitervorrichtungen in einer einzelnen integrierten Schaltung zu integrieren. Somit kann die Anzahl der Teile als Ganzes verringert sein.
  • Fünfte bevorzugte Ausführungsform
  • 14 ist eine perspektivische Ansicht eines Querschnitts des lateralen Hochspannungstransistors 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform. Der laterale Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform enthält ferner eine in einer Oberfläche des Drain-Gebiets 5 vorgesehene N-Diffusionsschicht 17. Die anderen Teile der Konfiguration sind dieselben wie in der ersten bevorzugten Ausführungsform (2). Somit ist ihre Beschreibung hier weggelassen.
  • Wie in 14 gezeigt ist, ist die N-Diffusionsschicht 17 in der Oberfläche des P-Drain-Gebiets 5 ausgebildet, um einen P-Kanal-IGBT auszubilden. Somit ist ein Widerstand des Drain-Gebiets 5 wegen einer Leitfähigkeitsmodulation verringert und kann der Durchlasswiderstand des lateralen Hochspannungstransistors verringert sein.
  • In dem lateralen Hochspannungstransistor 100 in Übereinstimmung mit dieser bevorzugten Ausführungsform ist in der Oberfläche des Drain-Gebiets 5 ferner die Diffusionsschicht 17 des zweiten Leitfähigkeitstyps, d. h. mit dem N-Typ, vorgesehen.
  • Dementsprechend ist in der Oberfläche des Drain-Gebiets 5 die Diffusionsschicht 17 des zweiten Leitfähigkeitstyps, d. h. mit dem N-Typ, vorgesehen, um einen P-Kanal-IGBT auszubilden. Somit kann der Durchlasswiderstand verringert sein.
  • In den bevorzugten Ausführungsformen der Erfindung sind ein P-Kanal-MOSFET oder ein P-Kanal-IGBT als ein Beispiel gewählt worden und sind die Struktur und das Herstellungsverfahren dafür beschrieben worden. Stattdessen ist die Erfindung ebenfalls auf einen Fall des entgegengesetzten Leitfähigkeitstyps, d. h. auf einen N-Kanal-MOSFET oder auf einen N-Kanal-IGBT, anwendbar.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2000-114520 [0003]

Claims (9)

  1. Lateraler Hochspannungstransistor (100), der umfasst: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps, die auf einer Hauptoberfläche des Halbleitersubstrats (1) vorgesehen ist; ein Source-Gebiet (6) des ersten Leitfähigkeitstyps, das in einer Oberfläche der Halbleiterschicht (3) selektiv vorgesehen ist; ein Drain-Gebiet (5) des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht (3) in der Weise selektiv vorgesehen ist, dass es von dem Source-Gebiet (6) beabstandet ist; eine Gate-Elektrode (8), die auf einem Teil der Halbleiterschicht (3) zwischen dem Source-Gebiet (6) und dem Drain-Gebiet (5) vorgesehen ist, wobei eine Gate-Isolierlage in der Weise dazwischenliegt, dass ein Ende der Gate-Elektrode (8) in der Draufsicht mit dem Source-Gebiet (6) überlappt; und ein Driftgebiet (13) des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht (3) in der Weise selektiv vorgesehen ist, dass ein Ende des Driftgebiets (13) mit dem Drain-Gebiet (5) verbunden ist und dass das andere Ende des Driftgebiets (13) in der Draufsicht mit dem anderen Ende der Gate-Elektrode (8) überlappt, wobei das Driftgebiet (13) eine streifenförmige Diffusionsschicht enthält, die parallel zu einer Richtung von dem Drain-Gebiet (5) zu dem Source-Gebiet (6) verläuft, wobei die streifenförmige Diffusionsschicht lineare Diffusionsschichten (5b) enthält, die jeweils streifenförmige Diffusionsgebiete (5e) enthalten, die in der Weise aneinander angrenzen, dass in einem Abschnitt, in dem die streifenförmigen Diffusionsgebiete (5e) aneinander angrenzen, eine doppelte Diffusion auftritt.
  2. Lateraler Hochspannungstransistor (100) nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterschicht (3) eine Epitaxieschicht ist.
  3. Lateraler Hochspannungstransistor (100) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Halbleiterschicht (3) durch eine Halbleiterschicht (14) des ersten Leitfähigkeitstyps auf der der Gate-Elektrode (8) gegenüberliegenden Seite in Bezug auf das Source-Gebiet (6) isoliert ist.
  4. Lateraler Hochspannungstransistor (100) nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Diffusionsschicht (17) des zweiten Leitfähigkeitstyps, wobei die Diffusionsschicht (17) in einer Oberfläche des Drain-Gebiets (5) vorgesehen ist.
  5. Lateraler Hochspannungstransistor (100) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp der P-Typ ist, der zweite Leitfähigkeitstyp der N-Typ ist.
  6. Verfahren zur Herstellung eines lateralen Hochspannungstransistors (100), wobei der laterale Hochspannungstransistor (100) umfasst: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps, die auf einer Hauptoberfläche des Halbleitersubstrats (1) vorgesehen ist; ein Source-Gebiet (6) des ersten Leitfähigkeitstyps, das in einer Oberfläche der Halbleiterschicht (3) selektiv vorgesehen ist; ein Drain-Gebiet (5) des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht (3) in der Weise selektiv vorgesehen ist, dass es von dem Source-Gebiet (6) beabstandet ist; eine Gate-Elektrode (8), die auf einem Teil der Halbleiterschicht (3) zwischen dem Source-Gebiet (6) und dem Drain-Gebiet (5) vorgesehen ist, wobei eine Gate-Isolierlage in der Weise dazwischenliegt, dass ein Ende der Gate-Elektrode (8) in der Draufsicht mit dem Source-Gebiet (6) überlappt; und ein Driftgebiet (13) des ersten Leitfähigkeitstyps, das in der Oberfläche der Halbleiterschicht (3) in der Weise selektiv vorgesehen ist, dass ein Ende des Driftgebiets (13) mit dem Drain-Gebiet (5) verbunden ist und dass das andere Ende des Driftgebiets (13) in der Draufsicht mit dem anderen Ende der Gate-Elektrode (8) überlappt, wobei das Driftgebiet (13) eine streifenförmige Diffusionsschicht enthält, die parallel zu einer Richtung von dem Drain-Gebiet (5) zu dem Source-Gebiet (6) verläuft, wobei die streifenförmige Diffusionsschicht lineare Diffusionsschichten (5b) enthält, die jeweils streifenförmige Diffusionsgebiete (5e) enthalten, die in der Weise aneinander angrenzen, dass in einem Abschnitt, in dem die streifenförmigen Diffusionsgebiete (5e) aneinander angrenzen, eine doppelte Diffusion auftritt, wobei das Verfahren die folgenden Schritte umfasst: (a) Vorbereiten des Halbleitersubstrats (1); (b) Ausbilden der Halbleiterschicht (3) auf einer Hauptoberfläche des Halbleitersubstrats (1); (c) Bedecken der Halbleiterschicht (3) mit einer Maske (12) und Ausführen einer Ionenimplantation; und (d) Ausführen einer Wärmebehandlung zum Ausbilden der Diffusionsschicht (5b) nach dem Schritt (c), wobei die Maske mehrere Schlitzgruppen (12b) enthält, die in einem Abstand größer oder gleich L2 ausgebildet sind, wobei jede der Schlitzgruppen mehrere Schlitze (12a) enthält, die in einem Abstand kleiner oder gleich L1 ausgebildet sind, wobei der Abstand L1 derart ist, dass die den angrenzenden Schlitzen (12a) entsprechenden Diffusionsgebiete (5e) in dem Schritt (d) verbunden werden, wobei der Abstand L2 derart ist, dass die den angrenzenden Schlitzgruppen (12b) entsprechenden Diffusionsschichten in dem Schritt (d) nicht verbunden werden.
  7. Verfahren zur Herstellung des lateralen Hochspannungstransistors (100) nach Anspruch 6, dadurch gekennzeichnet, dass ein Abstand zwischen den Schlitzgruppen (12b) auf einen konstanten Wert größer oder gleich L2 eingestellt wird, ein Abstand zwischen den Schlitzen (12a) auf einen konstanten Wert kleiner oder gleich L1 eingestellt wird.
  8. Verfahren zur Herstellung des lateralen Hochspannungstransistors (100) nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die mehreren Schlitze (12a) in Bezug auf eine Richtung, in der die Schlitze (12a) verlaufen, periodisch ausgebildet sind, ein Periodizitätsintervall der Schlitze (12a) derart ist, dass in dem Schritt (d) wenigstens die Diffusionsschichten (5b) in der Richtung, in der die Schlitze (12a) verlaufen, verbunden werden.
  9. Verfahren zur Herstellung des lateralen Hochspannungstransistors (100) nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der Schlitz (12a) eine Breite kleiner oder gleich 1 μm aufweist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019093465A1 (ja) * 2017-11-13 2019-05-16 三菱電機株式会社 炭化珪素半導体装置、および、炭化珪素半導体装置の製造方法
TWI634658B (zh) * 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
CN110612598B (zh) * 2018-04-16 2023-02-14 新唐科技日本株式会社 半导体装置
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
JPWO2021161835A1 (de) * 2020-02-14 2021-08-19

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114520A (ja) 1998-10-07 2000-04-21 Toshiba Corp 電力用半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE1007283A3 (nl) * 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
DE19526183C1 (de) * 1995-07-18 1996-09-12 Siemens Ag Verfahren zur Herstellung von mindestens zwei Transistoren in einem Halbleiterkörper
JPH09266311A (ja) * 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP3488797B2 (ja) * 1997-02-19 2004-01-19 三菱電機株式会社 半導体装置
JP2002151687A (ja) 2000-11-15 2002-05-24 Toshiba Corp 高耐圧ｍｏｓ電界効果トランジスタ
JP2004228466A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 集積半導体装置およびその製造方法
JP2009277775A (ja) * 2008-05-13 2009-11-26 Sharp Corp 半導体装置及びその製造方法
JP4703769B2 (ja) * 2009-01-15 2011-06-15 株式会社東芝 半導体装置及びその製造方法
JP2011097080A (ja) * 2009-01-15 2011-05-12 Toshiba Corp 半導体装置の製造方法
JP2011100847A (ja) 2009-11-05 2011-05-19 Sharp Corp 半導体装置及びその製造方法
US8399924B2 (en) * 2010-06-17 2013-03-19 Texas Instruments Incorporated High voltage transistor using diluted drain

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114520A (ja) 1998-10-07 2000-04-21 Toshiba Corp 電力用半導体装置

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