DE102018118875A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst ein Halbleitersubstrat mit einer Hauptfläche und einer rückseitigen Fläche, ein Driftgebiet mit einem ersten Leitfähigkeitstyp, ein Body-Gebiet, das im Driftgebiet ausgebildet ist und einen zweiten Leitfähigkeitstyp aufweist, mehrere Rillen, die von der Hauptfläche zur rückseitigen Fläche durch das Body-Gebiet verlaufen, eine Gate-Elektrode, die in den mehreren Rillen ausgebildet ist, wobei sich dazwischen ein Gate-Isolierfilm befindet, und eine elektrische Feldrelaxationsschicht, die unterhalb der Rillen im Driftgebiet bereitgestellt ist und einen zweiten Leitfähigkeitstyp aufweist. Die elektrische Feldrelaxationsschicht erstreckt sich kontinuierlich über dem gesamten Body-Gebiet.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität aus der am 13. September 2017 eingereichten japanischen Patentanmeldung 2017-175603 , die hier durch Verweis in ihrer Gesamtheit aufgenommen ist.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung und insbesondere eine Halbleitervorrichtung, die einen Transistor mit einer Graben-Gate-Struktur aufweist, und ein Verfahren zu ihrer Herstellung.
  • Beschreibung des Stands der Technik
  • Verlustarme Leistungshalbleitervorrichtungen, die Halbleitermaterialien mit einer breiten Bandlücke in der Art von Siliciumcarbid (SiC), Galliumnitrid (GaN) und Diamant verwenden, wurden zur Energeeinsparung bei Leistungselektronikprodukten untersucht.
  • Anwendungsbeispiele von Halbleitermaterialien mit einer breiten Bandlücke umfassen eine Schottky-Barriere-Diode (SBD) und einen Metall-Oxid-Halbleiter-Leistungsfeldeffekttransistor (MOSFET), welche unipolare Vorrichtungen sind, und eine PN-Diode und einen Bipolartransistor mit isoliertem Gate (IGBT), welche bipolare Vorrichtungen sind. Insbesondere kann erwartet werden, dass eine bipolare Vorrichtung, bei der Siliciumcarbid (SiC) verwendet wird, bei Ultrahochspannungsanwendungen oberhalb von 6,5 kV einen geringen Leitungsverlust aufweisen.
  • Siliciumcarbid (SiC) oder Galliumnitrid (GaN) hat eine elektrische Isolationsdurchbruchfeldstärke, die etwa zehn Mal höher ist als jene von Silicium (Si), so dass die Filmdicke eines Driftgebiets bei einer Leistungshalbleitervorrichtung, welche die gleiche Stehspannung aufweist, auf 1/10 jener von Silicium (Si) gesetzt werden kann. Demgemäß wird der Widerstand des Driftgebiets durch Verringern der Dicke des Driftgebiets stark verringert, so dass der EIN-Widerstand der gesamten Vorrichtung verringert werden kann.
  • Zur Verringerung des EIN-Widerstands eines Leistungsschaltelements in der Art eines Leistungs-MOSFETs oder eines IGBTs ist es wirksam, die Kanaldichte zu erhöhen. In einem Siliciumelement wird eine Graben-Gate-Struktur verwendet und praktisch eingesetzt. Wenn ein MOSFET mit einer Graben-Gate-Struktur auf einem Halbleitersubstrat mit einer breiten Bandlücke gebildet wird, wirkt jedoch eine elektrische Feldstärke auf den in einem Graben gebildeten Gate-Isolierfilm ein, die zehn Mal so hoch ist wie jene bei einer Silicium(Si)-Vorrichtung, woraus sich das Problem ergibt, dass der Gate-Isolierfilm, insbesondere in einem Grabeneckteil, leicht zerstört wird.
  • Techniken zur Verhinderung der Zerstörung eines Gate-Isolierfilms sind beispielsweise in JP 2012-169386 A und JP 2015-128184 A offenbart.
  • KURZFASSUNG DER ERFINDUNG
  • In JP 2012-169386 A sind mehrere tiefe p-leitende Schichten 10 in Streifenform bereitgestellt, welche eine Gate-Elektrode 9 mit einer Grabenstruktur schneiden, um die Zerstörung des Gate-Isolierfilms zu verhindern.
  • Bei der in JP 2012-169386 A offenbarten Struktur ist jedoch nur ein Teil eines Grabens 6 von den tiefen p-leitenden Schichten 10 (der elektrischen Feldrelaxationsschicht) bedeckt, so dass eine Abschwächung eines elektrischen Felds in einem nicht mit den p-leitenden tiefen Schichten 10 bedeckten Gebiet nicht zu erwarten ist. Das heißt, dass die Zuverlässigkeit einer Halbleitervorrichtung weiter verbessert werden sollte. Die p-leitenden tiefen Schichten 10 sind streifenförmig ausgebildet, was zu einer Erhöhung der Anzahl der Herstellungsschritte führt.
  • In JP 2015-128184 A ist ein p-leitendes Gebiet 20 zur Abschwächung eines elektrischen Felds selektiv am unteren Teil und am Seitenflächenteil eines Grabens 18 in dessen Verlaufsrichtung ausgebildet, um einen Isolationsdurchbruch eines Gate-Isolierfilms zu verhindern.
  • Der Schritt der Bildung des Gebiets 20 zur Abschwächung eines elektrischen Felds erfordert jedoch einen Schritt zur selektiven Bildung eines Füllmaterials 32 im Graben 18 und einen Schritt zur diagonalen Ionenimplantation von Störstellen, was zu einer Erhöhung der Anzahl der Herstellungsschritte führt.
  • Daher verbessert die vorliegende Erfindung die Zuverlässigkeit der Halbleitervorrichtung.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird der Schritt der Herstellung der Halbleitervorrichtung vereinfacht.
  • Eine Halbleitervorrichtung gemäß einem Beispiel umfasst ein Halbleitersubstrat mit einer Hauptfläche und einer rückseitigen Fläche, ein Driftgebiet, das im Halbleitersubstrat in Kontakt mit der Hauptfläche bereitgestellt ist, wobei das Driftgebiet einen ersten Leitfähigkeitstyp aufweist, ein Body-Gebiet, das im Driftgebiet selektiv bereitgestellt ist, wobei das Body-Gebiet einen vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp aufweist, und eine erste und eine zweite Rille, die durch das Body-Gebiet laufen, wobei sich die erste und die zweite Rille in einer Draufsicht in einer ersten Richtung erstrecken und in einer zur ersten Richtung senkrechten zweiten Richtung voneinander beabstandet sind. Die Halbleitervorrichtung weist ferner Folgendes auf: ein erstes Halbleitergebiet, das im Body-Gebiet ausgebildet ist, wobei sich das erste Halbleitergebiet zwischen der ersten und der zweiten Rille befindet und den zweiten Leitfähigkeitstyp aufweist, ein zweites Halbleitergebiet, das im Body-Gebiet ausgebildet ist, wobei sich das zweite Halbleitergebiet zwischen der ersten Rille und dem ersten Halbleitergebiet befindet und den ersten Leitfähigkeitstyp aufweist, und ein drittes Halbleitergebiet, das im Body-Gebiet ausgebildet ist, wobei sich das dritte Halbleitergebiet zwischen der zweiten Rille und dem ersten Halbleitergebiet befindet und den ersten Leitfähigkeitstyp aufweist. Die Halbleitervorrichtung umfasst ferner ein viertes Halbleitergebiet, das im Driftgebiet ausgebildet ist, wobei das vierte Halbleitergebiet unterhalb der ersten und der zweiten Rille angeordnet ist und den zweiten Leitfähigkeitstyp aufweist, eine erste Gate-Elektrode, die in der ersten Rille ausgebildet ist, wobei dazwischen ein erster Gate-Isolierfilm angeordnet ist, eine zweite Gate-Elektrode, die in der zweiten Rille ausgebildet ist, wobei dazwischen ein zweiter Gate-Isolierfilm angeordnet ist, eine erste Elektrode, die auf der Hauptfläche des Halbleitersubstrats ausgebildet ist, wobei die erste Elektrode elektrisch mit dem ersten Halbleitergebiet, dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet verbunden ist, und eine zweite Elektrode, die auf der rückseitigen Fläche des Halbleitersubstrats ausgebildet ist. Das vierte Halbleitergebiet erstreckt sich in der ersten Richtung kontinuierlich unterhalb der ersten Rille und der zweiten Rille, und das vierte Halbleitergebiet erstreckt sich in der zweiten Richtung kontinuierlich unterhalb der ersten Rille, des zweiten Halbleitergebiets, des ersten Halbleitergebiets, des dritten Halbleitergebiets und der zweiten Rille.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem Beispiel weist Folgendes auf: (a) Präparieren eines Halbleitersubstrats mit einer Hauptfläche und einer rückseitigen Fläche, einem aktiven Gebiet und einem das aktive Gebiet auf der Hauptfläche in einer Draufsicht umgebenden Abschlussgebiet und einem Driftgebiet mit einem ersten Leitfähigkeitstyp, das in einer Draufsicht in Kontakt mit der Hauptfläche steht, (b) Bilden eines Body-Gebiets mit einem vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp und eines ersten Halbleitergebiets, das sich unterhalb des Body-Gebiets befindet und den zweiten Leitfähigkeitstyp aufweist, im Halbleitersubstrat, das von einer ersten Maskenschicht mit einer ersten Öffnung freigelassen ist, die dem aktiven Gebiet entspricht und auf der Hauptfläche ausgebildet ist, unter Verwendung der ersten Maskenschicht, (c) Bilden mehrerer zweiter Halbleitergebiete mit dem zweiten Leitfähigkeitstyp im Body-Gebiet unter Verwendung einer zweiten Maskenschicht, die auf der Hauptfläche ausgebildet ist und mehrere zweite Öffnungen aufweist, (d) Bilden eines dritten Halbleitergebiets mit dem ersten Leitfähigkeitstyp zwischen den mehreren zweiten Halbleitergebieten im Body-Gebiet, (e) Bilden einer Rille, die sich von der Hauptfläche zur rückseitigen Fläche erstreckt und durch das dritte Halbleitergebiet und das Body-Gebiet läuft, ohne durch das erste Halbleitergebiet zu laufen, und (f) Bilden einer Gate-Elektrode in der Rille mit einem dazwischen angeordneten Gate-Isolierfilm.
  • Gemäß einem Aspekt der vorliegenden Erfindung kann die Zuverlässigkeit der Halbleitervorrichtung verbessert werden.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung kann der Schritt zur Herstellung der Halbleitervorrichtung vereinfacht werden.
  • Andere Probleme, Konfigurationen und Vorteile als die vorstehend beschriebenen werden anhand der folgenden Beschreibung von Ausführungsformen verständlich werden.
  • Figurenliste
  • Es zeigen:
    • 1 eine Draufsicht einer Halbleitervorrichtung gemäß Beispiel 1,
    • 2 eine vergrößerte Draufsicht eines Hauptteils in 1,
    • 3 eine Schnittansicht entlang einer Linie AA' in 1,
    • 4 eine Schnittansicht entlang einer Linie BB' aus 1,
    • 5 ein Ersatzschaltbild der Halbleitervorrichtung gemäß Beispiel 1,
    • 6 eine Tabelle einer Betriebsspannung der Halbleitervorrichtung aus Beispiel 1,
    • 7 eine schematische Ansicht einer Verarmungsschicht während eines AUS-Betriebs der Halbleitervorrichtung gemäß Beispiel 1,
    • 8 eine schematische Ansicht einer Verarmungsschicht während eines EIN-Betriebs der Halbleitervorrichtung gemäß Beispiel 1,
    • 9 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 10 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 11 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 12 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 13 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 14 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 15 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während ihrer Herstellung,
    • 16 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 2,
    • 17 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 2 während ihrer Herstellung,
    • 18 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 3,
    • 19 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 3 während ihrer Herstellung,
    • 20 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 4,
    • 21 eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 4 während ihrer Herstellung,
    • 22 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 5,
    • 23 ein Ersatzschaltbild der Halbleitervorrichtung aus Beispiel 5,
    • 24 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 6,
    • 25 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 7 und
    • 26 eine Schnittansicht einer Halbleitervorrichtung gemäß Beispiel 8.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Eine Halbleitervorrichtung (ein Halbleiterchip) 100 gemäß dem vorliegenden Beispiel betrifft beispielsweise einen Leistungs-MOSFET oder einen Bipolartransistor mit isoliertem Gate, der auf einem Halbleitersubstrat SB ausgebildet ist. Das Halbleitersubstrat SB besteht aus einem Halbleitermaterial, das eine größere Bandlücke als Silicium (Si) aufweist, beispielsweise einem Halbleiter mit einer großen Bandlücke in der Art von Siliciumcarbid (SiC), Galliumnitrid (GaN) oder Diamant. In den folgenden Beispielen wird zur Beschreibung Siliciumcarbid (SiC) verwendet.
  • Beispiele der vorliegenden Erfindung werden nachstehend mit Bezug auf die Zeichnung beschrieben.
  • [Beispiel 1]
  • <Struktur der Halbleitervorrichtung>
  • Die Halbleitervorrichtung 100 gemäß Beispiel 1 ist ein Graben-Gate-Leistungs-MOSFET, und ein Graben-Gate-Leistungs-MOSFET (manchmal einfach als „Transistor“ bezeichnet) ist auf dem Halbleitersubstrat SB ausgebildet. In Beispiel 1 wird ein n-Kanal-Graben-Gate-Leistungs-MOSFET als Beispiel beschrieben, es kann jedoch auch ein p-Kanal-Graben-Gate-Leistungs-MOSFET verwendet werden.
  • 1 ist eine Draufsicht einer Halbleitervorrichtung (eines Halbleiterchips) 100 gemäß Beispiel 1. 1 ist eine Draufsicht des von der Seite einer Hauptfläche SBa betrachteten Halbleitersubstrats SB. In 1 ist die laterale Richtung der Papieroberfläche als X-Richtung definiert und ist die Längsrichtung davon als Y-Richtung (senkrecht zur X-Richtung) definiert. 2 ist eine vergrößerte Draufsicht eines Hauptteils von 1. 3 ist eine Schnittansicht entlang einer Linie AA' in 1. 4 ist eine Schnittansicht entlang einer Linie BB' aus 1.
  • Wie in 1 dargestellt ist, weist die Halbleitervorrichtung 100 eine rechteckige Parallelepipedform oder eine kubische Form auf. Mit anderen Worten ist die Halbleitervorrichtung 100 auf dem rechteckig parallelepipedförmigen oder kubischen Halbleitersubstrat SB ausgebildet. Die Halbleitervorrichtung 100 (oder das Halbleitersubstrat SB) weist eine Hauptfläche SBa, eine rückseitige Fläche SBb und vier Seitenwände (Seitenflächen) ED1S, ED2S, ED3S und ED4S auf. Die Hauptfläche SBa und die rückseitige Fläche SBb weisen jeweils vier Seiten ED1, ED2, ED3 und ED4 auf. Beispielsweise verbindet die Seitenwand ED1S die Seite ED1 der Hauptfläche SBa und die Seite ED1 der rückseitigen Fläche SBb. Die anderen Seitenwände ED2S, ED3S und ED4S sind auch gleich.
  • Ein im Wesentlichen quadratisches aktives Gebiet (aktives Gebiet) 102 befindet sich im zentralen Teil der Hauptfläche SBa des Halbleitersubstrats SB, und ein Abschlussgebiet 101 ist um das aktive Gebiet 102 angeordnet. Ein Body-Gebiet (p-leitendes Halbleitergebiet) 4 und eine elektrische Feldrelaxationsschicht (p-leitendes Halbleitergebiet) 12, wie nachstehend beschrieben, sind im gesamten aktiven Gebiet 102 ausgebildet. Das heißt, dass das Body-Gebiet 4 und die elektrische Feldrelaxationsschicht 12 die gleiche planare Form aufweisen wie das aktive Gebiet 102. Das Abschlussgebiet 101 befindet sich zwischen dem aktiven Gebiet 102 und den Seiten ED1, ED2, ED3 und ED4.
  • Im aktiven Gebiet 102 ist ein aus mehreren aktiven Einheitszellen 103 bestehender Leistungs-MOSFET ausgebildet. Die aktive Einheitszelle 103 weist eine rechteckige Form auf, und ihre Länge in X-Richtung ist größer als ihre Breite in Y-Richtung. Das heißt, dass sich die aktive Einheitszelle 103 in X-Richtung erstreckt. In X-Richtung sind beispielsweise zwei aktive Einheitszellen 103 angeordnet. In Y-Richtung sind die mehreren aktiven Einheitszellen 103 mehrstufig übereinander geschichtet.
  • Im aktiven Gebiet 102 ist eine Source-Elektrode 9 angeordnet, so dass die mehreren aktiven Einheitszellen 103 bedeckt sind. Eine Source-Kontaktstelle 104 befindet sich in einem Teil der Source-Elektrode 9. Im aktiven Gebiet 102 befindet sich eine Gate-Kontaktstelle 105 in einem Gebiet, in dem keine Source-Elektrode 9 vorhanden ist. Die Source-Kontaktstelle 104 und die Gate-Kontaktstelle 105 sind Gebiete, mit denen Anschlüsse zur Verbindung der Halbleitervorrichtung 100 mit dem Außenbereich verbunden sind. Die Source-Kontaktstelle 104 ist elektrisch mit der Source-Elektrode 9 verbunden, und die Gate-Kontaktstelle 105 ist elektrisch mit einer Gate-Elektrode 8 verbunden, die später beschrieben wird.
  • Im Abschlussgebiet 101 ist beispielsweise ein Schutzring (ein p-leitendes Halbleitergebiet) GR ausgebildet. Der Schutzring GR umgibt das aktive Gebiet 102 kontinuierlich.
  • 2 ist eine vergrößerte Draufsicht eines Hauptteils von 1, und es sind darin vier aktive Einheitszellen dargestellt, die in X- und Y-Richtung benachbart sind. Die aktive Einheitszelle 103 weist eine Rille 11, eine Gate-Elektrode 8, zwei Source-Gebiete (n-leitende Halbleitergebiete) 5, die sich in Y-Richtung an beiden Enden der Gate-Elektrode 8 befinden, und zwei Body-Anschlussgebiete (p-leitende Halbleitergebiete) 6, die sich auf der entgegengesetzten Seite der Gate-Elektrode 8 in Bezug auf die Source-Gebiete 5 in Y-Richtung befinden, auf. In 2 sind die Source-Elektrode 9, ein Zwischenschicht-Isolierfilm 10 und eine Öffnung 10a fortgelassen. Die Rille 11, die Gate-Elektrode 8, das Source-Gebiet 5 und das Body-Anschlussgebiet 6 erstrecken sich in X-Richtung.
  • Wie in 2 dargestellt ist, ist die Gate-Elektrode 8 in X-Richtung und in Y-Richtung größer als die Rille 11 und bedeckt die gesamte Rille 11. Bei den beiden in X-Richtung benachbarten aktiven Einheitszellen 103 sind die beiden Rillen 11 unabhängig ausgebildet. Das heißt, dass bei den beiden in X-Richtung benachbarten aktiven Einheitszellen 103 die Rillen 11 getrennt sind. Bei den beiden in X-Richtung benachbarten aktiven Einheitszellen 103 ist die Gate-Elektrode 8 jedoch kontinuierlich ausgebildet und bedeckt die beiden Rillen 11.
  • Das Body-Gebiet 4 und die elektrische Feldrelaxationsschicht 12 sind über der gesamten aktiven Einheitszelle 103 ausgebildet. Das Body-Gebiet 4 und die elektrische Feldrelaxationsschicht 12 sind in Bezug auf die vier aktiven Einheitszellen 103, die in X-Richtung und in Y-Richtung zueinander benachbart sind, kontinuierlich ausgebildet.
  • 3 ist eine Schnittansicht entlang einer AA' aus 1, und 4 ist eine Schnittansicht entlang einer Linie BB' aus 1. Wie in den 3 und 4 dargestellt ist, weist das Halbleitersubstrat SB die Hauptfläche SBa und die rückseitige Fläche SBb auf. Die Source-Elektrode 9 ist auf der Seite der Hauptfläche SBa ausgebildet, und eine Drain-Elektrode 1 ist auf der Seite der rückseitigen Fläche SBb ausgebildet. Das Halbleitersubstrat SB hat eine laminierte Struktur aus einem Bulk-Substrat BK und einer Epitaxieschicht EP auf dem Bulk-Substrat BK. Im Bulk-Substrat BK befindet sich ein n-leitendes Drain-Gebiet (n-leitendes Halbleitergebiet) 2, das Stickstoff, Phosphor und dergleichen enthält, und ein n-leitendes Driftgebiet (n-leitendes Halbleitergebiet) 3, das Stickstoff, Phosphor und dergleichen enthält, ist in der Epitaxieschicht EP ausgebildet. Die Drain-Elektrode 1 ist mit dem Drain-Gebiet 2 verbunden. Die Störstellenkonzentration des Drain-Gebiets 2 beträgt beispielsweise wenigstens 1 × 1018 cm-3, und die Störstellenkonzentration des Driftgebiets 3 beträgt beispielsweise höchstens 5 × 1015 cm-3. Das heißt, dass die Störstellenkonzentration des Drain-Gebiets 2 höher ist als jene des Driftgebiets 3.
  • Ein p-leitendes Body-Gebiet (p-leitendes Halbleitergebiet) 4, das Aluminium, Bor und dergleichen enthält, steht in Kontakt mit der Hauptfläche SBa des Halbleitersubstrats SB im Driftgebiet 3. Die Störstellenkonzentration des Body-Gebiets 4 beträgt beispielsweise 1 × 1017 cm-3. Das Body-Gebiet 4 ist im gesamten aktiven Gebiet 102 kontinuierlich ausgebildet und im Abschlussgebiet 101 nicht ausgebildet.
  • Ein n-leitendes Source-Gebiet (n-leitendes Halbleitergebiet) 5, das Stickstoff, Phosphor und dergleichen enthält, steht im Body-Gebiet 4 in Kontakt mit der Hauptfläche SBa des Halbleitersubstrats SB. Die Störstellenkonzentration des Source-Gebiets 5 beträgt beispielsweise wenigstens 1 × 1019 cm-3 und ist höher als die Störstellenkonzentration sowohl des Driftgebiets 3 als auch des Drain-Gebiets 2.
  • Ein p-leitendes Body-Anschlussgebiet (p-leitendes Halbleitergebiet) 6, das Aluminium, Bor und dergleichen enthält, steht im Body-Gebiet 4 in Kontakt mit der Hauptfläche SBa des Halbleitersubstrats SB. Das Body-Anschlussgebiet 6 ist sandwichförmig zwischen den beiden Source-Gebieten 5 in Y-Richtung angeordnet. Das Body-Anschlussgebiet 6 ist mit dem Body-Gebiet 4 verbunden. Die Störstellenkonzentration des Body-Anschlussgebiets 6 beträgt beispielsweise wenigstens 1 × 1019 cm-3 und ist höher als die Störstellenkonzentration des Body-Gebiets 4.
  • Die Rille 11 erstreckt sich von der Hauptfläche SBa des Halbleitersubstrats SB zur rückseitigen Fläche SBb und durchläuft das Source-Gebiet 5 und das Body-Gebiet 4. Auf der Innenwand der Rille 11 ist beispielsweise ein Gate-Isolierfilm 7 ausgebildet, der aus einem Siliciumoxidfilm besteht. Auf dem Gate-Isolierfilm 7 ist beispielsweise eine Gate-Elektrode 8 ausgebildet, die aus einem leitenden Film in der Art eines Polysiliciumfilms besteht. Wie in 3 in einer Schnittansicht dargestellt ist, ist die Gate-Elektrode 8 nagelkopfförmig ausgebildet. Das heißt, dass die Gate-Elektrode 8 in die Rille 11 eingebettet ist und weiter auf der Hauptfläche SBa des Halbleitersubstrats SB verläuft. Die Gate-Elektrode 8 ist jedoch nicht notwendigerweise nagelkopfförmig ausgebildet und kann nur in der Rille 11 ausgebildet sein. Die mehreren Rillen 11 und Gate-Elektroden 8 sind in vorgegebenen Intervallen in Y-Richtung von 3 angeordnet und erstrecken sich in einer zur Papieroberfläche von 3 senkrechten Richtung (in X-Richtung, wenngleich dies nicht dargestellt ist). Die Tiefe der Rille 11 beträgt beispielsweise 1 µm. Wie in 2 gezeigt ist, sind das Source-Gebiet 5, das Body-Anschlussgebiet 6 und das Source-Gebiet 5 in Y-Richtung sequenziell zwischen den beiden benachbarten Rillen 11 (mit anderen Worten den Gate-Elektroden 8) angeordnet. Wie anhand der 1, 2, 3 und 4 ersichtlich ist, sind die Rillen 11 im Body-Gebiet 4 in X-Richtung und in Y-Richtung ausgebildet und außerhalb des Body-Gebiets 4 nicht vorhanden. In Tiefenrichtung (Z-Richtung in den 3 und 4) durchläuft die Rille 11 jedoch das Body-Gebiet 4.
  • Der Zwischenschicht-Isolierfilm (Isolierfilm) 10, der beispielsweise als Siliciumoxidfilm ausgebildet ist, befindet sich auf der Hauptfläche SBa des Halbleitersubstrats SB, so dass die Gate-Elektrode 8 abgedeckt ist. Der Zwischenschicht-Isolierfilm 10 weist mehrere Öffnungen 10a auf, und ein Teil des Source-Gebiets 5 und des Body-Anschlussgebiets 6 sind in den Öffnungen 10 freigelegt.
  • Im aktiven Gebiet 102 ist die Source-Elektrode 9 aus einem Metallleiterfilm in der Art eines Aluminiumfilms, eines Titanfilms, eines Nickelfilms oder eines Goldfilms auf dem Zwischenschicht-Isolierfilm 10 und in der Öffnung 10a ausgebildet. Die Source-Elektrode 9 ist mit dem Source-Gebiet 5 und dem Body-Anschlussgebiet 6 verbunden.
  • Die Halbleitervorrichtung 100 weist die p-leitende elektrische Feldrelaxationsschicht (das p-leitende Halbleitergebiet) 12, die Aluminium, Bor und dergleichen enthält, auf. Die elektrische Feldrelaxationsschicht 12 ist unterhalb der Rille 11 bereitgestellt, und die Rille 11 durchläuft nicht die elektrische Feldrelaxationsschicht 12. Es ist wichtig, dass sich die elektrische Feldrelaxationsschicht 12 unterhalb der Rille 11 befindet. In Tiefenrichtung (Z-Richtung von der Hauptfläche SBa zur rückseitigen Fläche SBb) kann die Rille 11 die elektrische Feldrelaxationsschicht 12 teilweise durchlaufen. Die elektrische Feldrelaxationsschicht 12 ist unterhalb des Body-Gebiets 4 ausgebildet, so dass sie in Kontakt mit dem Body-Gebiet 4 steht. Ferner ist die elektrische Feldrelaxationsschicht 12 in einer Draufsicht kontinuierlich über dem gesamten Body-Gebiet 4 ausgebildet. Mit anderen Worten ist die elektrische Feldrelaxationsschicht 12 unterhalb der Rille 11, des Source-Gebiets 5 und des Body-Anschlussgebiets 6 in X- und in Y-Richtung kontinuierlich plattenförmig ausgebildet. Es sei bemerkt, dass „A ist unterhalb von B ausgebildet“ bedeutet, dass sich A auf der Seite der rückseitigen Fläche SBb des Halbleitersubstrats SB in Bezug auf B in Tiefenrichtung (Z-Richtung) befindet.
  • Hier beträgt die Störstellenkonzentration der elektrischen Feldrelaxationsschicht 12 beispielsweise 2 × 1016 cm-3 bis 1 × 1017 cm-3. Es ist wichtig, dass die Störstellenkonzentration der elektrischen Feldrelaxationsschicht 12 höher ist als die Störstellenkonzentration des Driftgebiets 3. Es ist bevorzugt, wenn die Störstellenkonzentration der elektrischen Feldrelaxationsschicht 12 gleich der Störstellenkonzentration des Body-Gebiets 4 oder etwas niedriger als diese ist. Dies liegt daran, dass die gesamte elektrische Feldrelaxationsschicht 12 während des EIN-Betriebs des Leistungs-MOSFETs (EIN) in Tiefenrichtung (Z-Richtung) verarmt ist. Deshalb wird die Dicke der elektrischen Feldrelaxationsschicht 12 vorzugsweise etwa 100 nm kleiner als die Rille 11 festgelegt.
  • Wie in den 3 und 4 dargestellt ist, ist im Abschlussgebiet 101 ein p-leitender Schutzring (p-leitendes Halbleitergebiet) GR, der Aluminium, Bor und dergleichen enthält, ausgebildet. Der Schutzring GR ist vom Body-Gebiet 4 und von der elektrischen Feldrelaxationsschicht 12 getrennt. Wie in 1 gezeigt, weist der Schutzring GR eine Ringform auf und umgibt das Body-Gebiet 4 kontinuierlich. In 3 ist ein einziger Schutzring GR dargestellt, es können jedoch auch mehrere Schutzringe GR verwendet werden. Die Störstellenkonzentration des Schutzrings GR kann beispielsweise gleich der Störstellenkonzentration des Body-Gebiets 4 sein und gleichzeitig mit dem Body-Gebiet 4 gebildet werden.
  • Wie in 4 dargestellt ist, ist die Gate-Elektrode 8 in X-Richtung in den inneren Gebieten der beiden Rillen 11 und im zwischen den beiden Rillen 11 liegenden Gebiet kontinuierlich ausgebildet.
  • Wie in den 3 und 4 dargestellt ist, ist die elektrische Feldrelaxationsschicht 12 in X- und in Y-Richtung zwischen der Rille 11 und den Seitenwänden ED1S, ED2S, ED3S und ED4S, mit anderen Worten zwischen der Rille 11 und dem Abschlussgebiet 101 (oder dem Schutzring GR) begrenzt.
  • <Beschreibung des MOSFET-Betriebs>
  • 5 ist ein Ersatzschaltbild der Halbleitervorrichtung 100 (Transistor) gemäß Beispiel 1. 6 ist eine Tabelle, die ein Beispiel der Betriebsspannung der Halbleitervorrichtung (des Transistors) 100 zeigt. 7 ist eine schematische Ansicht einer Verarmungsschicht während des AUS-Betriebs der Halbleitervorrichtung (des Transistors) 100 gemäß Beispiel 1. 8 ist eine schematische Ansicht einer Verarmungsschicht während des EIN-Betriebs der Halbleitervorrichtung (des Transistors) 100 gemäß Beispiel 1.
  • Wie in 5 dargestellt ist, weist der Transistor eine Source-Elektrode S, eine Drain-Elektrode D und ein Gate G auf. Das Gate G, die Source-Elektrode S und die Drain-Elektrode D entsprechen der Gate-Elektrode 8 aus 3, dem Source-Gebiet 5 (und der Source-Elektrode 9) aus 3 bzw. dem Driftgebiet 3 und dem Drain-Gebiet 2 (und der Drain-Elektrode 1) aus 3.
  • Beispielsweise fließt beim Anlegen einer in 6 dargestellten Spannung an die Source-Elektrode S, die Drain-Elektrode D und das Gate G des Transistors ein gewünschter Strom während des EIN-Betriebs (EIN) zwischen der Source-Elektrode S und der Drain-Elektrode D und wird eine Spannung zwischen der Source-Elektrode S und der Drain-Elektrode D während des AUS-Betriebs (AUS) blockiert. Das heißt, dass der Transistor als Schaltelement wirkt.
  • Während des AUS-Betriebs (AUS) wird eine hohe Spannung (beispielsweise 600 V) durch eine mit der Drain-Elektrode D verbundene Last an die Drain-Elektrode D angelegt. Wie in 7 dargestellt ist, wird eine Vorspannung in Sperrrichtung zwischen die Drain-Elektrode 1 und die Source-Elektrode 9 gelegt und wird im Body-Gebiet 4, in der elektrischen Feldrelaxationsschicht 12, im Driftgebiet 3 und im Drain-Gebiet 2 eine Verarmungsschicht DEP gebildet. Hier sind die Störstellenkonzentrationen des Body-Gebiets 4 und der elektrischen Feldrelaxationsschicht 12 höher als die Störstellenkonzentration des Driftgebiets 3, so dass sich die Verarmungsschicht DEP hauptsächlich zur Seite des Driftgebiets 3 erstreckt und sich ein Teil der Verarmungsschicht DEP auch zum Drain-Gebiet 2 erstreckt. Weil gemäß Beispiel 1 die gesamten unteren Teile der Rille 11, des Source-Gebiets 5 und des Body-Anschlussgebiets 6 von der elektrischen Feldrelaxationsschicht 12 bedeckt sind, ist die Verarmungsschicht DEP verglichen mit einem Fall, in dem die elektrische Feldrelaxationsschicht 12 nicht ausgebildet ist, oder einem Fall, in dem die elektrische Feldrelaxationsschicht 12 in einem Teil der Rille 11 ausgebildet ist, so dass das an den Gate-Isolierfilm 7 angelegte elektrische Feld abgeschwächt wird, im unteren Teil der Rille 11 tief und breit ausgebildet. Daher ist die Stehspannung des Gate-Isolierfilms 7 verbessert und ist auch der Leckstrom des Gate-Isolierfilms 7 verringert. Die Zuverlässigkeit des Gate-Isolierfilms 7 ist verbessert.
  • "Der gesamte untere Teil der Rille 11" bezeichnet in der in den 1 bis 4 dargestellten Draufsicht das gesamte Body-Gebiet 4. Das heißt, dass sich die elektrische Feldrelaxationsschicht 12 unterhalb des Body-Gebiets 4 und über dem gesamten Body-Gebiet 4 erstreckt. Mit anderen Worten erstreckt sich, wie in 4 dargestellt ist, die elektrische Feldrelaxationsschicht 12 kontinuierlich in einem Gebiet unterhalb der Rille 11 und einem Gebiet zwischen den beiden Rillen 11 in X-Richtung. Ferner erstreckt sich, wie in 3 dargestellt ist, die elektrische Feldrelaxationsschicht 12 kontinuierlich unterhalb jeder Rille 11, unterhalb des Source-Gebiets 5 und unterhalb des Body-Anschlussgebiets 6.
  • Wenn eine in 6 dargestellte Spannung an die Drain-Elektrode D, die Source-Elektrode S und das Gate G des Transistors während des EIN-Betriebs (EIN) angelegt wird, breitet sich die Verarmungsschicht DEP im Body-Gebiet 4, in der elektrischen Feldrelaxationsschicht 12 und im Driftgebiet 3 aus, wie in 8 dargestellt ist. Es ist wünschenswert, dass in Tiefenrichtung (Z-Richtung) die gesamte elektrische Feldrelaxationsschicht 12 unterhalb der Rille 11 verarmt wird. Dies liegt daran, dass, falls sich ein p-leitendes neutrales Gebiet zwischen dem unteren Teil der Rille 11 und dem Driftgebiet 3 befindet, eine Potentialbarriere von einem Kanal, der im Body-Gebiet 4 in Kontakt mit dem Gate-Isolierfilm 7 ausgebildet ist, für eine im Driftgebiet 3 fließende elektrische Ladung zunimmt, wodurch ein erhöhter EIN-Widerstand hervorgerufen wird. Daher ist es wünschenswert, dass die Dicke der elektrischen Feldrelaxationsschicht 12 unterhalb der Rille 11 kleiner oder gleich der Dicke der im thermischen Gleichgewichtszustand gebildeten Verarmungsschicht ist. Wenn diese Bedingung erfüllt ist, breitet sich die Verarmungsschicht während des EIN-Betriebs des Transistors weiter als im thermischen Gleichgewichtszustand aus, so dass garantiert wird, dass die gesamte elektrische Feldrelaxationsschicht 12 unterhalb der Rille 11 verarmt wird.
  • Demgemäß wird die elektrische Feldrelaxationsschicht 12 über dem gesamten Body-Gebiet 4 kontinuierlich gebildet, so dass die Zuverlässigkeit des Gate-Isolierfilms 7 während des AUS-Betriebs verbessert werden kann. Die gesamte elektrische Feldrelaxationsschicht 12 wird während des EIN-Betriebs des Transistors verarmt, so dass die Verringerung des EIN-Stroms des Transistors unterdrückt werden kann. Das heißt, dass die Zuverlässigkeit des Transistors verbessert werden kann.
  • <Verfahren zur Herstellung einer Halbleitervorrichtung>
  • Als nächstes wird ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Beispiel 1 mit Bezug auf die 9 bis 15 beschrieben. Die 9 bis 15 sind jeweils eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 1 während eines Herstellungsschritts. Die 9 bis 15 entsprechen der Schnittansicht aus 3.
  • Zuerst wird ein Schritt zur Präparation eines Halbleitersubstrats SB ausgeführt. Wie in 9 dargestellt ist, wird das Halbleitersubstrat SB aus einem Bulk-Substrat BK und einer auf dem Bulk-Substrat BK gebildeten Epitaxieschicht EP zusammengesetzt. Im Bulk-Substrat BK wird ein n-leitendes Drain-Gebiet 2 gebildet, und in der Epitaxieschicht EP wird ein n-leitendes Driftgebiet 3 gebildet. Das Halbleitersubstrat SB besteht aus Siliciumcarbid (SiC).
  • Als nächstes werden Schritte zur Bildung einer elektrischen Feldrelaxationsschicht 12 und eines Body-Gebiets 4 ausgeführt. Wie in 9 dargestellt ist, wird eine Maskenschicht MSK1, welche ein Abschlussgebiet 101 bedeckt und eine Öffnung OP1 aufweist, die ein aktives Gebiet 102 freilässt, auf einer Hauptfläche SBa des Halbleitersubstrats SB gebildet. Verunreinigungen in der Art von Aluminium oder Bor werden durch Ionenimplantation in ein von der Maskenschicht MSK1 freigelassenes Gebiet implantiert, um die elektrische Feldrelaxationsschicht 12 und das Body-Gebiet 4 zu bilden. Die elektrische Feldrelaxationsschicht 12 steht in Kontakt mit dem Body-Gebiet 4 und befindet sich unterhalb des Body-Gebiets 4.
  • Als nächstes wird ein Schritt zur Bildung eines Schutzrings GR ausgeführt. Wie in 10 dargestellt ist, wird eine Maskenschicht MSK2, die das aktive Gebiet 102 bedeckt und eine Öffnung OP2 aufweist, die einen Teil des Abschlussgebiets 101 freilässt, auf der Hauptfläche SBa des Halbleitersubstrats SB gebildet. Verunreinigungen in der Art von Aluminium oder Bor werden durch Ionenimplantation in ein von der Maskenschicht MSK2 freigelassenes Gebiet implantiert, um den Schutzring GR zu bilden.
  • Als nächstes wird ein Schritt zur Bildung eines Body-Anschlussgebiets 6 ausgeführt. Wie in 11 dargestellt ist, wird eine Maskenschicht MSK3, die das Abschlussgebiet 101 bedeckt und mehrere Öffnungen OP3 in vorgegebenen Intervallen im aktiven Gebiet 102 aufweist, auf der Hauptfläche SBa des Halbleitersubstrats SB gebildet. Verunreinigungen in der Art von Aluminium oder Bor werden durch Ionenimplantation in ein von der Maskenschicht MSK3 freigelassenes Gebiet implantiert, um das Body-Anschlussgebiet 6 zu bilden.
  • Als nächstes wird ein Schritt zur Bildung eines Source-Gebiets 5 ausgeführt. Wie in 12 dargestellt ist, wird eine Maskenschicht MSK4, die das Abschlussgebiet 101 bedeckt und mehrere Öffnungen OP4 in vorgegebenen Intervallen im aktiven Gebiet 102 aufweist, auf der Hauptfläche SBa des Halbleitersubstrats SB gebildet. Im aktiven Gebiet 102 bedeckt die Maskenschicht MSK4 das Body-Anschlussgebiet 6. Verunreinigungen in der Art von Stickstoff oder Phosphor werden durch Ionenimplantation in ein von der Maskenschicht MSK4 freigelassenes Gebiet implantiert, um das Source-Gebiet 5 zu bilden.
  • Hier sind die Maskenschichten MSK1, MSK2, MSK3 und MSK4 beispielsweise organische Isolierfilme in der Art eines Photoresistfilms. Die Bildungsreihenfolge der elektrischen Feldrelaxationsschicht 12, des Body-Gebiets 4, des Schutzrings GR, des Body-Anschlussgebiets 6 und des Source-Gebiets 5, wie vorstehend beschrieben, ist nicht eingeschränkt.
  • Als nächstes wird ein Temperschritt ausgeführt. Nach der Entfernung der Maskenschicht MSK4 wird ein Schutzfilm (nicht dargestellt) beispielsweise aus Kohlenstoff auf der Hauptfläche SBa des Halbleitersubstrats SB gebildet, und es wird eine Temperbehandlung beispielsweise bei 1700 °C bis 1900 °C ausgeführt. Die durch die Ionenimplantation eingebrachten Störstellen werden aktiviert. Der Schutzfilm verhindert die Bildung einer kohlenstoffreichen Hauptfläche SBa infolge der Verdampfung von Silicium (Si) von der Oberfläche SBa des aus Siliciumcarbid (SiC) bestehenden Halbleitersubstrats SB. Nach der Temperbehandlung wird der Schutzfilm beispielsweise durch die Verwendung einer Sauerstoffplasmabehandlung entfernt.
  • Als nächstes wird ein Schritt zur Bildung einer Rille 11 ausgeführt. Wie in 13 dargestellt ist, wird eine Maskenschicht MSK5, die das Abschlussgebiet 101 bedeckt und mehrere Öffnungen OP5 in vorgegebenen Intervallen im aktiven Gebiet 102 aufweist, auf der Hauptfläche SBa des Halbleitersubstrats SB gebildet. Die Maskenschicht MSK5 besteht beispielsweise aus einem Siliciumoxidfilm oder einem Siliciumnitridfilm. Indem das Halbleitersubstrat SB einer Trockenätzbehandlung unterzogen wird, wird die Rille 11 an einer der Öffnung OP5 entsprechenden Position gebildet. Die Öffnung OP5 lässt das Source-Gebiet 5 frei, das wie in 12 dargestellt gebildet wird. Die Tiefe der Rille 11 beträgt beispielsweise 1 µm, und die Rille 11 durchläuft das Source-Gebiet 5 und das Body-Gebiet 4 und erreicht die elektrische Feldrelaxationsschicht 12, sie durchläuft jedoch nicht die elektrische Feldrelaxationsschicht 12.
  • Als nächstes werden Schritte zur Bildung eines Gate-Isolierfilms 7 und einer Gate-Elektrode 8 ausgeführt. Wie in 14 dargestellt ist, wird ein Gate-Isolierfilm 7, der beispielsweise aus einem Siliciumoxidfilm besteht, auf der Innenwand der Rille 11 gebildet. Der Gate-Isolierfilm 7 wird beispielsweise durch Nassoxidation, Trockenoxidation oder ein chemisches Dampfabscheidungsverfahren (CVD-Verfahren) gebildet. Als nächstes wird eine aus einem leitenden Film beispielsweise in der Art eines Polysiliciumfilms bestehende Gate-Elektrode 8 auf dem Gate-Isolierfilm 7 in der Rille 11 gebildet. Ein Polysiliciumfilm wird durch das CVD-Verfahren in der Rille 11 und auf der Hauptfläche SBa des Halbleitersubstrats SB abgeschieden, wobei sich der Gate-Isolierfilm 7 dazwischen befindet. Die Gate-Elektrode 8 wird durch Strukturieren gebildet, so dass der Polysiliciumfilm in der Rille 11 und auf der Hauptfläche SBa auf beiden Seiten der Rille 11 verbleibt.
  • Als nächstes wird ein Schritt zur Bildung eines Zwischenschicht-Isolierfilms 10 und einer Source-Elektrode 9 ausgeführt. Wie in 15 dargestellt ist, wird der Zwischenschicht-Isolierfilm 10 auf der Hauptfläche SBa gebildet, so dass die Gate-Elektrode 8 bedeckt wird. Der Zwischenschicht-Isolierfilm 10 ist beispielsweise ein durch ein CVD-Verfahren gebildeter Siliciumoxidfilm. Nach der Abscheidung des Siliciumoxidfilms werden mehrere Öffnungen 10a gebildet, die einen Teil des Source-Gebiets 5 und des Body-Anschlussgebiets freilassen, und es wird der Zwischenschicht-Isolierfilm 10 gebildet. Anschließend wird nach dem Abscheiden eines Metallleiterfilms auf dem Zwischenschicht-Isolierfilm 10 und in den Öffnungen 10a der Metallleiterfilm mit einem gewünschten Muster versehen, um die Source-Elektrode 9 zu bilden. Der Metallleiterfilm besteht beispielsweise aus einem Aluminiumfilm, einem Titanfilm, einem Nickelfilm oder einem Goldfilm.
  • Gemäß dem Herstellungsverfahren aus Beispiel 1 wird die elektrische Feldrelaxationsschicht 12 unter Verwendung der Maskenschicht MSK1 zur Bildung des Body-Gebiets 4 gebildet, so dass die Anzahl der Masken verringert werden kann. Mit anderen Worten kann ein Maskenschicht-Bildungsschritt zur Bildung der elektrischen Feldrelaxationsschicht 12 fortgelassen werden. In der erwähnten JP 2012-169386 A sind eine zweckgebundene Maske zur Bildung der p-leitenden tiefen Schicht (10) und ein Schritt zur Bildung der zweckgebundenen Maske erforderlich.
  • Gemäß dem Herstellungsverfahren aus Beispiel 1 wird nach der Bildung der elektrischen Feldrelaxationsschicht 12, des Body-Gebiets 4, des Schutzrings GR, des Body-Anschlussgebiets 6 und des Source-Gebiets 5 ein Schritt zur Bildung der Rille 11 ausgeführt. Das heißt, dass ein Temperschritt zur Aktivierung der ionenimplantierten Verunreinigungen ausgeführt werden kann, bevor der Schritt zur Bildung der Rille 11 ausgeführt wird. Weil der Schutzfilm auf der Hauptfläche SBa des flachen Halbleitersubstrats SB gebildet wird, kann er leicht entfernt werden, wodurch eine verbesserte Zuverlässigkeit und Herstellungsausbeute der Halbleitervorrichtung bereitgestellt werden kann. In der vorstehend erwähnten JP 2015-128184 A wird nach der Bildung eines Grabens (18) ein elektrisches Feldrelaxationsgebiet (20) durch Ionenimplantation implantiert, und es wird dann ein Temperschritt ausgeführt. Ein Füllmaterial (32) wird im Temperschritt im Graben (18) gebildet, wodurch Defekte hervorgerufen werden, die darin bestehen, dass das Füllmaterial (32) während seiner Entfernung im Graben (18) zurückbleibt.
  • [Beispiel 2]
  • Eine Halbleitervorrichtung 100a gemäß Beispiel 2 ist eine Modifikation von Beispiel 1, und Strukturen, die mit jenen aus Beispiel 1 übereinstimmen, sind mit den gleichen Bezugszahlen versehen. 16 ist eine Schnittansicht der Halbleitervorrichtung 100a gemäß Beispiel 2. 17 ist eine Schnittansicht der Halbleitervorrichtung 100a gemäß Beispiel 2 während ihrer Herstellung.
  • Wie in 16 dargestellt ist, wird gemäß Beispiel 2 ein n-leitendes Halbleitergebiet 13 zwischen einem Body-Gebiet 4 und einer elektrischen Feldrelaxationsschicht 12 angeordnet. Eine Rille 11 durchläuft das Body-Gebiet 4 und erreicht das n-leitende Halbleitergebiet 13, jedoch nicht die elektrische Feldrelaxationsschicht 12. Das untere Ende (die Spitze) der Rille 11 endet in Tiefenrichtung (Z-Richtung) im n-leitenden Halbleitergebiet 13. Wie in 17 dargestellt ist, wird das n-leitende Halbleitergebiet 13 durch Implantieren der n-Störstellen in ein Halbleitersubstrat SB unter Verwendung der Maskenschicht MSK1 gemäß Beispiel 1 gebildet. Daher wird das n-leitende Halbleitergebiet 13 ebenso wie bei der elektrischen Feldrelaxationsschicht 12 kontinuierlich über dem gesamten Body-Gebiet 4 gebildet. Die Reihenfolge der Bildung des Body-Gebiets 4, der elektrischen Feldrelaxationsschicht 12 und des n-leitenden Halbleitergebiets 13 ist nicht besonders beschränkt. Die anderen Strukturen als das n-leitende Halbleitergebiet 13 gleichen jenen beim Herstellungsverfahren gemäß Beispiel 1.
  • In Beispiel 2 endet das untere Ende (die Spitze) der Rille 11 selbst dann, wenn sich die Tiefe der Rille 11 ändert, im n-leitenden Halbleitergebiet 13 und erreicht nicht die elektrische Feldrelaxationsschicht 12. Das heißt, dass die Verarbeitungsvariation eines Trockenätzschritts zur Bildung der Rille 11 die Dicke der elektrischen Feldrelaxationsschicht 12 nicht beeinflusst, wodurch eine hohe Steuerbarkeit der Dicke der elektrischen Feldrelaxationsschicht 12 bereitgestellt wird.
  • Das n-leitende Halbleitergebiet 13 wird unter Verwendung der Maskenschicht MSK1 zur Bildung der elektrischen Feldrelaxationsschicht 12 und des Body-Gebiets 4 gebildet, so dass die Anzahl der Masken verringert werden kann. Mit anderen Worten kann für die Bildung des n-leitenden Halbleitergebiets 13 ein Maskenschicht-Bildungsschritt fortgelassen werden.
  • [Beispiel 3]
  • Eine Halbleitervorrichtung 100b gemäß Beispiel 3 ist eine Modifikation von Beispiel 2, und Strukturen, die mit jenen aus den Beispielen 1 und 2 übereinstimmen, sind mit den gleichen Bezugszahlen versehen. 18 ist eine Schnittansicht der Halbleitervorrichtung 100b gemäß Beispiel 3. 19 ist eine Schnittansicht der Halbleitervorrichtung 100b gemäß Beispiel 3 während ihrer Herstellung.
  • Wie in 18 dargestellt ist, werden gemäß Beispiel 3 mehrere p-leitende Halbleitergebiete 14, die eine p-leitende elektrische Feldrelaxationsschicht 12 und ein p-leitendes Body-Gebiet 4 verbinden, in einem n-leitenden Halbleitergebiet 13 gebildet. In Beispiel 3 wird die elektrische Feldrelaxationsschicht 12 elektrisch mit dem Body-Gebiet 4 verbunden und ist das Potential der elektrischen Feldrelaxationsschicht 12 auch gleich jenem des Body-Gebiets 4. Andererseits weist die elektrische Feldrelaxationsschicht 12 in Beispiel 2 ein schwebendes Potential auf. Daher kann die elektrische Feldrelaxationsschicht 12 in Beispiel 3 verglichen mit Beispiel 2 leicht verarmt werden, wenn ein Graben-Gate-Leistungs-MOSFET eingeschaltet wird. Der Betrieb des Graben-Gate-Leistungs-MOSFETs kann stabilisiert werden.
  • Wie in 19 dargestellt ist, wird das p-leitende Halbleitergebiet 14 durch Implantieren der erwähnten p-Störstellen in ein Halbleitersubstrat SB unter Verwendung der Maskenschicht MSK3 gemäß Beispiel 1 gebildet. Das p-leitende Halbleitergebiet 14 wird unter Verwendung einer Maskenschicht MSK3, die ein Body-Anschlussgebiet 6 bildet, hergestellt, so dass die Anzahl der Masken verringert werden kann. Mit anderen Worten kann für die Bildung des p-leitenden Halbleitergebiets 14 ein Maskenschicht-Bildungsschritt fortgelassen werden. Es ist egal, ob das p-leitende Halbleitergebiet 14 oder das Body-Anschlussgebiet 6 zuerst gebildet wird. Die anderen Strukturen als das p-leitende Halbleitergebiet 14 gleichen jenen beim Herstellungsverfahren gemäß Beispiel 2.
  • [Beispiel 4]
  • Eine Halbleitervorrichtung 100c gemäß Beispiel 4 ist eine Modifikation von Beispiel 2, und Strukturen, die mit jenen aus den Beispielen 1 und 2 übereinstimmen, sind mit den gleichen Bezugszahlen versehen. 20 ist eine Schnittansicht der Halbleitervorrichtung 100c gemäß Beispiel 4. 21 ist eine Schnittansicht der Halbleitervorrichtung gemäß Beispiel 4 während ihrer Herstellung.
  • Wie in 20 dargestellt ist, wird in Beispiel 4 ein n-leitendes Halbleitergebiet 15 unterhalb einer elektrischen Feldrelaxationsschicht 12 gebildet, so dass es in Kontakt mit der elektrischen Feldrelaxationsschicht 12 steht. Wie in 21 dargestellt ist, wird das n-leitende Halbleitergebiet 15 durch Implantieren der n-Störstellen in ein Halbleitersubstrat SB unter Verwendung der Maskenschicht MSK1 gemäß Beispiel 1 gebildet. Daher wird das n-leitende Halbleitergebiet 15 ebenso wie bei der elektrischen Feldrelaxationsschicht 12 kontinuierlich über dem gesamten Body-Gebiet 4 gebildet.
  • Die Störstellenkonzentration des n-leitenden Halbleitergebiets 15 beträgt beispielsweise wenigstens 2 × 1016 cm-3 und ist höher als die Störstellenkonzentration eines Driftgebiets 3. Indem das n-leitende Halbleitergebiet 15 mit einer höheren Konzentration versehen wird als das Driftgebiet 3 unterhalb der elektrischen Feldrelaxationsschicht 12, wobei es in Kontakt mit der elektrischen Feldrelaxationsschicht 12 steht, kann die Dicke der elektrischen Feldrelaxationsschicht 12 verringert werden. Mit anderen Worten kann verhindert werden, dass die Dicke der elektrischen Feldrelaxationsschicht 12 zunimmt. Wenn die elektrische Feldrelaxationsschicht 12 beispielsweise unter Verwendung einer Ionenimplantation gebildet wird, hat ein Störstellenprofil in Tiefenrichtung (Z-Richtung) eine ähnliche Verteilung wie eine Gauß-Verteilung. Wenn die Differenz zwischen der Störstellenkonzentration der elektrischen Feldrelaxationsschicht 12 und der Störstellenkonzentration des Driftgebiets 3 zunimmt, wird daher ein Randabschnitt des Implantationsprofils nicht durch die Störstellen des Driftgebiets 3 kompensiert, so dass die Dicke der elektrischen Feldrelaxationsschicht 12 zunimmt. In Beispiel 4 kann die Ausdehnung der elektrischen Feldrelaxationsschicht 12 verhindert werden, indem das n-leitende Halbleitergebiet 15 unterhalb der elektrischen Feldrelaxationsschicht 12 mit einer hohen Konzentration versehen wird. Mit anderen Worten kann die Dicke der elektrischen Feldrelaxationsschicht 12 mit höherer Genauigkeit gesteuert werden.
  • Die Reihenfolge der Bildung des Body-Gebiets 4, der elektrischen Feldrelaxationsschicht 12, des n-leitenden Halbleitergebiets 13 und des n-leitenden Halbleitergebiets 15 ist nicht besonders beschränkt. Die anderen Strukturen als das n-leitende Halbleitergebiet 15 gleichen jenen beim Herstellungsverfahren gemäß Beispiel 2.
  • Das n-leitende Halbleitergebiet 15 gemäß Beispiel 4 kann auf Beispiel 1 oder 3 angewendet werden.
  • [Beispiel 5]
  • Eine Halbleitervorrichtung 100d gemäß Beispiel 5 ist eine Modifikation von Beispiel 1, und die elektrische Feldrelaxationsschicht 12 gemäß Beispiel 1 wird auf einen IGBT angewendet. 22 ist eine Schnittansicht der Halbleitervorrichtung 100d gemäß Beispiel 5, und die Halbleitervorrichtung 100d ist ein IGBT. 23 ist ein Ersatzschaltbild der Halbleitervorrichtung (IGBT) gemäß Beispiel 5.
  • Wie in 23 dargestellt ist, weist der IGBT einen Kollektor C, einen Emitter E und ein Gate G auf. Die Entsprechung zwischen den 3 und 22 wird beschrieben. Eine Drain-Elektrode 1, ein Drain-Gebiet 2, eine Source-Elektrode 9 und ein Source-Gebiet 5 in 3 werden in 22 als Kollektorelektrode 21, Kollektorgebiet 22, Emitterelektrode 29 und Emittergebiet 25 gelesen. Bei der Halbleitervorrichtung 100d aus 22 ist zusätzlich ein n-leitendes Puffergebiet 23 zwischen dem Kollektorgebiet 22 und einem Driftgebiet 3 gebildet. Daher kann die Beschreibung von Beispiel 1 wie die Beschreibung von Beispiel 5 gelesen werden.
  • Die Störstellenkonzentration des Puffergebiets 23 ist höher als die Störstellenkonzentration des Driftgebiets 3, wodurch eine verbesserte Stehspannung des IGBTs und ein geringerer Leitungsverlust bereitgestellt werden. Das Puffergebiet 23 ist jedoch nicht unverzichtbar und kann fortgelassen werden.
  • [Beispiel 6]
  • Eine Halbleitervorrichtung 100e gemäß Beispiel 6 ist eine Modifikation von Beispiel 5, und in Beispiel 5 ist ein n-leitendes Halbleitergebiet 13 bereitgestellt. 24 ist eine Schnittansicht der Halbleitervorrichtung 100e gemäß Beispiel 6, und die Halbleitervorrichtung 100e ist ein IGBT. Durch die Entsprechung von Beispiel 5 und die Hinzufügung eines Puffergebiets 23 kann Beispiel 6 ausgehend von der Beschreibung von Beispiel 2 beschrieben werden.
  • [Beispiel 7]
  • Eine Halbleitervorrichtung 100f gemäß Beispiel 7 ist eine Modifikation von Beispiel 6, und in Beispiel 6 ist ein p-leitendes Halbleitergebiet 14 bereitgestellt. 25 ist eine Schnittansicht der Halbleitervorrichtung 100f gemäß Beispiel 7, und die Halbleitervorrichtung 100f ist ein IGBT. Durch die Entsprechung von Beispiel 5 und die Hinzufügung eines Puffergebiets 23 kann Beispiel 7 ausgehend von der Beschreibung von Beispiel 3 beschrieben werden.
  • [Beispiel 8]
  • Eine Halbleitervorrichtung 100g gemäß Beispiel 8 ist eine Modifikation von Beispiel 6, und in Beispiel 6 ist ein n-leitendes Halbleitergebiet 15 bereitgestellt. 26 ist eine Schnittansicht der Halbleitervorrichtung 100g gemäß Beispiel 8, und die Halbleitervorrichtung 100g ist ein IGBT. Durch die Entsprechung von Beispiel 5 und die Hinzufügung eines Puffergebiets 23 kann Beispiel 8 ausgehend von der Beschreibung von Beispiel 4 beschrieben werden.
  • Die vorliegende Erfindung ist nicht auf die vorstehend beschriebenen Beispiele beschränkt, und es sind darin verschiedene Modifikationen enthalten. Beispielsweise wurden die vorstehenden Beispiele für die Zwecke der Beschreibung und ein gutes Verständnis der vorliegenden Erfindung detailliert beschrieben, wobei die vorliegende Erfindung nicht darauf eingeschränkt ist, dass sie alle beschriebenen Konfigurationen aufweist. Zusätzlich kann ein Teil einer Konfiguration eines bestimmten Beispiels durch die Konfiguration eines anderen Beispiels ersetzt werden, und es kann auch die Konfiguration eines bestimmten Beispiels zur Konfiguration eines anderen Beispiels hinzugefügt werden. Ferner kann zu einem Teil der Konfiguration jedes Beispiels eine andere Konfiguration hinzugefügt werden, daraus entfernt werden, und er kann durch eine andere Konfiguration ersetzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (15)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat mit einer Hauptfläche und einer rückseitigen Fläche, ein Driftgebiet, das im Halbleitersubstrat in Kontakt mit der Hauptfläche bereitgestellt ist, wobei das Driftgebiet einen ersten Leitfähigkeitstyp aufweist, ein Body-Gebiet, das im Driftgebiet selektiv bereitgestellt ist, wobei das Body-Gebiet einen vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp aufweist, eine erste und eine zweite Rille, die durch das Body-Gebiet laufen, wobei sich die erste und die zweite Rille in einer Draufsicht in einer ersten Richtung erstrecken und in einer zur ersten Richtung senkrechten zweiten Richtung voneinander beabstandet sind, ein erstes Halbleitergebiet, das im Body-Gebiet ausgebildet ist, wobei sich das erste Halbleitergebiet zwischen der ersten und der zweiten Rille befindet und den zweiten Leitfähigkeitstyp aufweist, ein zweites Halbleitergebiet, das im Body-Gebiet ausgebildet ist, wobei sich das zweite Halbleitergebiet zwischen der ersten Rille und dem ersten Halbleitergebiet befindet und den ersten Leitfähigkeitstyp aufweist, ein drittes Halbleitergebiet, das im Body-Gebiet ausgebildet ist, wobei sich das dritte Halbleitergebiet zwischen der zweiten Rille und dem ersten Halbleitergebiet befindet und den ersten Leitfähigkeitstyp aufweist, ein viertes Halbleitergebiet, das im Driftgebiet ausgebildet ist, wobei das vierte Halbleitergebiet unterhalb der ersten und der zweiten Rille angeordnet ist und den zweiten Leitfähigkeitstyp aufweist, eine erste Gate-Elektrode, die in der ersten Rille ausgebildet ist, wobei dazwischen ein erster Gate-Isolierfilm angeordnet ist, eine zweite Gate-Elektrode, die in der zweiten Rille ausgebildet ist, wobei dazwischen ein zweiter Gate-Isolierfilm angeordnet ist, eine erste Elektrode, die auf der Hauptfläche des Halbleitersubstrats ausgebildet ist, wobei die erste Elektrode elektrisch mit dem ersten Halbleitergebiet, dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet verbunden ist, und eine zweite Elektrode, die auf der rückseitigen Fläche des Halbleitersubstrats ausgebildet ist, wobei sich das vierte Halbleitergebiet in der ersten Richtung kontinuierlich unterhalb der ersten Rille und unterhalb der zweiten Rille erstreckt, und sich das vierte Halbleitergebiet in der zweiten Richtung kontinuierlich unterhalb der ersten Rille, des zweiten Halbleitergebiets, des ersten Halbleitergebiets, des dritten Halbleitergebiets und der zweiten Rille erstreckt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich das vierte Halbleitergebiet in einer Draufsicht kontinuierlich über dem gesamten Body-Gebiet erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat aus einem Halbleitermaterial besteht, dessen Bandlücke breiter ist als jene von Silicium.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Störstellenkonzentration des vierten Halbleitergebiets geringer ist als die Störstellenkonzentration des Body-Gebiets.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung einen zwischen der ersten Elektrode und der zweiten Elektrode ausgebildeten Transistor aufweist und das vierte Halbleitergebiet während eines EIN-Betriebs des Transistors in seiner Dickenrichtung vollständig verarmt wird.
  6. Halbleitervorrichtung nach Anspruch 1, wobei sich das vierte Halbleitergebiet unterhalb des Body-Gebiets und in Kontakt mit diesem befindet.
  7. Halbleitervorrichtung nach Anspruch 1, welche ferner aufweist: ein fünftes Halbleitergebiet, das sich zwischen dem Body-Gebiet und dem vierten Halbleitergebiet befindet, wobei das fünfte Halbleitergebiet den ersten Leitfähigkeitstyp aufweist.
  8. Halbleitervorrichtung nach Anspruch 7, welche ferner aufweist: ein sechstes Halbleitergebiet, das so angeordnet ist, dass es das fünfte Halbleitergebiet in der zweiten Richtung unterteilt, wobei das sechste Halbleitergebiet das Body-Gebiet und das vierte Halbleitergebiet verbindet und den zweiten Leitfähigkeitstyp aufweist.
  9. Halbleitervorrichtung nach Anspruch 7, welche ferner aufweist: ein siebtes Halbleitergebiet, das sich unterhalb des vierten Halbleitergebiets im Driftgebiet befindet, wobei das siebte Halbleitergebiet den ersten Leitfähigkeitstyp aufweist, wobei die Störstellenkonzentration des siebten Halbleitergebiets höher ist als die Störstellenkonzentration des Driftgebiets.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: (a) Präparieren eines Halbleitersubstrats mit einer Hauptfläche und einer rückseitigen Fläche, einem aktiven Gebiet und einem das aktive Gebiet auf der Hauptfläche in einer Draufsicht umgebenden Abschlussgebiet und einem Driftgebiet mit einem ersten Leitfähigkeitstyp, das in einer Draufsicht in Kontakt mit der Hauptfläche steht, (b) Bilden eines Body-Gebiets mit einem vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp und eines ersten Halbleitergebiets, das sich unterhalb des Body-Gebiets befindet und den zweiten Leitfähigkeitstyp aufweist, im Halbleitersubstrat, das von einer ersten Maskenschicht mit einer ersten Öffnung freigelassen ist, die dem aktiven Gebiet entspricht und auf der Hauptfläche ausgebildet ist, unter Verwendung der ersten Maskenschicht, (c) Bilden mehrerer zweiter Halbleitergebiete mit dem zweiten Leitfähigkeitstyp im Body-Gebiet unter Verwendung einer zweiten Maskenschicht, die auf der Hauptfläche ausgebildet ist und mehrere zweite Öffnungen aufweist, (d) Bilden eines dritten Halbleitergebiets mit dem ersten Leitfähigkeitstyp zwischen den mehreren zweiten Halbleitergebieten im Body-Gebiet, (e) Bilden einer Rille, die sich von der Hauptfläche zur rückseitigen Fläche erstreckt und durch das dritte Halbleitergebiet und das Body-Gebiet läuft, ohne durch das erste Halbleitergebiet zu laufen, und (f) Bilden einer Gate-Elektrode in der Rille mit einem dazwischen angeordneten Gate-Isolierfilm.
  11. Verfahren nach Anspruch 10, wobei die Rille bei (e) das erste Halbleitergebiet erreicht.
  12. Verfahren nach Anspruch 10, welches ferner aufweist: (g) Bilden eines vierten Halbleitergebiets mit dem zweiten Leitfähigkeitstyp im Abschlussgebiet in einer Draufsicht, wobei das vierte Halbleitergebiet das Body-Gebiet kontinuierlich umgibt.
  13. Verfahren nach Anspruch 10, wobei (b) ferner (b1) aufweist, wobei ein fünftes Halbleitergebiet mit dem ersten Leitfähigkeitstyp zwischen dem Body-Gebiet und dem ersten Halbleitergebiet unter Verwendung der ersten Maskenschicht gebildet wird.
  14. Verfahren nach Anspruch 13, wobei (c) ferner (c1) aufweist, wobei mehrere sechste Halbleitergebiete mit dem zweiten Leitfähigkeitstyp gebildet werden und das Body-Gebiet und das erste Halbleitergebiet unter Verwendung der zweiten Maskenschicht verbunden werden.
  15. Verfahren nach Anspruch 13, wobei (b) ferner (b2) aufweist, wobei ein siebtes Halbleitergebiet mit dem ersten Leitfähigkeitstyp unter Verwendung der ersten Maskenschicht unterhalb des ersten Halbleitergebiets gebildet wird.
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