JP2022175621A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の性能を向上する。【解決手段】炭化珪素パワー半導体装置１０は、シリコンよりもバンドギャップの大きな半導体材料を主成分として含む。そして、炭化珪素パワー半導体装置１０は、複数のトレンチＴＲ１と、複数のトレンチＴＲ１の底部を覆う複数のガード領域２１と、複数のガード領域２１と接するＪＦＥＴ領域１６を備える。ここで、炭化珪素パワー半導体装置１０は、複数のユニットセルＣＬを有する。このとき、複数のユニットセルＣＬのそれぞれは、ｘ方向に並ぶ複数のトレンチＴＲ１と、ｘ方向と交差するｙ方向に並ぶ複数のトレンチＴＲ１を含む。そして、平面視において、ｘ方向に並ぶトレンチＴＲ１とｙ方向に並ぶトレンチＴＲ１は、複数のガード領域２１のうちの単一のガード領域２１に内包されている。【選択図】図６

Description

本発明は、半導体装置に関し、例えば、シリコンよりもバンドギャップの大きな半導体材料を主成分とする半導体基板に形成された電界効果トランジスタを含む半導体装置に適用して有効な技術に関する。

特開２０１５－７２９９９号公報（特許文献１）には、炭化珪素からなるｎ型基板と、ｎ型基板上に形成されたドリフト層と、ドリフト層上に形成されたストライプ状の複数のトレンチと、複数のトレンチのそれぞれ内に絶縁膜を介して形成されたゲート電極と、ドリフト層上に形成され、かつ、ドリフト層よりも不純物濃度の高いｎ型電流分散層とを有する半導体装置に関する技術が記載されている。この技術では、トレンチの底部がｐ型ボトム層で覆われている。

特開２０２１－１２９３４号公報（特許文献２）には、上述した特許文献１に記載されている構造をベースとして、チャネルを縦方向とすることによりセルピッチの縮小化を図るとともに、トレンチの底部がｐ型ボトム層で覆われている構造が記載されている。

特開２０１５－７２９９９号公報 特開２０２１－１２９３４号公報

パワー半導体装置には、例えば、高耐圧の他に低オン抵抗や低スイッチング損失であることが要求される。ここで、パワー半導体装置の現在の主流は、シリコンを主成分とする半導体基板に形成された電界効果トランジスタであるが、このパワー半導体装置は、理論的な性能限界に近づいている。

この点に関し、シリコンよりもバンドギャップの大きな半導体材料を主成分とする半導体基板に形成された電界効果トランジスタを含む半導体装置（以下では、ワイドバンドギャップパワー半導体装置と呼ぶ）が注目されている。

なぜなら、バンドギャップが大きいということは、高い絶縁破壊強度を有していることを意味するから高耐圧を実現しやすくなるからである。

そして、半導体材料自体が高い絶縁破壊強度を有していると、耐圧を保持するドリフト層を薄くしても耐圧を確保できることから、例えば、ドリフト層を薄くするとともに、不純物濃度を高くすることにより、パワー半導体装置のオン抵抗を低減することができる。

すなわち、ワイドバンドギャップパワー半導体装置は、互いにトレードオフの関係にある耐圧の向上とオン抵抗の低減とを両立できる点で優れている。このような利点を有するワイドバンドギャップパワー半導体素子においては、さらなる性能向上を図ることが望まれており、特に、オン抵抗の低減を図る観点からの工夫が望まれている。

なお、「主成分」とは、最も多く含まれている成分のことをいい、不純物やその他の成分を含有していることを許容する意図で使用している。シリコンよりもバンドギャップの大きな半導体材料とは、例えば、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）またはダイヤモンドなどを挙げることができる。

一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を主成分として含む。そして、半導体装置は、複数のトレンチと、複数のトレンチの底部を覆う複数のガード領域と、複数のガード領域と接するＪＦＥＴ領域を備える。ここで、半導体装置は、複数のユニットセルを有する。このとき、複数のユニットセルのそれぞれは、第１方向に並ぶ複数の第１トレンチと、第１方向と交差する第２方向に並ぶ複数の第２トレンチを含む。そして、平面視において、複数の第１トレンチと複数の第２トレンチは、複数のガード領域のうちの単一のガード領域に内包されている。

一実施の形態によれば、半導体装置の性能を向上することができる。

関連技術における炭化珪素パワー半導体装置を示す平面図である。 図１のＡ－Ａ線で切断した断面図である。 実施の形態における炭化珪素パワー半導体装置を示す平面図である。 図３のＡ－Ａ線で切断した断面図である。 （ａ）は、図１に示す関連技術におけるストライプ形状のトレンチを２つ並べて示す模式図であり、（ｂ）は、図３に示す実施の形態における２次元アレイ状に配置された複数のトレンチを模式的に示す図である。 （ａ）は、関連技術を示す図２のＢ－Ｂ線でスライスした平面図の一部であり、（ｂ）は、実施の形態を示す図４のＢ－Ｂ線でスライスした平面図を単位として２枚左右に並べて示す平面図である。 ＪＦＥＴ領域の長さとＪＦＥＴ領域の抵抗値との関係を示すグラフである。 変形例１における炭化珪素パワー半導体装置を示す平面図である。 変形例２における炭化珪素パワー半導体装置を示す平面図である。 変形例３における炭化珪素パワー半導体装置を示す平面図である。 変形例４における炭化珪素パワー半導体装置を示す平面図である。 変形例５におけるユニットセルを示す平面図である。 変形例６におけるユニットセルを示す平面図である。 （ａ）は、ユニットセルを並べる第１構成図であり、（ｂ）は、ユニットセルを並べる第２構成図である。 炭化珪素パワー半導体装置の製造方法を説明するフローチャートである。 炭化珪素パワー半導体装置の製造工程を示す断面図である。 図１６に続く炭化珪素パワー半導体装置の製造工程を示す断面図である。 図１７に続く炭化珪素パワー半導体装置の製造工程を示す断面図である。 図１８に続く炭化珪素パワー半導体装置の製造工程を示す断面図である。

実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

本実施の形態における技術的思想は、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に関する技術的思想である。シリコンよりもバンドギャップの大きな半導体材料としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）に代表される化合物半導体を挙げることができる。ただし、本実施の形態における技術的思想は、これらに限らず、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に幅広く適用することができる。

以下では、特に、ワイドバンドギャップパワー半導体装置として、炭化珪素を使用したワイドバンドギャップパワー半導体装置を例に挙げて説明する。

炭化珪素は、シリコンと比較して絶縁破壊電界強度が約１桁大きいことから、耐圧を確保するためのドリフト層を約１／１０に薄くし、かつ、不純物濃度を約１００倍高くすることによって、オン抵抗（素子抵抗）を理論上３桁以上低減することができる。また、シリコンよりもバンドギャップが約３倍大きいことから高温動作も可能であり、炭化珪素を使用したワイドバンドギャップパワー半導体装置（以下では、炭化珪素パワー半導体装置と呼ぶ）は、シリコンパワー半導体装置を超える性能が得られるとして期待されている。

炭化珪素は、シリコンに比べて、バンドギャップが大きく、かつ、絶縁破壊電界強度が高いが、その分絶縁膜にかかる電界強度が問題となる。したがって、炭化珪素パワー半導体装置のデバイス設計においては、絶縁膜にかかる電界強度を充分に考慮する必要がある。特に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなゲート絶縁膜を有するデバイス構造においては、ゲート絶縁膜にかかる電界強度が高くなると、ゲート絶縁膜においてリーク電流が発生する結果、ゲート絶縁膜の寿命低下やゲート絶縁膜の絶縁破壊などに起因するデバイス動作不良が引き起こされる。

したがって、ゲート絶縁膜の製造プロセスの工夫などによってゲート絶縁膜の耐圧を向上させる技術やゲート絶縁膜にかかる電界強度を緩和する技術が重要となってくる。特に、ＭＯＳＦＥＴやＩＧＢＴで一般的なトレンチゲート構造では、トレンチの底部に電界集中が生じやすい。この点に関し、トレンチの底部における電界集中を緩和するために、トレンチの底部をｐ型半導体層で覆うことが有効であり、以下に示す関連技術がある。

＜関連技術の説明＞
本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。

図１は、関連技術における炭化珪素パワー半導体装置１００を示す平面図である。

図１に示すように、炭化珪素パワー半導体装置１００は、複数のトレンチＴＲを有する。複数のトレンチＴＲは、ｘ方向に並ぶ複数の列に配置されている。そして、複数の列のそれぞれには、ｘ方向に延在するストライプ形状のトレンチＴＲがｙ方向に沿って複数配置されている。そして、複数のトレンチＴＲのそれぞれには、ゲート絶縁膜１０１を介してゲート電極１０２が埋め込まれている。

図２は、図１のＡ－Ａ線で切断した断面図である。

図２に示すように、炭化珪素パワー半導体装置１００は、例えば、窒素（Ｎ）やリン（Ｐ）などのドナー（ｎ型不純物）を導入した炭化珪素からなる基板１０３を有している。この基板１０３の裏面には、例えば、ニッケル（Ｎｉ）やアルミニウム（Ａｌ）などの金属材料からなるドレイン電極１０４が形成されている。一方、基板１０３上には、ｎ型不純物を導入した炭化珪素からなるエピタキシャル層１０５が形成されている。このエピタキシャル層１０５は、ドリフト層とも呼ばれる。

そして、エピタキシャル層１０５の表面は、ｎ型半導体領域であるソース領域１０６が形成され、このソース領域１０６と接するようにｐ型半導体領域からなるボディ領域１０７が形成されている。ボディ領域１０７を構成するｐ型半導体領域は、炭化珪素にアクセプタ（ｐ型不純物）であるアルミニウムやボロンを導入することにより形成されている。このボディ領域１０７は、ｐ型半導体領域であるガード領域１０８と接続されている。

次に、ソース領域１０６およびボディ領域１０７を貫通してガード領域１０８に達するように複数のトレンチＴＲが形成されている。したがって、これらの複数のトレンチＴＲのそれぞれの底部は、ボディ領域１０７と電気的に接続されたガード領域１０８で覆われることになる。そして、複数のトレンチＴＲのそれぞれの内部には、ゲート絶縁膜１０１を介してゲート電極１０２が埋め込まれている。このゲート電極１０２は、例えば、ポリシリコン膜から形成されている。続いて、ゲート電極１０２を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜１０９が形成されており、この層間絶縁膜１０９上にソース電極１１０が形成されている。このソース電極１１０は、ソース領域１０６と電気的に接続されているとともに、ボディ領域１０７とも電気的に接続されている。

このようにして、関連技術における炭化珪素パワー半導体装置１００が構成されている。この炭化珪素パワー半導体装置１００によれば、ボディ領域１０７と電気的に接続されているガード領域１０８によってトレンチＴＲの底部が覆われているため、トレンチＴＲの角部において顕在化する電界集中を抑制できる利点が得られる。

なぜなら、例えば、ボディ領域１０７は、グランド電位（０Ｖ）が供給されるソース電極１１０と電気的に接続されており、このボディ領域１０７は、ガード領域１０８と電気的に接続されている。したがって、ガード領域１０８には、グランド電位が印加されることになる。このことは、ガード領域１０８で覆われているトレンチＴＲの底部に高電圧が印加されないことを意味する。この結果、トレンチＴＲの底部の角部に高電位に起因する電界集中が生じることを抑制できる。このようにして、関連技術によれば、トレンチＴＲの内壁に形成されているゲート絶縁膜１０１にかかる電界強度を緩和できる結果、ゲート絶縁膜１０１の絶縁破壊に起因するデバイス動作不良を抑制できる。

ここで、炭化珪素パワー半導体装置１００のさらなる性能向上を図ることが検討されている。具体的に、図２において、互いに隣り合うトレンチＴＲの間のトレンチ間隔Ｌ１をシュリンクすることにより、炭化珪素パワー半導体装置１００のオン抵抗の低減を図ることが検討されている。ところが、図２に示すように、トレンチ間隔Ｌ１をシュリンクするということは、必然的に、ＪＦＥＴ長Ｌ２も短くなることを意味する。

このＪＦＥＴ長Ｌ２が短くなるということは、ドレイン電極１０４→基板１０３→エピタキシャル層１０５→ＪＦＥＴ領域（ＪＦＥＴ長Ｌ２の領域）→チャネル（ボディ領域１０７に形成された反転層）→ソース領域１０６→ソース電極１１０の経路で流れる電流が流れにくくなることを意味する。言い換えれば、ＪＦＥＴ長Ｌ２が短くなるということは、炭化珪素パワー半導体装置１００のオン抵抗が高くなることを意味する。

すなわち、関連技術では、炭化珪素パワー半導体装置１００のオン抵抗を低減するために、互いに隣り合うトレンチＴＲの間のトレンチ間隔Ｌ１をシュリンクすると、ＪＦＥＴ長Ｌ２も短くなる結果、オン抵抗の低減効果が限定的になる。したがって、関連技術には、オン抵抗を充分に低減する観点から改善の余地が存在する。

そこで、本実施の形態では、関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

＜炭化珪素パワー半導体装置の構成＞
図３は、本実施の形態における炭化珪素パワー半導体装置１０を示す平面図である。

図３において、炭化珪素パワー半導体装置１０は、複数のトレンチＴＲ１を有する。これらの複数のトレンチＴＲ１は、ｘ方向の並ぶ複数の列に配置されており、複数の列のそれぞれにおいて、複数のトレンチＴＲ１は、ｘ方向およびｙ方向のそれぞれに並ぶように配置されている。すなわち、複数のトレンチＴＲ１は、複数の列のそれぞれにおいて、２次元アレイ状（行列状）に配置されている。言い換えれば、複数のトレンチＴＲ１は、複数の列のそれぞれにおいて、ドッド状に配置されている。そして、複数のトレンチＴＲ１のそれぞれには、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。

なお、例えば、図３に示すように、ｘ方向に並ぶ複数のトレンチＴＲ１のうちの１つのトレンチＴＲ１と、ｙ方向に並ぶ複数のトレンチＴＲ１のうちの１つのトレンチＴＲ１は、共通するトレンチＴＲ１であるように配置することができる。

炭化珪素パワー半導体装置１０では、トレンチＴＲ１の４つの側面がチャネルとして機能することから、ゲート幅を大きくすることができる。この結果、低いオン抵抗でチャネル電流を流すことができる利点が得られる。

図４は、図３のＡ－Ａ線で切断した断面図である。

図４に示すように、炭化珪素パワー半導体装置１０は、例えば、窒素（Ｎ）やリン（Ｐ）などのドナー（ｎ型不純物）を導入した炭化珪素からなる基板１３を有している。この基板１３の裏面には、例えば、ニッケル（Ｎｉ）やアルミニウム（Ａｌ）などの金属材料からなるドレイン電極１４が形成されている。一方、基板１３上には、ｎ型不純物を導入した炭化珪素からなるエピタキシャル層１５が形成されている。

そして、エピタキシャル層１５の表面は、ｎ型半導体領域であるソース領域１８が形成され、このソース領域１８と接するようにｐ型半導体領域からなるボディ領域１９が形成されている。ボディ領域１９を構成するｐ型半導体領域は、炭化珪素にアクセプタ（ｐ型不純物）であるアルミニウムやボロンを導入することにより形成されている。このボディ領域１９は、ｐ型半導体領域である接続領域２０を介して、ｐ型半導体領域であるガード領域２１と接続されている。また、接続領域２０上には、接続領域２０と電気的に接続される電位固定領域２２が形成されている。

次に、ボディ領域１９の下には、ｎ型半導体領域である電流拡散領域１７が形成されており、この電流拡散領域１７とエピタキシャル層１５とに挟まれた領域（図２の点線で挟まれた領域）には、ｎ型半導体領域であるＪＦＥＴ領域１６が形成されている。

続いて、ソース領域１８、ボディ領域１９および電流拡散領域１７を貫通してガード領域２１に達するように複数のトレンチＴＲ１が形成されている。したがって、これらの複数のトレンチＴＲ１のそれぞれの底部は、ボディ領域１９と電気的に接続されたガード領域２１で覆われることになる。そして、複数のトレンチＴＲのそれぞれの内部には、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。このゲート電極１２は、例えば、ポリシリコン膜から形成されている。続いて、ゲート電極１２を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜２３が形成されており、この層間絶縁膜２３上にソース電極２４が形成されている。このソース電極２４は、ソース領域１８と電気的に接続されているとともに、電位固定領域２２とも電気的に接続されている。

このようにして、炭化珪素パワー半導体装置１０が構成されている。

以下では、それぞれの半導体領域の相対的な不純物濃度について説明する。

以下の説明では、「ｎ型」の表記に「^－」または「^＋」などが付されているが、これらは、相対的な不純物濃度を表記した符号である。例えば、ｎ型の場合、「ｎ－」、「ｎ」、「ｎ＋」および「ｎ＋＋」の順番でｎ型不純物の不純物濃度が高いことを意味する。また、「ｐ型」の表記についても、「ｎ型」の場合と同様である。
（１）「エピタキシャル層１５」→「ｎ^－型半導体領域」
（２）「ＪＦＥＴ領域１６」→「ｎ^－型半導体領域～ｎ^＋型半導体領域」
（３）「電流拡散領域１７」→「ｎ^＋型半導体領域」
（４）「ソース領域１８」→「ｎ^＋＋型半導体領域」
（５）「ボディ領域１９」→「ｐ型半導体領域」
（６）「接続領域２０」→「ｐ型半導体領域」
（７）「ガード領域２１」→「ｐ型半導体領域」
（８）「電位固定領域２２」→「ｐ^＋＋型半導体領域」
次に、それぞれの半導体領域の主な機能について説明する。

ソース領域１８は、ソース電極２４と電気的に接続され、ソース領域１８とソース電極２４との接触をオーミック接触とするとともにオン抵抗を低減するため、ｎ^＋＋型半導体領域から構成されている。ボディ領域１９は、トレンチＴＲ１に埋め込まれているゲート電極１２にしきい値以上のゲート電圧が印加された場合、トレンチＴＲ１の側面と接触する領域に反転層であるチャネルを形成するための半導体領域である。

接続領域２０は、ボディ領域１９とガード領域２１とを電気的に接続する領域であり、この接続領域２０は、電位固定領域２２と電気的に接続されている。電位固定領域２２は、図４には示されていないが、ソース領域１８とともにソース電極２４と電気的に接続されており、ソース電極２４と電位固定領域２２との接触をオーミック接触とするために、不純物濃度の高いｐ^＋＋型半導体領域から構成されている。これにより、電位固定領域２２、ボディ領域１９、接続領域２０およびガード領域２１は、互いに電気的に接続されることになり、ソース電極２４から供給されるグランド電位（０Ｖ）が印加される。

電流拡散領域１７は、オン電流が流れる半導体領域であり、オン抵抗を低減するため、エピタキシャル層１５よりも不純物濃度の高いｎ^＋型半導体領域から構成される。ＪＦＥＴ領域１６は、互いに隣り合う一対のガード領域２１に挟まれた領域に形成され、炭化珪素パワー半導体装置１０がオフした際、ガード領域２１に０Ｖが印加されている一方、ＪＦＥＴ領域１６に正電圧が印加されて、ガード領域２１とＪＦＥＴ領域１６とに逆バイアス電圧が印加される。この結果、ＪＦＥＴ領域１６全体に空乏層が延びて、ＪＦＥＴ領域１６全体が空乏化することにより、リーク電流を遮断することができるとともに耐圧を確保することができる。また、エピタキシャル層１５は、炭化珪素パワー半導体装置１０がオフした際、エピタキシャル層１５の内部に空乏層が延びて耐圧を確保する機能を有する。

＜炭化珪素パワー半導体装置の動作＞
本実施の形態における炭化珪素パワー半導体装置１０は、上記のように構成されており、以下に、その動作について説明する。

まず、オン動作について説明する。炭化珪素パワー半導体装置１０をオン動作させる際、ソース電極２４にグランド電位（０Ｖ）が印加されているとともに、ドレイン電極１４に正電圧（数百Ｖ）が印加された状態で、トレンチＴＲ１に埋め込まれたゲート電極１２にしきい値以上のゲート電圧を印加する。すると、トレンチＴＲ１の４つの側面に接するボディ領域１９に反転層からなるチャネルが形成される。この結果、ドレイン電極１４→基板１３→エピタキシャル層１５→ＪＦＥＴ領域１６→電流拡散領域１７→チャネル→ソース領域１８→ソース電極２４の経路でオン電流が流れる。

このとき、トレンチＴＲ１の底部は、グランド電位が供給されているガード領域２１で覆われていることから、トレンチＴＲ１の底部にある角部での電界集中の発生が抑制される。これにより、トレンチＴＲ１の角部に形成されているゲート絶縁膜１１の絶縁破壊に起因するデバイス動作不良を抑制することができる。

続いて、オフ動作について説明する。炭化珪素パワー半導体装置１０をオフ動作させる際、ソース電極２４にグランド電位（０Ｖ）が印加されているとともに、ドレイン電極１４に正電圧（数百Ｖ）が印加された状態で、トレンチＴＲ１に埋め込まれたゲート電極１２にしきい値よりも小さいゲート電圧を印加する。すると、トレンチＴＲ１の４つの側面に形成されていた反転層からなるチャネルが消滅する。この結果、オン電流が遮断される。

ここで、オフ動作の際、エピタキシャル層１５、ＪＦＥＴ領域１６および電流拡散領域１７にわたって空乏層が延びる結果、耐圧を確保することができる。言い換えれば、ドレイン電極１４とソース電極２４との電位差とオフ時のサージ電圧とが加わっても、炭化珪素パワー半導体装置１０は破壊されない。さらに、一対のガード領域２１に挟まれたＪＦＥＴ領域１６が完全空乏化することから、リーク電流の発生を効果的に抑制できる。

＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。

本実施の形態における特徴点は、炭化珪素パワー半導体装置１０のオン抵抗を低減する工夫点にあり、以下に示す第１特徴点と第２特徴点を有している。具体的に、第１特徴点の根底にある技術的思想は、ゲート電極のゲート幅を大きくすることを通じてオン抵抗を低減するという思想である。一方、第２特徴点の根底にある技術的思想は、互いに隣り合うトレンチ間の間隔をシュリンクしても、ＪＦＥＴ領域の面積低減を抑制する工夫を通じてオン抵抗の低減効果を高めるという思想である。以下に、具体的に説明する。

本実施の形態における第１特徴点は、例えば、図１と図３を比較するとわかるように、ストライプ形状のトレンチＴＲ（図１参照）に替えて、２次元アレイ状（ドット状）に配置されたトレンチＴＲ１（図３参照）を採用する点にある。これにより、トレンチをシュリンクした場合に、ゲート電極のゲート幅を大きくすることができる結果、炭化珪素パワー半導体装置のオン抵抗を低減すことができる。

図５は、２次元アレイ状に配置されたトレンチＴＲ１を採用することにより、トレンチＴＲ１に埋め込まれたゲート電極のゲート幅を大きくできることを説明する図である。

図５（ａ）は、図１に示す関連技術におけるストライプ形状のトレンチＴＲを２つ並べて示す模式図である。図５（ａ）において、トレンチＴＲのｘ方向のトレンチ幅を「Ｌｈ」とし、トレンチＴＲのｙ方向のトレンチ幅を「Ｌｖ」として、２つのトレンチＴＲの間のトレンチ間隔を「Ｌｓ」とする。この場合、トレンチＴＲの４側面がチャネルとなることを考慮すると、ゲート幅Ｗは、以下の数式１で表される。
ゲート幅Ｗ＝ｎ×２（Ｌｈ＋Ｌｖ）・・・（数式１）
ここで、ｎはトレンチＴＲの本数である。

続いて、図５（ｂ）は、図３に示す本実施の形態における２次元アレイ状に配置された複数のトレンチＴＲ１を模式的に示す図である。図５（ｂ）において、トレンチＴＲ１の４側面がチャネルとなることを考慮すると、ゲート幅Ｗは、以下の数式２で表される。
ゲート幅Ｗ＝２ｎ×２｛（Ｌｈ－Ｌｓ）／２＋Ｌｖ｝
＝ｎ×２（Ｌｈ＋Ｌｖ）＋ｎ×２（Ｌｖ－Ｌｓ）・・・（数式２）

上述した数式１と数式２からわかるように、Ｌｖ＞Ｌｓが成立している場合は、本実施の形態におけるトレンチＴＲ１のほうが、関連技術におけるトレンチＴＲよりもゲート幅Ｗが大きくなる。ここで、Ｌｖ＞Ｌｓが成立している場合とは、オン抵抗を低減するために、トレンチ間隔をシュリンクする場合に成立すると考えられる。このことから、トレンチ間隔をシュリンクする場合、本実施の形態におけるトレンチＴＲ１によれば、関連技術におけるトレンチＴＲよりもゲート幅Ｗを大きくすることができる。

したがって、本実施の形態における第１特徴点によれば、ゲート幅Ｗを大きくすることができる結果、チャネル抵抗が低減されることを通じて、炭化珪素パワー半導体装置１０のオン抵抗を低減することができることがわかる。

次に、本実施の形態における第２特徴点について説明する。

図６（ａ）は、関連技術を示す図２のＢ－Ｂ線でスライスした平面図の一部である。

図６（ａ）に示すように、互いに隣り合う列に配列されたトレンチＴＲの間隔をシュリンクして炭化珪素パワー半導体装置１００のオン抵抗を低減しようとする場合、必然的に、ドットを付したＪＦＥＴ領域のＪＦＥＴ長Ｌ２の長さも短くなる。

この結果、図６（ａ）に示す関連技術では、互いに隣り合う列に配列されたトレンチＴＲの間隔をシュリンクしても、ＪＦＥＴ長Ｌ２が短くなってオン電流が通りにくくなることから、オン抵抗の低減効果は限定的となってしまう。

これに対し、図６（ｂ）は、本実施の形態を示す図４のＢ－Ｂ線でスライスした平面図を単位として２枚左右に並べて示す平面図である。

図６（ｂ）に示すように、本実施の形態では、１つの列に複数のユニットセルＣＬが配置されている。具体的には、図６（ｂ）に示すように、左側の列には、ユニットセルＣＬ１とユニットセルＣＬ２とユニットセルＣＬ３とがｙ方向に配置されている。同様に、右側の列には、ユニットセルＣＬ４とユニットセルＣＬ５とユニットセルＣＬ６とがｙ方向に配置されている。ここで、本実施の形態でいう「ユニットセル」とは、例えば、ユニットセルＣＬ１に着目すると、ｘ方向に並ぶ複数のトレンチＴＲ１と、ｙ方向に並ぶ複数のトレンチＴＲ１とを含むことを前提として、平面視において、ｘ方向に並ぶ複数のトレンチＴＲ１とｙ方向に並ぶ複数のトレンチＴＲ１は、複数のガード領域２１のうちの単一のガード領域２１Ａに内包されている構成をいう。同様に、「ユニットセル」とは、例えば、ユニットセルＣＬ２～ユニットセルＣＬ３に着目すると、ｘ方向に並ぶ複数のトレンチＴＲ１と、ｙ方向に並ぶ複数のトレンチＴＲ１とを含むことを前提として、平面視において、ｘ方向に並ぶ複数のトレンチＴＲ１とｙ方向に並ぶ複数のトレンチＴＲ１は、複数のガード領域２１のうちの単一のガード領域（２１Ｂ、２１Ｃ）に内包されている構成をいう。

例えば、図６（ｂ）において、ユニットセルＣＬ１は、ｘ方向に並ぶ３つのトレンチＴＲ１×ｙ方向に並ぶ３つのトレンチＴＲ１＝合計９つのトレンチＴＲ１を含み、これらの９つのトレンチＴＲ１が単一のガード領域２１Ａに内包されている。

そして、左側の列に配置されている３つのユニットセルＣＬ１～ＣＬ３は、接続領域２０で接続されている。同様に、右側の列に配置されている３つのユニットセルＣＬ４～ＣＬ６は、接続領域２０で接続されている。

ここで、ユニットセルＣＬ（ユニットセルＣＬ１～ＣＬ６）は、平面視において、少なくとも互いに交差する第１辺Ｓ１と第２辺Ｓ２を有する平面形状から構成され、第１辺Ｓ１および第２辺Ｓ２は、ともにＪＦＥＴ領域１６と接している。これにより、図６（ｂ）に示す炭化珪素パワー半導体装置１０では、ＪＦＥＴ領域１６に領域ＲＡが含まれることになる。すなわち、炭化珪素パワー半導体装置１０では、例えば、互いに隣り合うユニットセルＣＬの間に挟まれた領域ＲＡにＪＦＥＴ領域１６が形成される。

このように、本実施の形態における第２特徴点は、例えば、図６（ｂ）に示すように、互いに隣り合うユニットセルＣＬに挟まれた領域ＲＡにもＪＦＥＴ領域１６の一部を形成している点にある。これにより、図６（ｂ）において、左側の列と右側の列との間の間隔をシュリンクする結果、必然的に、ＪＦＥＴ長Ｌ２が短くなったとしても、領域ＲＡに形成されているＪＦＥＴ領域１６にシュリンクの影響は及ばない。このことから、ＪＦＥＴ領域１６の面積低減が抑制される。このことは、ＪＦＥＴ長Ｌ２を短くしても、ＪＦＥＴ領域１６における抵抗が高くなることを抑制できることを意味する。したがって、本実施の形態における第２特徴点によれば、炭化珪素パワー半導体装置１０のオン抵抗の低減効果を高めることができる。

図７は、ＪＦＥＴ領域の長さとＪＦＥＴ領域の抵抗値との関係を示すグラフである。

図７に示すように、関連技術では、ＪＦＥＴ領域の長さが短くなると、ＪＦＥＴ領域の抵抗値が急激に増大する結果、炭化珪素パワー半導体装置におけるトレンチ間隔のシュリンクによるオン抵抗の低減効果は限定的となる。

これに対して、本実施の形態では、ＪＦＥＴ領域の長さが短くなっても、ユニットセル間にＪＦＥＴ領域の一部が形成されており、このＪＦＥＴ領域の面積はＪＦＥＴ領域の長さ短くすることによる影響を受けない。

このことから、本実施の形態によれば、ＪＦＥＴ領域の長さを短くしても、一定のＪＦＥＴ領域の面積が確保されるため、ＪＦＥＴ領域の抵抗値の急激な増加が抑制される。したがって、本実施の形態によれば、炭化珪素パワー半導体装置のオン抵抗の低減効果を大きくすることができる。

以上のことから、炭化珪素パワー半導体装置１０によれば、上述した第１特徴点と第２特徴点との相乗効果によって、関連技術よりもオン抵抗の低減を図ることができる。ただし、本実施の形態では、必ずしも上述した第１特徴点と第２特徴点の両方を備えている必要はなく、第１特徴点と第２特徴点のいずれか一方を備える構成であっても、炭化珪素パワー半導体装置１０のオン抵抗を低減できる効果が得られる。

また、図６（ｂ）では、ｘ方向とy方向が直交するような例を示したが、ｘ方向とy方向は交差していればよい。すなわち、ｘ方向とy方向のなす角が０度より大きく１８０度より小さければよい。なお、トレンチＴＲ１の形状は、説明を簡単にするため矩形形状としたが、例えば六角形や円形としても構わない。ただし、ｘ方向とy方向とが直交し、かつ、トレンチＴＲ１の形状が矩形形状である構成は、デバイス設計上、簡易的である。

＜変形例１＞
図８は、本変形例１における炭化珪素パワー半導体装置１０Ａを示す平面図である。

図８において、複数のユニットセルＣＬのそれぞれは、３つのトレンチＴＲ１を有し、３つのトレンチＴＲ１のうちｘ方向に２つのトレンチＴＲ１が並んで配置されているとともに、ｙ方向に２つのトレンチＴＲ１が並んで配置されている。そして、本変形例１においても、隣り合うユニットセルＣＬの間にＪＦＥＴ領域１６が形成されている。

このように構成されている炭化珪素パワー半導体装置１０Ａにおいても、上述した第１特徴点と第２特徴点とが具現化されている結果、オン抵抗を低減できる。

＜変形例２＞
図９は、本変形例２における炭化珪素パワー半導体装置１０Ｂを示す平面図である。

図９において、複数のユニットセルＣＬのそれぞれは、ｘ方向に長辺を有する長方形形状（第１平面形状）からなるトレンチＴＲ２と、長方形形状とは異なる正方形形状（第２平面形状）からなる複数のトレンチＴＲ２とを有している。そして、例えば、複数のユニットセルＣＬのうちのユニットセルＣＬ１に着目した場合、平面視において、トレンチＴＲ１と複数のトレンチＴＲ２は、複数のガード領域２１のうちの単一のガード領域２１Ａに内包されている。このとき、複数のトレンチＴＲ２は、ｘ方向に並んで配置されている。さらに、本変形例２においても、隣り合うユニットセルＣＬの間にＪＦＥＴ領域１６が形成されている。このように構成されている炭化珪素パワー半導体装置１０Ｂにおいても、上述した第１特徴点と第２特徴点とが具現化されている結果、オン抵抗を低減できる。

＜変形例３＞
図１０は、本変形例３における炭化珪素パワー半導体装置１０Ｃを示す平面図である。

図１０において、複数のユニットセルＣＬのそれぞれは、図８に示す変形例１と同様に、３つのトレンチＴＲ１を有している一方、例えば、図８に示すガード領域２１Ａ（２１Ｂ、２１Ｃ）が、ガード領域２１Ａ１（２１Ｂ１、２１Ｃ１）とガード領域２１Ａ２（２１Ｂ２、２１Ｃ２）とに分割されている。そして、本変形例３では、ユニットセルＣＬ１ＢとユニットセルＣＬ２Ａとの間およびユニットセルＣＬ２ＢとユニットセルＣＬ３Ａとの間だけでなく、ガード領域２１Ａ１（２１Ｂ１、２１Ｃ１）とガード領域２１Ａ２（２１Ｂ２、２１Ｃ２）との間にも、ＪＦＥＴ領域１６が形成されている。

すなわち、本変形例３では、ＪＦＥＴ長Ｌ２を短くしても、面積が低減しない領域を増加させることができることから、ＪＦＥＴ領域１６の抵抗値の急激な増加が抑制される。したがって、本変形例３によれば、炭化珪素パワー半導体装置１０Ｃのオン抵抗の低減効果を大きくすることができる。

＜変形例４＞
図１１は、本変形例４における炭化珪素パワー半導体装置１０Ｄを示す平面図である。

図１１において、複数のユニットセルＣＬのそれぞれは、ｘ方向に並んで配置される「ｎ個」のトレンチＴＲ１×ｙ方向に並んで配置される「ｍ個」のトレンチＴＲ１＝合計「ｎ×ｍ個」のトレンチＴＲ１を有している。これらのトレンチＴＲ１は、ガード領域２１に内包されている。そして、本変形例４における炭化珪素パワー半導体装置１０Ｄは、接続領域２０と接続されているユニットセルＣＬの個数が「ｋ個」となっている。

ここで、「ｎ」、「ｍ」および「ｋ」は自然数であり、「ｎ」、「ｍ」および「ｋ」を適宜決定することにより、ユニットセルＣＬのそれぞれに含まれるトレンチＴＲ１の個数および隣り合うユニットセルＣＬに挟まれるＪＦＥＴ領域１６の面積を調整することができる。つまり、本変形例４によれば、ユニットセルＣＬのそれぞれに含まれるトレンチＴＲ１の個数に基づいて、ゲート幅の大きさを調整することができるとともに、接続領域２０に接続されるユニットセルＣＬの個数に基づいて、ＪＦＥＴ長Ｌ２を短くしても面積が低減しない領域の大きさを調整することができる。このように本変形例４によれば、（ｎ、ｍ、ｋ）の組み合わせによって、上述した第１特徴点によるオン抵抗の低減効果および上述した第２特徴点によるオン抵抗の低減効果をバランス調整することができる。

＜変形例５＞
図１２は、本変形例５におけるユニットセルＵＣＬ１を示す平面図である。

図１２において、ユニットセルＵＣＬ１は、平面視において矩形形状から構成されている。そして、ユニットセルＵＣＬ１は、ＪＦＥＴ領域１６の一部を構成するＪＦＥＴ領域１６Ｕと、ガード領域２１の一部を構成するガード領域２１Ｕと、ガード領域２１Ｕと電気的に接続された接続領域２０Ｕを有している。さらに、ユニットセルＵＣＬ１は、接続領域２０Ｕ上に形成され、かつ、接続領域２０Ｕと平面的に重なる電位固定領域２２Ｕを有している。このように構成されているユニットセルＵＣＬ１において、図１２に示すように、ＪＦＥＴ領域１６Ｕが矩形形状の中央部に配置されている一方、電位固定領域２２Ｕが矩形形状の外周を囲む外周部に配置されている。この結果、ユニットセルＵＣＬ１の構成によれば、電位固定領域２２Ｕの面積を大きくすることができるため、グランド電位の電位固定性が高い構造を実現することができる。

＜変形例６＞
図１３は、本変形例６におけるユニットセルＵＣＬ２を示す平面図である。

図１３において、ユニットセルＵＣＬ２は、平面視において矩形形状から構成されている。そして、ユニットセルＵＣＬ２は、ＪＦＥＴ領域１６の一部を構成するＪＦＥＴ領域１６Ｕと、ガード領域２１の一部を構成するガード領域２１Ｕと、ガード領域２１Ｕと電気的に接続された接続領域２０Ｕを有している。さらに、ユニットセルＵＣＬ２は、接続領域２０Ｕ上に形成され、かつ、接続領域２０Ｕと平面的に重なる電位固定領域２２Ｕを有している。このように構成されているユニットセルＵＣＬ２において、図１３に示すように、電位固定領域２２Ｕが矩形形状の中央部に配置されている一方、ＪＦＥＴ領域１６Ｕが矩形形状の外周を囲む外周部に配置されている。この結果、ユニットセルＵＣＬ２の構成によれば、ＪＦＥＴ領域１６Ｕの面積を大きくすることができるため、ＪＦＥＴ領域１６Ｕの抵抗低減およびＪＦＥＴ領域１６Ｕにおける抵抗設計の自由度を向上できる。

＜変形例７＞
本変形例７では、複数のユニットセルＵＣＬ２の並べ方に関する構成について説明する。

図１４（ａ）は、複数のユニットセルＵＣＬ２を並べる第１構成を示す平面図であり、図１４（ｂ）は、複数のユニットセルＵＣＬ２を並べる第２構成を示す平面図である。

図１４（ａ）では、複数のユニットセルＵＣＬ２が第１列と第２列に配置されており、第１列に配置されたユニットセルＵＣＬ２の角部と第２列に配置されたユニットセルＵＣＬ２の角部は互いに一致している。この図１４（ａ）に示す配置構成の場合、領域Ｒ１においてＪＦＥＴ領域１６Ｕに加わる電界強度が高くなる。

これに対し、図１４（ｂ）では、複数のユニットセルＵＣＬ２が第１列と第２列に配置されており、第１列に配置されたユニットセルＵＣＬ２の角部と第２列に配置されたユニットセルＵＣＬ２の角部は列方向（ｙ方向）にずれている。この結果、図１４（ｂ）に示す配置構成では、図１４（ａ）に示す配置構成に比べて、領域Ｒ２においてＪＦＥＴ領域１６Ｕに加わる電界強度を緩和することができる。

したがって、ユニットセルＵＣＬ２の角部においてＪＦＥＴ領域１６Ｕにかかる電界強度を緩和する観点からは、図１４（ａ）に示す配置構成よりも図１４（ｂ）に示す配置構成を採用することが望ましい。

＜炭化珪素パワー半導体装置の製造方法＞
次に、本実施の形態における炭化珪素パワー半導体装置の製造方法を説明する。

図１５は、炭化珪素パワー半導体装置の製造方法を説明するフローチャートである。

＜＜半導体基板の準備工程（Ｓ１０１）＞＞
まず、ｎ型の炭化珪素からなる基板を準備する。この基板としては、昇華法を使用して作製された基板や、溶液法を使用して作製された基板や、ガス成長法を使用して作製された基板を挙げることができる。さらには、既にエピタキシャル層を積層形成した基板を使用してもよい。この基板は、後述するエピタキシャル層を成長させる前に化学的機械研磨法（ＣＭＰ法：Chemical Mechanical Polishing）を実施してもよい。

基板に導入されているｎ型不純物の濃度は、例えば、１×１０^１８／ｃｍ^３以上１×１０２１／ｃｍ^３以下とすることができる。そして、基板の結晶型は、４Ｈ－ＳｉＣや６Ｈや３Ｃのいずれでもよい。また、基板の上面は、Ｓｉ面でもＣ面でもよく、さらには、その他の面方位でもよい。なお、基板としては、オフ角を有する基板を使用することが望ましいが、オフ角の存在しないジャスト基板を使用してもよい。

＜＜エピタキシャル層の成長工程（Ｓ１０２）＞＞
キャリアガスにＨ_２ガスを使用して、ＳｉＨ_４ガスとＣ_３Ｈ_８ガスを１５００℃以上の温度で加熱するエピタキシャル成長法を使用することにより、基板上にエピタキシャル層を形成する。具体的に、図１６には、基板１３上に形成されたエピタキシャル層１５が図示されている。ここで、エピタキシャル層１５の不純物濃度や膜厚は作製する炭化珪素パワー半導体装置によって異なるが、例えば、不純物濃度は１×１０^１４／ｃｍ^３以上１×１０^１８／ｃｍ^３以下とすることが多く、膜厚は数μｍ以上数十μｍ以下とすることが多い。なお、エピタキシャル層１５を形成する前に高濃度のバッファ層を形成してもよい。バッファ層の不純物濃度は、例えば、１×１０^１８／ｃｍ^３程度である。

＜＜イオン注入領域の形成工程（Ｓ１０３）＞＞
以下に説明するイオン注入領域の極性は、ｐ型とｎ型とを反転させてもよい。ｐ型の注入イオンとしては、アルミニウムやボロンを挙げることができる。一方、ｎ型の注入イオンは、窒素やリンを挙げることができる。

例えば、図１７に示すように、上述したエピタキシャル層１５にｐ型半導体領域であるボディ領域１９、電位固定領域２２、接続領域２０およびガード領域２１をイオン注入法で形成するとともに、ｎ型半導体領域であるソース領域１８、電流拡散領域１７およびＪＦＥＴ領域１６をイオン注入法で形成するこのとき、ボディ領域１９は、ｐ型のエピタキシャル成長法で形成してもよい。

図１７に示すように、ソース領域１８と電位固定領域２２は、エピタキシャル層１５の表面に形成される。ボディ領域１９は、ソース領域１８と接しており、ソース領域１８よりも深い箇所に形成される。さらに、ボディ領域１９は、電位固定領域２２および接続領域２０と電気的に接続されている。また、電流拡散領域１７は、ボディ領域１９と接しており、ボディ領域１９よりも深い箇所に形成される。

ガード領域２１は、電流拡散領域１７と接しており、電流拡散領域１７よりも深い箇所に形成される。そして、ガード領域２１は、接続領域２０を介して、電位固定領域２２と電気的に接続されている。ＪＦＥＴ領域１６は、電流拡散領域１７とエピタキシャル層１５とを繋ぐ領域であり、互いに隣り合う一対のガード領域２１に挟まれる領域である。このＪＦＥＴ領域１６は、低抵抗化のためにイオン注入を行ってもよい。

なお、本明細書では、炭化珪素パワー半導体装置が動作する最小限の構成を示していることから、例えば、ターミネーション領域などの機能を付加する構造を作製してもよいし、裏面コンタクトの導電性を上げるために裏面に窒素等のイオンを注入してもよい。

イオン注入工程を実施した後、基板１３およびエピタキシャル層１５の周囲に不純物活性化アニールのキャップ材である炭素膜を堆積させる。そして、例えば、１６００℃以上１８００℃以下の温度ｐで不純物活性化アニールを実施する。その後、キャップ材である炭素膜を酸素プラズマアッシングにより除去する。この工程の後、さらに清浄な表面を得るために、熱酸化膜を形成した後、希釈フッ酸溶液を使用して除去してもよい。

＜＜トレンチの形成工程（Ｓ１０４）＞＞
続いて、図１８に示すように、ソース領域１８とボディ領域１９と電流拡散領域１７を貫通してガード領域２１に底部が達するトレンチＴＲ１を形成する。このトレンチＴＲ１は、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより形成することができる。このとき、トレンチＴＲ１を形成するパターニングの際に使用されるマスクを工夫することによって、例えば、平面視において図３に示すレイアウトのトレンチＴＲ１が形成される。なお、エッチングした表面を清浄化するために、熱酸化膜を形成した後に希釈フッ酸溶液で除去する処理を実施してもよい。

＜＜ゲート絶縁膜の形成工程（Ｓ１０５）＞＞
次に、例えば、図１９に示すように、ＣＶＤ法（Chemical Vapor Deposition）を使用することにより、トレンチＴＲ１の内壁にゲート絶縁膜１１を形成する。例えば、ゲート絶縁膜１１は、厚さ１０ｎｍ以上１００ｎｍ以下の堆積酸化膜から構成される。なお、ゲート絶縁膜１１は炭化珪素（ＳｉＣ）からなる基板を熱酸化することにより形成してもよい。この後、ゲート絶縁膜１１と基板との界面の改質のために「ＰＯＡ処理」や「ＰＤＡ処理」を行ってもよい。

＜＜ゲート電極の形成工程（Ｓ１０６）＞＞
続いて、図１９に示すように、ＣＶＤ法を使用することにより、厚さ１００ｎｍ以上３００ｎｍ以下のｎ型多結晶シリコン膜からなるゲート電極１２が形成される。このゲート電極１２は、トレンチＴＲ１の内部に埋め込まれるように形成される。

＜＜電極の形成工程（Ｓ１０７）＞＞
次に、例えば、図４に示すように、ゲート電極１２を覆うように層間絶縁膜２３を形成する。その後、ソース領域１８と電位固定領域２２とコンタクトを取るために、レジスト膜をマスクとして層間絶縁膜２３をエッチングすることによりコンタクトホールを形成する。そして、シリサイド用金属膜を堆積させた後、例えば、７００℃以上１０００℃以下のアニール処理を行うことによってシリサイド化を行い、ソース領域１８と電位固定領域２２に共通する共通コンタクトを形成する。

続いて、ゲート電極１２とコンタクトを取るために、層間絶縁膜２３をエッチングすることにより、ゲート電極用コンタクトホールを形成した後、このゲート電極用コンタクトホールに導体膜を埋め込むことにより、ゲート電極用コンタクトを形成する。

次に、ソース領域１８および電位固定領域２２と電気的に接続されるソース電極２４を形成する。そして、基板１３の裏面にドレイン電極１４を形成する。

以上のようにして、炭化珪素パワー半導体装置１０を製造することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１６ ＪＦＥＴ領域
１６Ｕ ＪＦＥＴ領域
２１ ガード領域
２１Ａ ガード領域
２１Ｂ ガード領域
２１Ｃ ガード領域
２１Ｕ ガード領域
２２ 電位固定領域
２２Ｕ 電位固定領域
ＣＬ ユニットセル
ＣＬ１ ユニットセル
ＣＬ２ ユニットセル
ＣＬ３ ユニットセル
ＣＬ４ ユニットセル
ＣＬ５ ユニットセル
ＣＬ６ ユニットセル
Ｓ１ 第１辺
Ｓ２ 第２辺
ＴＲ１ トレンチ
ＴＲ２ トレンチ
ＵＣＬ１ ユニットセル
ＵＣＬ２ ユニットセル

Claims (12)

1. シリコンよりもバンドギャップの大きな半導体材料を主成分として含み、
   複数のトレンチと、
   前記複数のトレンチの底部を覆う複数のガード領域と、
   前記複数のガード領域と接するＪＦＥＴ領域と、
   を備える、半導体装置であって、
   前記半導体装置は、複数のユニットセルを有し、
   前記複数のユニットセルのそれぞれは、
   第１方向に並ぶ複数の第１トレンチと、
   前記第１方向と交差する第２方向に並ぶ複数の第２トレンチと、
   を含み、
   平面視において、前記複数の第１トレンチと前記複数の第２トレンチは、前記複数のガード領域のうちの単一のガード領域に内包されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の第１トレンチのうちの１つの第１トレンチと、前記複数の第２トレンチのうちの１つの第２トレンチは、共通するトレンチである、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１方向と前記第２方向は直交する、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記複数のユニットセルのそれぞれは、平面視において、少なくとも互いに交差する第１辺と第２辺を有する平面形状から構成され、
   前記第１辺および前記第２辺は、ともに前記ＪＦＥＴ領域と接する、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記複数の第１トレンチと前記複数の第２トレンチは、平面視において、アレイ状に配置されている、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記複数のユニットセルのそれぞれは、平面視において、矩形形状から構成され、
   前記複数のユニットセルのそれぞれは、
   前記ＪＦＥＴ領域の一部を構成する第１ＪＦＥＴ領域と、
   前記複数のガード領域の一部を構成する第１ガード領域と、
   前記第１ガード領域と電気的に接続された第１電位固定領域と、
   を含む、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１ＪＦＥＴ領域は、平面視において、前記矩形形状の中央部に配置され、
   前記第１電位固定領域は、平面視において、前記矩形形状の外周部に配置されている、半導体装置。
8. 請求項６に記載の半導体装置において、
   前記第１電位固定領域は、平面視において、前記矩形形状の中央部に配置され、
   前記第１ＪＦＥＴ領域は、平面視において、前記矩形形状の外周部に配置されている、半導体装置。
9. 請求項６に記載の半導体装置において、
   前記複数のユニットセルは、平面視において、
   第１列に配置された複数の第１ユニットセルと、
   第２列に配置された複数の第２ユニットセルと、
   を含み、
   前記複数の第１ユニットセルのそれぞれの角部と前記複数の第２ユニットセルのそれぞれの角部は互いに列方向にずれている、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記半導体材料は、炭化珪素である、半導体装置。
11. シリコンよりもバンドギャップの大きな半導体材料を主成分として含み、
    複数のトレンチと、
    前記複数のトレンチの底部を覆う複数のガード領域と、
    前記複数のガード領域と接するＪＦＥＴ領域と、
    を備える、半導体装置であって、
    前記半導体装置は、複数のユニットセルを有し、
    前記複数のユニットセルのそれぞれは、
    第１平面形状の第１トレンチと、
    前記第１平面形状とは異なる第２平面形状の複数の第２トレンチと、
    を含み、
    平面視において、前記第１トレンチと前記複数の第２トレンチは、前記複数のガード領域のうちの単一のガード領域に内包されている、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記第１平面形状は、第１方向に長辺を有する長方形形状であり、
    前記第２平面形状は、正方形形状であり、
    前記複数の第２トレンチは、前記第１方向に並んで配置されている、半導体装置。

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