DE112013006308B4 - Siliziumcarbid - halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

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Abstract

Siliciumcarbid-Halbleitervorrichtung, welche Folgendes aufweist:ein Substrat (101) eines ersten Leitfähigkeitstyps aus Siliciumcarbid mit einer ersten Hauptfläche und einer der ersten Hauptfläche entgegengesetzten zweiten Hauptfläche,eine Driftschicht (102) des ersten Leitfähigkeitstyps aus Siliciumcarbid, die auf der ersten Hauptfläche des Substrats (101) angeordnet ist,eine Bodyschicht (105) eines zweiten Leitfähigkeitstyps, die auf der Driftschicht (102) angeordnet ist, wobei der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp verschieden ist,ein Source-Gebiet (106) des ersten Leitfähigkeitstyps, das in Kontakt mit der Bodyschicht (105) steht,einen Graben, der durch die Bodyschicht (105) in die Driftschicht (102) hinein ausgebildet ist,einen Gate-Isolierfilm (110), welcher eine Innenwand des Grabens bedeckt,eine Gate-Elektrode, die über den Gate-Isolierfilm (110) in Kontakt mit der Bodyschicht (105) steht,ein Drain-Gebiet (103) des ersten Leitfähigkeitstyps, das auf der zweiten Hauptfläche des Substrats (101) angeordnet ist,ein erstes Halbleitergebiet (109) des ersten Leitfähigkeitstyps, das in Kontakt mit dem Graben in der Driftschicht (102) steht und das eine höhere Konzentration implantierter Störstellen aufweist als die Driftschicht (102), undein zweites Halbleitergebiet (108) des zweiten Leitfähigkeitstyps, das in Kontakt mit dem ersten Halbleitergebiet (109) steht und breiter ist als das erste Halbleitergebiet (108),dadurch gekennzeichnet, dass das zweite Halbleitergebiet (108) um 0,05 bis 1 µm breiter ist als das erste Halbleitergebiet (109).

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Siliciumcarbid-Halbleitervorrichtung und eine Technik zu ihrer Herstellung, insbesondere einen mit einem Graben versehenen Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET).
  • Technischer Hintergrund
  • Mit Gräben versehene MISFET, die Siliciumcarbid (SiC) verwenden, weisen eine hohe SiC-Durchbruchfeldstärke auf, wodurch während der Sperrzeit ein hohes elektrisches Feld im Gate-Isolierfilm am Bodenabschnitt des Grabens erzeugt wird, welches dazu neigt, den Gate-Isolierfilm zu zerstören.
  • Mit Gräben versehene MISFET erfordern demgemäß das Verringern des während der Sperrzeit an den Gate-Isolierfilm am Bodenabschnitt des Grabens angelegten elektrischen Felds. US6180958B1 (Patentliteratur 1) adressiert dieses Problem durch Vorschlagen einer Technik, welche das elektrische Feld mit einer unmittelbar unterhalb des Gate-Isolierfilms am unteren Abschnitt des Grabens angeordneten p-leitenden Schicht abschwächt. Wenn die p-leitende Schicht unmittelbar unterhalb des Gate-Isolierfilms am unteren Abschnitt des Grabens angeordnet wird, wird die Spannungsfestigkeit am Übergang zwischen der p-leitenden Schicht und einer n-leitenden Schicht einer Driftschicht im unteren Abschnitt des Gate-Isolierfilms aufrechterhalten und bleibt der Gate-Isolierfilm zuverlässig. Mit Gräben versehene MISFET weisen auch verglichen mit DMIS-(doppelt diffundierter Metall-Isolator-Halbleiter)-FET eine hohe Gate-Drain-Kapazität (Rückkopplungskapazität) auf. Eine erhöhte Rückkopplungskapazität ist nicht wünschenswert, weil sie die Schaltrate verringert und einen als Durchbruch bezeichneten Fehler hervorruft. Die Rückkopplungskapazität kann durch Bilden einer p-leitenden Schicht am unteren Abschnitt des Grabens wie in Patentliteratur 1 verringert werden.
  • Das Bilden einer p-leitenden Schicht am unteren Abschnitt des Grabens ist demgemäß wirksam, um das an den Gate-Isolierfilm angelegte elektrische Feld abzuschwächen und die Rückkopplungskapazität zu verringern.
  • Allerdings behindert eine am unteren Abschnitt des Grabens angeordnete p-leitende Schicht wie in Patentliteratur 1 den Fluss von Ladungsträgern vom Kanal zur Drain-Elektrode während der Durchschaltzeit und erhöht den Durchlasswiderstand. Das japanische Patent JP 4 577 355 B2 (Patentliteratur 2) versucht, den Kompromiss zwischen der Zuverlässigkeit des Gate-Isolierfilms und dem Durchlasswiderstand mit einer Struktur aufzuheben, welche die Erhöhung des Durchlasswiderstands mit einer bogenförmigen p-leitenden Schicht, die im mittleren Abschnitt näher zum unteren Abschnitt des Grabens ist und am Randabschnitt weiter entfernt vom Graben ist, unterdrückt.
  • JP2009-260 064 A (Patentliteratur 3) offenbart das Anordnen einer p-leitenden Schicht unterhalb des Grabens in einer Weise, die es ermöglicht, dass die p-leitende Schicht den unteren Abschnitt des Grabens teilweise kreuzt. Das an den Gate-Isolierfilm angelegte elektrische Sperrzeitfeld wird durch die p-leitende Schicht abgeschwächt, welche Abschnitte des unteren Abschnitts des Grabens kreuzt.
  • Zitatliste
  • Patentliteratur
    • Patentliteratur 1: US6180958B1
    • Patentliteratur 2: japanisches Patent JP 4 577 355 B2
    • Patentliteratur 3: JP2009-260 064 A
  • Kurzfassung der Erfindung
  • Technisches Problem
  • Die für das Überwinden des charakteristischen Kompromissproblems, das bei mit Gräben versehenen MISFET auftritt, vorgeschlagenen Verfahren sind mit verschiedenen technischen Problemen verbunden, wie nachfolgend dargelegt wird.
  • Die im japanischen Patent JP 4577355 B2 (Patentliteratur 2) und in JP 2009-260064 A (Patentliteratur 3) beschriebenen Strukturen erfordern schon an sich die Epitaxietechnik und weisen hohe Verarbeitungskosten und eine geringe Zuverlässigkeit infolge von Epitaxiefehlern auf.
  • Die Positionsbeziehung mit der p-leitenden Schicht wird auch wichtig, wenn eine n-Schicht angeordnet wird. Die n-Schicht bewirkt, wenn sie teilweise allein vorhanden ist oder breiter ist als die p-leitende Schicht, dass ein Kanaldurchschlag auftritt und dass die Spannungsfestigkeit verringert wird. Aus der WO 2012/108165 A1 ist eine Siliciumcarbid-Halbleitervorrichtung nach dem Oberbegriff der unabhängigen Ansprüche 1 und 3 bekannt. Weitere gattungsgemäße Halbleitervorrichtungen sind aus den Dokumenten JP2007 158 275 A und US 2008 / 0 014 702 A1 bekannt.
  • Eine Aufgabe der Erfindung besteht darin, eine mit einem Graben versehene MISFET-Struktur bereitzustellen, mit der das an den Gate-Isolierfilm angelegte elektrische Sperrzeitfeld abgeschwächt werden kann, um eine ausreichende Spannungsfestigkeit bereitzustellen, während der Durchlasswiderstand während der Durchschaltzeit ausreichend verringert wird.
  • Lösung des Problems
  • Die Aufgabe wird gelöst durch eine Siliciumcarbid-Halbleitervorrichtung mit den Merkmalen des unabhängigen Anspruchs 1 und durch ein Verfahren mit den Merkmalen des unabhängigen Anspruchs 7. Nachfolgend wird ein repräsentatives Beispiel der hier offenbarten Erfindung gegeben.
  • Eine Siliciumcarbid-Halbleitervorrichtung weist Folgendes auf:
    • ein Substrat eines ersten Leitfähigkeitstyps aus Siliciumcarbid mit einer ersten Hauptfläche und einer der ersten Hauptfläche entgegengesetzten zweiten Hauptfläche,
    • eine Driftschicht des ersten Leitfähigkeitstyps aus Siliciumcarbid, die auf der ersten Hauptfläche angeordnet ist,
    • eine Bodyschicht eines zweiten Leitfähigkeitstyps, die auf der Driftschicht angeordnet ist, wobei der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp verschieden ist,
    • ein Source-Gebiet des ersten Leitfähigkeitstyps, das in Kontakt mit der Bodyschicht steht,
    • einen Graben, der durch die Bodyschicht in die Driftschicht hinein ausgebildet ist,
    • einen Gate-Isolierfilm, der auf einer Innenwand des Grabens angeordnet ist,
    • eine Gate-Elektrode, die über den Gate-Isolierfilm in Kontakt mit der Bodyschicht steht,
    • ein Drain-Gebiet des ersten Leitfähigkeitstyps, das auf der zweiten Hauptfläche des Substrats angeordnet ist,
    • eine Widerstandsrelaxationsschicht, die in Kontakt mit dem Graben in der Driftschicht steht, und
    • eine Feldrelaxationsschicht, die in Kontakt mit einem Teil eines Bodenabschnitts der Widerstandsrelaxationsschicht steht und breiter ist als die Widerstandsrelaxationsschicht.
  • Vorteilhafte Wirkungen der Erfindung
  • Die Erfindung kann eine mit einem Graben versehene MISFET-Struktur bereitstellen, womit das an den Gate-Isolierfilm angelegte elektrische Sperrzeitfeld abgeschwächt werden kann, um eine ausreichende Spannungsfestigkeit bereitzustellen, während der Durchlasswiderstand während der Durchschaltzeit ausreichend verringert wird.
  • Kurzbeschreibung der Zeichnung
  • Es zeigen:
    • 1 eine Draufsicht eines relevanten Abschnitts einer Siliciumcarbid-Halbleitervorrichtung, die aus mehreren SiC-Leistungs-MISFET gebildet ist, gemäß einer ersten Ausführungsform,
    • 2 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform,
    • 3 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, worin ein Schritt zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform erklärt wird,
    • 4 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 3 folgenden Herstellungsschritt zeigt,
    • 5 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 4 folgenden Herstellungsschritt zeigt,
    • 6 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 5 folgenden Herstellungsschritt zeigt,
    • 7 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 6 folgenden Herstellungsschritt zeigt,
    • 8 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 7 folgenden Herstellungsschritt zeigt,
    • 9 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 8 folgenden Herstellungsschritt zeigt,
    • 10 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 9 folgenden Herstellungsschritt zeigt,
    • 11 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 10 folgenden Herstellungsschritt zeigt,
    • 12 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 11 folgenden Herstellungsschritt zeigt,
    • 13 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 12 folgenden Herstellungsschritt zeigt,
    • 14 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 13 folgenden Herstellungsschritt zeigt,
    • 15 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 14 folgenden Herstellungsschritt zeigt,
    • 16 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 15 folgenden Herstellungsschritt zeigt,
    • 17 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 16 folgenden Herstellungsschritt zeigt,
    • 18 eine Schnittansicht, welche einen relevanten Abschnitt einer Variation der SiC-Leistungs-MISFET gemäß der ersten Ausführungsform erklärt,
    • 19 eine Schnittansicht eines relevanten Abschnitts einer Siliciumcarbid-Halbleitervorrichtung, welche einen Schritt zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform erklärt,
    • 20 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 19 folgenden Herstellungsschritt zeigt,
    • 21 eine Schnittansicht eines relevanten Abschnitts einer Siliciumcarbid-Halbleitervorrichtung, welche einen Schritt zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform erklärt, und
    • 22 eine Schnittansicht eines relevanten Abschnitts der Siliciumcarbid-Halbleitervorrichtung, welche einen 21 folgenden Herstellungsschritt zeigt.
  • Beschreibung von Ausführungsformen
  • Ausführungsformen werden nachstehend dargelegt.
  • Erste Ausführungsform
  • Siliciumcarbid-Halbleitervorrichtung
  • Die Struktur der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform wird nachstehend mit Bezug auf die 1 und 2 beschrieben. 1 ist eine Draufsicht eines relevanten Abschnitts eines Halbleiterchips mit der aus mehreren SiC-Leistungs-MISFET gebildeten Siliciumcarbid-Halbleitervorrichtung. 2 ist eine Schnittansicht eines relevanten Abschnitts der SiC-Leistungs-MISFET. Die SiC-Leistungs-MISFET, welche die Siliciumcarbid-Halbleitervorrichtung bilden, sind MISFET einer mit Graben versehenen Struktur.
  • Wie in den 1 und 2 dargestellt ist, besteht ein Halbleiterchip 1, auf dem die Siliciumcarbid-Halbleitervorrichtung montiert ist, aus einem aktiven Gebiet (Vorrichtungsbildungsgebiet) 2, worin mehrere n-Kanal-SiC-Leistungs-MISFET parallel geschaltet sind, und einem Randbildungsgebiet, welches das aktive Gebiet in der Draufsicht umgibt. Das Randbildungsgebiet besteht aus mehreren p-leitenden schwebenden feldbegrenzten Ringen („Floating Field Limited Rings“ - FLR) 3, die in der Draufsicht um das aktive Gebiet 2 gebildet sind, und einem n-leitenden Kanalstopper (Verarmungsschicht-Hemmschicht) 4, der in der Draufsicht um die mehreren p-leitenden FLR 3 herum ausgebildet ist.
  • Komponenten in der Art der Gate-Elektroden, des n+leitenden Source-Gebiets und des Kanalgebiets der SiC-Leistungs-MISFET sind auf der Vorderflächenseite des aktiven Gebiets eines n-leitenden Siliciumcarbid-(SiC)-Epitaxiesubstrats (nachstehend „SiC-Epitaxiesubstrat“) ausgebildet, und das n+-leitende Drain-Gebiet der SiC-Leistungs-MISFET ist auf der Rückflächenseite des SiC-Epitaxiesubstrats ausgebildet.
  • Weil die mehreren p-leitenden FLR 3 um das aktive Gebiet 2 herum gebildet sind, wird der Abschnitt des maximalen elektrischen Felds sequenziell während der Sperrzeit zu den äußeren FLR 3 hin übertragen, wodurch die Siliciumcarbid-Halbleitervorrichtung spannungsbeständiger wird. 1 zeigt drei FLR 3, dies ist jedoch lediglich ein Beispiel, und die Anzahl der Ringe ist nicht auf drei beschränkt. Der n-leitende Kanalstopper 4 dient dazu, die SiC-Leistungs-MISFET vor einem Leckstrom im aktiven Gebiet 2 zu schützen.
  • Die Gate-Elektroden der SiC-Leistungs-MISFET, die im aktiven Gebiet 2 gebildet sind, sind in der Draufsicht in einem Streifenmuster verbunden. Die Gate-Elektroden aller SiC-Leistungs-MISFET sind mit Extraktionsdrähten (Gate-Busleitung), die einzeln mit dem Streifenmuster verbunden sind, elektrisch mit einer Gate-Drahtelektrode 5 verbunden.
  • Die Gate-Elektroden, die als in einem Streifenmuster gebildet beschrieben werden, sind nicht darauf beschränkt, und sie können auch in einem Kastenmuster oder einem Polygonmuster gebildet werden.
  • Die Source-Gebiete der SiC-Leistungs-MISFET sind durch Öffnungen 6, welche durch einen Zwischenschicht-Isolierfilm 112 ausgebildet sind, welcher die SiC-Leistungs-MISFET bedeckt, elektrisch mit einer Source-Drahtelektrode 7 verbunden. Die Gate-Drahtelektrode 5 und die Source-Drahtelektrode 7 sind voneinander getrennt, und die Source-Drahtelektrode 7 ist über im Wesentlichen der gesamten Oberfläche des aktiven Gebiets 2 mit Ausnahme des Gebiets gebildet, in dem die Gate-Drahtelektrode 5 gebildet ist. Ein auf der Rückflächenseite des n-leitenden SiC-Epitaxiesubstrats gebildetes n+-leitendes Drain-Gebiet 116 ist elektrisch mit einer über der gesamten Rückfläche des n-leitenden SiC-Epitaxiesubstrats gebildeten Drain-Drahtelektrode 117 verbunden.
  • Nachfolgend wird die Struktur beschrieben, wobei sich hauptsächlich auf die Querschnittsstruktur konzentriert wird.
  • Eine n--leitende Driftschicht 102 aus Siliciumcarbid (SiC), die eine niedrigere Störstellenkonzentration aufweist als ein n-leitendes SiC-Substrat 101, ist auf der Oberfläche des n-leitenden SiC-Substrats (Substrats) 101 aus Siliciumcarbid (SiC) gebildet, und eine p+-leitende Drain-Schicht 103 aus Siliciumcarbid (SiC), die eine höhere Störstellenkonzentration aufweist als das n-leitende SiC-Substrat 101, ist auf der Rückfläche des SiC-Substrats (Substrats) 101 ausgebildet. Die n--leitende Driftschicht 102 hat eine Dicke von 5 bis 50 µm.
  • Eine p-leitende Bodyschicht 105 ist innerhalb der n-leitenden Driftschicht 102 in einer vorgegebenen Tiefe von der Oberfläche der n--leitenden Driftschicht 102 ausgebildet. Ein n+-leitendes Source-Gebiet 106 ist innerhalb der p-leitenden Bodyschicht 105 in einer vorgegebenen Tiefe von der Oberfläche der n--leitenden Driftschicht 102 ausgebildet.
  • Die p-leitende Bodyschicht 105 befindet sich in einer Tiefe von 0,5 bis 2,0 µm von der Oberfläche der Driftschicht 102. Das n+-leitende Source-Gebiet 106 befindet sich in einer Tiefe von 0,1 bis 0,4 µm von der Oberfläche der Driftschicht 102.
  • Ein Graben ist durch das n+-leitende Source-Gebiet 106 und die p-leitende Bodyschicht 105 von der Oberfläche der n--leitenden Driftschicht 102 gebildet. Der Graben ist 0,55 bis 3,0 µm tief und damit tiefer als die p-leitende Bodyschicht 105.
  • Die n-leitende Widerstandsrelaxationsschicht 109 ist so ausgebildet, dass sie den unteren Abschnitt des durch die p-leitende Bodyschicht 105 gebildeten Grabens bedeckt. Die Widerstandsrelaxationsschicht 109, welche den Graben bedeckt, ist vom Graben 0,05 bis 0,5 um tief.
  • Am unteren Abschnitt der Widerstandsrelaxationsschicht 109 ist eine p-leitende Feldrelaxationsschicht 108 ausgebildet, die breiter ist als die Widerstandsrelaxationsschicht 109. Die Feldrelaxationsschicht 108 ist 0,05 bis 1 um breiter als die Widerstandsrelaxationsschicht 109. Die Feldrelaxationsschicht 108 ist von der Widerstandsrelaxationsschicht 109 0,2 bis 0,5 um tief.
  • Eine p+-leitende Potentialfixierschicht 107, welche das Potential der p-leitenden Bodyschicht 105 fixiert, ist innerhalb der p-leitenden Bodyschicht 105 über einer vorgegebenen Tiefe von der Oberfläche der n--leitenden Driftschicht 102 ausgebildet. Die p+-leitende Potentialfixierschicht 107 ist von der Oberfläche der Driftschicht 102 0,05 bis 0,2 µm tief. Die hier verwendeten Bezeichnungen „-“ und „+“ repräsentieren die relativen Störstellenkonzentrationen für den n-- und den p--Leitfähigkeitstyp. Die Störstellenkonzentration für den n-Typ wird in dieser Reihenfolge von „n-“, „n“ und „n+“ höher.
  • Der bevorzugte Störstellenkonzentrationsbereich ist 1 × 1018 bis 1 × 1021 cm-3 für das n+-leitende SiC-Substrat 101, 1 × 1014 bis 1 × 1017 cm-3 für die n--leitende Driftschicht 102 und 1 × 1016 bis 1 × 1019 cm-3 für die p-leitende Bodyschicht 105. Der bevorzugte Störstellenkonzentrationsbereich für das n+-leitende Source-Gebiet 106 ist 1 × 1017 bis 1 × 1021 cm-3. Der bevorzugte Störstellenkonzentrationsbereich für die n-leitende Widerstandsrelaxationsschicht 109 ist 1 × 1015 bis 1 × 1018 cm-3, und der bevorzugte Störstellenkonzentrationsbereich für die p-leitende Feldrelaxationsschicht 108 ist 1 × 1016 bis 1 × 1019 cm-3. Der bevorzugte Störstellenkonzentrationsbereich für die p+leitende Potentialfixierschicht 107 ist 1 × 1019 bis 1 × 1021 cm-3. Ein Gate-Isolierfilm 110 ist auf den Seiten- und Bodenflächen des Grabens ausgebildet. Eine Gate-Elektrode 111 ist, den Graben füllend, auf dem Gate-Isolierfilm 116 ausgebildet. Der Zwischenschicht-Isolierfilm 112 ist so ausgebildet, dass er die Gate-Elektrode 111 bedeckt. Ein Teil des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 sind an der Bodenfläche der im Zwischenschicht-Isolierfilm 112 gebildeten Öffnung freigelegt, und eine Metallsilicidschicht 113 ist auf den freigelegten Oberflächen ausgebildet. Ein Teil des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 sind durch die Metallsilicidschicht 113 elektrisch mit der Source-Drahtelektrode 114 verbunden, und das n+-leitende Drain-Gebiet 103 ist durch die Metallsilicidschicht 116 elektrisch mit der Drain-Drahtelektrode 117 verbunden. Wenngleich dies nicht dargestellt ist, ist die Gate-Elektrode 111 elektrisch mit der Gate-Drahtelektrode verbunden. Ein Source-Potential, ein Drain-Potential und ein Gate-Potential werden von außen an die Source-Drahtelektrode 114, die Drain-Drahtelektrode 117 bzw. die Gate-Drahtelektrode angelegt.
  • Nachfolgend werden die Merkmale der Konfiguration der SiC-Leistungs-MISFET gemäß der ersten Ausführungsform beschrieben.
  • Die n-leitende Widerstandsrelaxationsschicht 109 ist so ausgebildet, dass sie den durch die p-leitende Bodyschicht 105 und das n+-leitende Source-Gebiet 106 des mit einem Graben versehenen MISFETs gebildeten Graben teilweise bedeckt, und die Feldrelaxationsschicht 108 ist so ausgebildet, dass sie breiter ist als die p-leitende Widerstandsrelaxationsschicht. Mit der Feldrelaxationsschicht 108 kann das an den Gate-Isolierfilm 110 angelegte elektrische Sperrzeitfeld abgeschwächt werden und kann der Gate-Isolierfilm zuverlässig bleiben. Ein Kanaldurchschlag wird mit der Einführung der Widerstandsrelaxationsschicht 109 wahrscheinlicher. Das Auftreten eines Kanaldurchschlags wird jedoch durch die Bildung der Feldrelaxationsschicht 108 unterdrückt, die breiter ist als die Widerstandsrelaxationsschicht 109. Die Feldrelaxationsschicht 108 direkt unterhalb des Grabens hat die Möglichkeit, einen Parasitärwiderstand zu erzeugen und den Durchlasswiderstand zu erhöhen. Das Auftreten eines solchen Parasitärwiderstands infolge der Feldrelaxationsschicht 108 wird jedoch durch die zwischen der Feldrelaxationsschicht 108 und dem Grabenbodenabschnitt gebildete Widerstandsrelaxationsschicht 109 unterbunden, wobei der Bodenabschnitt und ein Teil der Seitenwand des Grabens abgedeckt sind, wie in 2 dargestellt ist. Durch derartiges Optimieren der Feldrelaxationsschicht 108 und der Widerstandsrelaxationsschicht 109 ist es möglich, einen niedrigen Durchlasswiderstand, eine hohe Spannungsfestigkeit und eine hohe Zuverlässigkeit gleichzeitig zu erfüllen.
  • Die Feldrelaxationsschicht 108 kann auch die Rückkopplungskapazität verringern und eine hohe Schaltrate und eine hohe Zuverlässigkeit für die mit Gräben versehenen MISFET erreichen.
  • Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform wird nachstehend in Schritten mit Bezug auf die 3 bis 18 beschrieben. Die 3 bis 18 sind Schnittansichten, welche relevante Abschnitte des aktiven Gebiets (Vorrichtungsbildungsgebiets) und des Randbildungsgebiets der SiC-Leistungs-MISFET der Siliciumcarbid-Halbleitervorrichtung vergrößert zeigen.
  • Zuerst wird ein n-leitendes 4H-SiC-Substrat 101 präpariert, wie in 3 dargestellt ist. Das n-leitende SiC-Substrat 101 weist darin eingebrachte n-leitende Störstellen auf. Die n-leitenden Störstellen bestehen aus Stickstoff (N). Das n-leitende SiC-Substrat 101 hat eine Si-Oberfläche und eine C-Oberfläche. Gemäß der ersten Ausführungsform repräsentiert die Oberfläche des n-leitenden SiC-Substrats 101 eine Si-Oberfläche.
  • Die n--leitende Driftschicht 102 aus Siliciumcarbid (SiC) wird dann an der Oberfläche des n-leitenden SiC-Substrats 101 durch epitaxiales Wachstum gebildet. In die n--leitende Driftschicht 102 werden n-leitende Störstellen mit einer geringeren Störstellenkonzentration als im n-leitenden SiC-Substrat 101 eingebracht. Ein SiC-Epitaxiesubstrat 104 mit dem n-leitenden SiC-Substrat 101 und der n--leitenden Driftschicht 102 wird nach diesen Schritten gebildet.
  • Danach wird das n+-leitende Drain-Gebiet 103 auf der Rückfläche des n-leitenden SiC-Substrats 101 in einer vorgegebenen Tiefe von der Rückfläche des n-leitenden SiC-Substrats 101 gebildet.
  • Eine erste Maske (Rückätzverarbeitungsmäske für das Randgebiet) wird dann an der Oberfläche der n--leitenden Driftschicht 102 gebildet, wie in 4 dargestellt ist. Die erste Maske wird mit einer Dicke von 1,0 bis 5,0 µm gebildet.
  • Nachdem die erste Maske angeordnet wurde, wird der Randabschnitt trockengeätzt, um die n--leitende Driftschicht 102 teilweise rückzuätzen. Die Rückätztiefe hängt von der Tiefe der im Vorrichtungsbildungsabschnitt gebildeten Aussparung ab, und die Rückätzung wird so gebildet, dass die p-leitende Bodyschicht 105 im Rückätzabschnitt tiefer wird als der Bodenabschnitt der Feldrelaxationsschicht 108. Die Rückätzung ist 0,6 bis 5,0 µm tief.
  • Danach wird die erste Maske entfernt und wird eine zweite Maske (eine Maske zur Bildung der Bodyschicht 105 und der FLR 3) gebildet, wie in 5 dargestellt ist. Die zweite Maske wird mit einer Dicke von 1,0 bis 2,0 µm gebildet. Diesem folgt eine Ionenimplantation von p-Störstellen und Aluminiumatomen (Al) in die n--leitende Driftschicht 102 über der zweiten Maske. Hierdurch wird die p-leitende Bodyschicht 105 im Vorrichtungsbildungsgebiet der n--leitenden Driftschicht 102 gebildet und werden die p-leitenden FLR (nachstehend „Ringe“) 3 im Randbildungsgebiet gebildet. Die p-leitende Bodyschicht 105 und die p-leitenden FLR 3 sind von der Oberfläche der Driftschicht 102 0,5 bis 2,0 µm tief. Die Störstellenkonzentrationen der p-leitenden Bodyschicht 105 und der p-leitenden Ringe 105 reichen beispielsweise von 1 × 1016 bis 1 × 1019 cm-3. Die vorliegende Ausführungsform bildet die FLR 3 im Randbildungsgebiet. Die Struktur des Randbildungsgebiets ist jedoch nicht darauf beschränkt und kann eine Sperrschichtabschlusserweiterungs-(„Junction Termination Extension“ - JTE)-Struktur sein.
  • Danach wird die zweite Maske entfernt und wird eine dritte Maske (Maske zur Bildung des Source-Gebiets 106 und des Kanalstoppers 4) gebildet, wie in 6 dargestellt ist. Die dritte Maske wird mit einer Dicke von 0,5 bis 2,0 µm gebildet. Diesem folgt eine Ionenimplantation von n-Störstellen und Stickstoffatomen (N) oder Phosphoratomen (P) in die n--leitende Driftschicht 102 über der dritten Maske, um das n+-leitende Source-Gebiet 106 im Vorrichtungsbildungsgebiet und den n+-leitenden Kanalstopper 4 im Randbildungsgebiet zu bilden. Das n+-leitende Source-Gebiet 106 und der n+-leitende Kanalstopper 4 sind von der Oberfläche der Driftschicht 102 0,1 bis 0,4 µm tief.
  • Die dritte Maske wird dann entfernt, und es wird eine vierte Maske gebildet, wie in 7 dargestellt ist. Die vierte Maske (die Maske zur Bildung der Potentialfixierschicht 107) wird mit einer Dicke von 0,5 bis 2,0 µm gebildet.
  • Diesem folgt eine Ionenimplantation von p-Störstellen und Aluminiumatomen (Al) in die n--leitende Driftschicht 102 über der vierten Maske, um die p+-leitende Potentialfixierschicht 107 zu bilden.
  • Danach wird die vierte Maske entfernt und wird eine Hartmaske (Grabenverarbeitungsmaske) gebildet, wie in 8 dargestellt ist. Zuerst wird ein Siliciumoxidfilm unter Verwendung von Plasma-CVD (Dampfphasenaufwachsverfahren) in einer Dicke von 1 bis 4,0 µm abgeschieden. Der Siliciumoxidfilm wird dann trockengeätzt, um die Hartmaske zu bilden, wobei das Resistmuster als Maske verwendet wird. Die Hartmaske gibt nur den Abschnitt frei, wo der gewünschte Graben gebildet werden muss. Die Öffnungsbreite beträgt 0,5 bis 2 µm.
  • Der Graben wird durch das n+-leitende Source-Gebiet 106 und die p-leitende Bodyschicht 105 durch Trockenätzen unter Verwendung der Hartmaske gebildet, wie in 9 dargestellt ist. Der Graben ist 0,55 bis 3,0 µm tief.
  • Nachdem die Hartmaske angeordnet wurde, werden p-Störstellen und Al oder Bor (B) in den unteren Grabenabschnitt ionenimplantiert, um die p-leitende Feldrelaxationsschicht 108 zu bilden, wie in 10 dargestellt ist. Die Feldrelaxationsschicht 108 kann an einer Position gebildet werden, die weiter von der Mitte des unteren Grabenabschnitts entfernt ist, indem diese Elemente mit hoher Energie (100 keV bis 1000 keV) implantiert werden. Durch die Implantation hochenergetischer Ionen wird auch die Störstellenverteilung verbreitert, und die Feldrelaxationsschicht 108 wird dadurch breiter als die nach der Feldrelaxationsschicht 108 gebildete Widerstandsrelaxationsschicht 109. Die Feldrelaxationsschicht 108 wird 0,05 bis 1 µm breiter als die Widerstandsrelaxationsschicht 109.
  • Nachdem die Hartmaske angeordnet wurde, werden anschließend n-Störstellen, N (Stickstoff) und P (Phosphor) schräg in den unteren Grabenabschnitt ionenimplantiert, um die n-leitende Widerstandsrelaxationsschicht 109 zu bilden, welche den unteren Grabenabschnitt bedeckt, wie in 11 dargestellt ist. Die Widerstandsrelaxationsschicht 109, welche den unteren Grabenabschnitt bedeckt, kann durch viermaliges Ausführen der schrägen Ionenimplantation mit einem Verdrehwinkel von 45, 135, 225 und 315 Grad bei einem Neigungswinkel von 0 bis 20 Grad gebildet werden. Die Ionenimplantationsenergie reicht von 5 keV bis 300 keV. Die Niederenergieimplantation ermöglicht das Bilden der Widerstandsrelaxationsschicht 109 zwischen dem unteren Grabenabschnitt und der Feldrelaxationsschicht 108. Die Widerstandsrelaxationsschicht 109 kann auch schmäler werden als die Feldrelaxationsschicht 108. Die Störstellenkonzentration der Widerstandsrelaxationsschicht 109 ist geringer als jene der Feldrelaxationsschicht 108 und beträgt gemäß der vorliegenden Ausführungsform 1/5 der Störstellenkonzentration der Feldrelaxationsschicht 108.
  • Nach dem Entfernen der Hartmaske mit Flusssäure wird ein Kohlenstoff-(C)-Film auf der Vorder- und Rückfläche des SiC-Epitaxiesubstrats 104 unter Verwendung eines Plasma-CVD-Verfahrens (nicht dargestellt) abgeschieden. Der Kohlenstofffilm (C-Film) hat eine Dicke von 0,03 µm. Nachdem die Vorder- und die Rückfläche des SiC-Epitaxiesubstrats 104 mit dem Kohlenstofffilm (C-Film) abgedeckt wurden, wird das SiC-Epitaxiesubstrat 104 2 bis 3 Minuten lang einer Wärmebehandlung bei einer Temperatur von wenigstens 1500 °C unterzogen. Dies aktiviert die durch Ionenimplantation in das SiC-Epitaxiesubstrat 104 eingebrachten Störstellen. Nach der Wärmebehandlung wird der Kohlenstofffilm (C-Film) durch eine Sauerstoffplasmabehandlung entfernt.
  • Anschließend wird, wie in 12 dargestellt ist, der Gate-Isolierfilm 110 an der Oberfläche der n--leitenden Driftschicht 102 gebildet. Der Gate-Isolierfilm 110 ist ein durch ein thermisches CVD-Verfahren gebildeter Siliciumoxid-(SiO2)-Film. Der Gate-Isolierfilm 110 hat eine Dicke von 0,05 bi 0,15 µm. Das während der Sperrzeit an den Gate-Isolierfilm 110 angelegte elektrische Feld kann abgeschwächt werden, wenn der Gate-Isolierfilm 110 ein hoch dielektrischer Film mit einer höheren relativen Dielektrizitätskonstanten als Siliciumoxid ist. Der hoch dielektrische Film kann ein hoch dielektrischer Film sein, der aus einem oder mehreren aus der Gruppe ausgewählt ist, die aus Siliciumnitrid, Siliciumoxynitrid, Hafniumoxid, Aluminiumoxid und Zirkoniumoxid besteht.
  • Danach wird ein n-leitender polykristalliner Silicium-(Si)-Film 111 auf dem Gate-Isolierfilm abgeschieden, um den Graben zu füllen. Die Dicke des n-leitenden polykristallinen Siliciumfilms 111 beträgt 0,25 bis 1,5 µm, wenngleich sie von der Öffnungsbreite des Grabens abhängt.
  • Der polykristalline Siliciumfilm 111 wird dann zur Bildung der Gate-Elektrode 111 unter Verwendung einer fünften Maske (Gate-Elektroden-Verarbeitungsmaske) trockengeätzt, wie in 13 dargestellt ist.
  • Anschließend wird, wie in 14 dargestellt ist, die fünfte Maske entfernt und wird der Zwischenschicht-Isolierfilm 112 unter Verwendung eines Plasma-CVD-Verfahrens an der Oberfläche der n--leitenden Driftschicht 102 gebildet, um die Gate-Elektrode 111 und den Gate-Isolierfilm 110 abzudecken.
  • Mit einer sechsten Maske (Kontaktverarbeitungsmaske) werden der Zwischenschicht-Isolierfilm 112 und der Gate-Isolierfilm 110 trockengeätzt, um eine Öffnung zu bilden, welche einen Teil des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 erreicht, wie in 15 dargestellt ist.
  • Anschließend wird, wie in 16 dargestellt ist, die sechste Maske entfernt und wird die Metallsilicidschicht 113 auf einem Teil des n+-leitenden Source-Gebiets 106 und auf der p+-leitenden Potentialfixierschicht 107 in den freigelegten Oberflächen an der Bodenfläche der Öffnung gebildet.
  • Wenngleich dies nicht dargestellt ist, werden ein erster Metallisierungsfilm und Nickel (Ni) zuerst durch Sputtern auf der Oberfläche der n--leitenden Driftschicht 102, um den Zwischenschicht-Isolierfilm 112 zu bedecken, und innerhalb der Öffnung (der Seitenfläche und der Bodenfläche) abgeschieden. Der erste Metallisierungsfilm wird mit einer Dicke von 0,05 µm gebildet. Diesem folgt eine Silicidierungswärmebehandlung bei 500 bis 900 °C, um eine Reaktion zwischen dem ersten Metallisierungsfilm und der n- -leitenden Driftschicht 102 an der Bodenfläche der Öffnung hervorzurufen und die Metallsilicidschicht 113 und eine Nickelsilicid-(NiSi)-Schicht auf einem Teil des n+-leitenden Source-Gebiets 106 und auf der p+-leitenden Potentialfixierschicht 107 in den freigelegten Oberflächen an der Bodenfläche der Öffnung zu bilden. Der nicht reagierte erste Metallisierungsfilm wird durch Nassätzen entfernt, wofür eine Mischung von Schwefelsäure und Peroxid verwendet wird.
  • Der Zwischenschicht-Isolierfilm 112 wird dann über der Maske trockengeätzt, um eine Öffnung zu bilden, welche die Gate-Elektrode 111 (nicht dargestellt) erreicht.
  • Danach wird, wie in 17 dargestellt ist, ein Laminat aus einem dritten Metallisierungsfilm, einem Titan-(Ti)-Film, einem Titannitrid-(TiN)-Film und einem Aluminium-(Al)-Film auf der Öffnung abgeschieden, welche den auf den Oberflächen eines Teils des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 gebildeten Metallsilicidfilm 113 erreicht. Das Laminat wird auch auf dem Zwischenschicht-Isolierfilm 112, einschließlich innerhalb der Öffnung (nicht dargestellt), welche die Gate-Elektrode 111 erreicht, abgeschieden. Der Aluminium-(Al)-Film hat eine Dicke von vorzugsweise 2,0 µm oder mehr. Der dritte Metallisierungsfilm wird dann verarbeitet, um die Source-Drahtelektrode 114, die über die Metallsilicidschicht 113 elektrisch mit einem Teil des n+leitenden Source-Gebiets 106 und mit der p+-leitenden Potentialfixierschicht 107 verbunden ist, und die Gate-Drahtelektrode (nicht dargestellt), die mit der Gate-Elektrode 111 elektrisch verbunden ist, zu bilden.
  • Ein Passivierungsfilm 115 wird dann gebildet, um die Vorrichtung zu schützen, wie in 17 dargestellt ist. Der Passivierungsfilm 115 hat eine Dicke von 2 bis 10 µm und besteht aus einem Material wie Siliciumoxid und Polyimid.
  • Anschließend wird ein zweiter Metallisierungsfilm durch Sputtern auf der Rückfläche des n+-leitenden SiC-Substrats 101 abgeschieden, wenngleich dies nicht dargestellt ist. Der zweite Metallisierungsfilm hat eine Dicke von 0,1 um.
  • Diesem folgt ein Lasertemper-Silicidierungsprozess, der, wie in 18 dargestellt ist, eine Reaktion zwischen dem zweiten Metallisierungsfilm und dem n+-leitenden SiC-Substrat 101 hervorruft und die Metallsilicidschicht 116 bildet, um das auf der Rückflächenseite des n+-leitenden SiC-Substrats 101 gebildete n+-leitende Drain-Gebiet 103 zu bedecken. Die Drain-Drahtelektrode 117 wird dann über der Metallsilicidschicht 116 gebildet. Die Drain-Drahtelektrode 117 hat eine Dicke von 0,4 µm.
  • Wie vorstehend beschrieben wurde, wird gemäß der ersten Ausführungsform die n-leitende Widerstandsrelaxationsschicht 109 gebildet, um einen Teil des durch die p-leitende Bodyschicht 105 und das n+-leitende Source-Gebiet 106 des mit einem Graben versehenen MISFETs gebildeten Grabens zu bedecken und wird die Feldrelaxationsschicht 108 gebildet, welche breiter ist als die p-leitende Widerstandsrelaxationsschicht. Dies ermöglicht es, das an den Gate-Isolierfilm 110 angelegte elektrische Sperrzeitfeld abzuschwächen und das Auftreten eines Kanaldurchschlags und eines Parasitärwiderstands zu unterdrücken, während die Zuverlässigkeit des Gate-Isolierfilms aufrechterhalten wird. Durch die Bildung der Feldrelaxationsschicht 108 kann auch die Rückkopplungskapazität verringert werden, und sie ermöglicht, dass die Schaltrate erhöht wird und dass die Zuverlässigkeit des Schaltungsbetriebs durch Verhindern von Defekten in der Art eines Durchbruchs verbessert wird.
  • Indem auf diese Weise die Feldrelaxationsschicht 108 und die Widerstandsrelaxationsschicht 109 optimiert werden, kann der mit Gräben versehene SiC-Leistungs-MISFET verwirklicht werden, der gleichzeitig eine hohe Spannungsfestigkeit, eine hohe Zuverlässigkeit und eine hohe Leistungsfähigkeit aufweist.
  • Zweite Ausführungsform
  • Die zweite Ausführungsform unterscheidet sich in der Hinsicht von der ersten Ausführungsform, dass ein SiC-Epitaxiesubstrat 121 mit einer C-Fläche verwendet wird, um selektiv die Dicke des Gate-Isolierfilms 120 im unteren Grabenabschnitt zu vergrößern.
  • Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform wird nachstehend in Schritten mit Bezug auf die 19 und 20 beschrieben. Die 19 und 20 sind Schnittansichten relevanter Abschnitte der Siliciumcarbid-Halbleitervorrichtung, welche die Schritte für die Herstellung Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform erklären.
  • Eine n--leitende Driftschicht 119 wird auf der Oberfläche eines n-leitenden SiC-Substrats 118 gebildet. Die Störstellenkonzentration beträgt 1 × 1018 bis 1 × 1021 cm-3 für das n+-leitende SiC-Substrat 119 und 1 × 1014 bis 1 × 1017 cm-3 für die n--leitende Driftschicht 119. Es wird dann ein n+-leitendes Drain-Gebiet 120 auf der Rückflächenseite des n+-leitenden SiC-Substrats 118 gebildet. Die Störstellenkonzentration für das n+-leitende Drain-Gebiet 120 beträgt 1 × 1019 bis 1 × 1021 cm-3. Der Unterschied gegenüber der ersten Ausführungsform besteht darin, dass die Polarität der Vorder- und der Rückfläche im Epitaxiesubstrat 104 und im Epitaxiesubstrat 121 umgekehrt ist. Insbesondere repräsentieren die Vorder- und die Rückfläche des Epitaxiesubstrats 121 gemäß der zweiten Ausführungsform eine C-Fläche bzw. eine Si-Fläche.
  • Der Randabschnitt wird zur Bildung einer Teilrückätzung trockengeätzt (nicht dargestellt). Die Rückätztiefe hängt von der Tiefe der im Vorrichtungsbildungsabschnitt gebildeten Feldrelaxationsschicht 108 ab, und die Rückätzung wird so gebildet, dass die p-leitende Bodyschicht 105 im Rückätzungsabschnitt tiefer wird als die Tiefe am Bodenabschnitt der Feldrelaxationsschicht 108. Die Rückätzung ist 0,6 bis 5,0 µm tief.
  • Die p-leitende Bodyschicht 105 wird dann im Vorrichtungsbildungsbereich der n--leitenden Driftschicht 119 gebildet, und p-leitende Ringe 105 (nicht dargestellt) werden im Randbildungsgebiet gebildet. Die p-leitende Bodyschicht 105 und die p-leitenden Ringe 105 sind von der Oberfläche der Driftschicht 119 0,5 bis 2,0 µm tief. Die Störstellenkonzentrationen der p-leitenden Bodyschicht 105 und der p-leitenden Ringe 105 reichen beispielsweise von 1 × 1016 bis 1 × 1019 cm-3. Hier werden die p-leitenden Ringe 105 im Randbildungsgebiet gebildet. Die Struktur des Anschlussabschnitts ist jedoch nicht hierauf beschränkt, und sie kann eine Sperrschichtabschlusserweiterungs-(„Junction Termination Extension“ - JTE)-Struktur sein.
  • Diesem folgt eine Ionenimplantation von n-Störstellen und Stickstoffatomen (N) oder Phosphoratomen (P) in die n-leitende Driftschicht 119 zur Bildung des n+-leitenden Source-Gebiets 106 im Vorrichtungsbildungsgebiet und des n+-leitenden Kanalstoppers 4 im Randbildungsgebiet (nicht dargestellt). Das n+-leitende Source-Gebiet 106 und der n+leitende Kanalstopper 4 sind von der Oberfläche der Driftschicht 102 0,1 bis 0,4 µm tief.
  • Diesem folgt eine Ionenimplantation von p-Störstellen und Aluminiumatomen (Al) in die n--leitende Driftschicht 119, um die p+-leitende Potentialfixierschicht 107 zu bilden. Anschließend wird eine Hartmaske (nicht dargestellt) gebildet. Zuerst wird ein Siliciumoxidfilm unter Verwendung von Plasma-CVD (Dampfphasenaufwachsverfahren) in einer Dicke von 1 bis 4,0 µm abgeschieden. Der Siliciumoxidfilm wird dann trockengeätzt, um die Hartmaske zu bilden, wobei das Resistmuster als Maske verwendet wird. Die Hartmaske gibt nur den Abschnitt frei, wo der gewünschte Graben gebildet werden muss. Die Öffnungsbreite beträgt 0,5 bis 2 um.
  • Der Graben wird durch das n+-leitende Source-Gebiet 106 und die p-leitende Bodyschicht 105 durch Trockenätzen unter Verwendung der Hartmaske (nicht dargestellt) gebildet.
  • Nachdem die Hartmaske angeordnet wurde, werden p-Störstellen und Al oder B durch Ionenimplantation in den unteren Grabenabschnitt eingebracht, um die p-leitende Feldrelaxationsschicht 108 zu bilden (nicht dargestellt). Die Störstellenionenimplantationsenergie für die Feldrelaxationsschicht 108 reicht von 100 keV bis 1000 keV. Die Feldrelaxationsschicht 108 kann an einer Position gebildet werden, die weiter von der Mitte des unteren Grabenabschnitts entfernt ist, indem diese Elemente mit einer so hohen Energie implantiert werden. Der Abstand beträgt 0,05 bis 0,5 um. Durch die Implantation hochenergetischer Ionen wird auch die Störstellenverteilung verbreitert, und die Feldrelaxationsschicht 108 wird dadurch breiter als die nach der Feldrelaxationsschicht 108 gebildete Widerstandsrelaxationsschicht 109. Die Feldrelaxationsschicht 108 wird 0,05 bis 1 um breiter als die Widerstandsrelaxationsschicht 109.
  • Nachdem die Hartmaske angeordnet wurde, werden anschließend n-Störstellen, N (Stickstoff) und P (Phosphor) schräg in den unteren Grabenabschnitt ionenimplantiert, um die n-leitende Widerstandsrelaxationsschicht 109 zu bilden, welche den unteren Grabenabschnitt bedeckt (nicht dargestellt). Die Störstellenkonzentration der n-leitenden Widerstandsrelaxationsschicht 109 beträgt 1 × 1015 bis 1 × 1018 cm-3. Die Widerstandsrelaxationsschicht 109, welche den unteren Grabenabschnitt bedeckt, kann durch viermaliges Ausführen der schrägen Ionenimplantation mit einem Verdrehwinkel von 45, 135, 225 und 315 Grad bei einem Neigungswinkel von 0 bis 20 Grad gebildet werden. Die Ionenimplantationsenergie reicht von 5 keV bis 300 keV. Die Niederenergieimplantation ermöglicht das Bilden der Widerstandsrelaxationsschicht 109 zwischen dem unteren Grabenabschnitt und der Feldrelaxationsschicht 108. Die Widerstandsrelaxationsschicht 109 kann auch schmäler werden als die Feldrelaxationsschicht 108. Die Störstellenkonzentration der Widerstandsrelaxationsschicht 109 ist geringer als jene der Feldrelaxationsschicht 108 und beträgt 1/5 der Störstellenkonzentration der Feldrelaxationsschicht 108.
  • Nach dem Entfernen der Hartmaske mit Flusssäure wird ein Kohlenstoff-(C)-Film auf der Vorder- und Rückfläche des SiC-Epitaxiesubstrats 121 unter Verwendung eines Plasma-CVD-Verfahrens (nicht dargestellt) abgeschieden. Der Kohlenstofffilm (C-Film) hat eine Dicke von 0,03 µm. Nachdem die Vorder- und die Rückfläche des SiC-Epitaxiesubstrats 104 mit dem Kohlenstofffilm (C-Film) abgedeckt wurden, wird das SiC-Epitaxiesubstrat 121 2 bis 3 Minuten lang einer Wärmebehandlung bei einer Temperatur von wenigstens 1500 °C unterzogen. Dies aktiviert die durch Ionenimplantation in das SiC-Epitaxiesubstrat 104 eingebrachten Störstellen. Nach der Wärmebehandlung wird der Kohlenstofffilm (C-Film) durch eine Sauerstoffplasmabehandlung entfernt.
  • Danach werden, wie in 19 dargestellt ist, ein Gate-Isolierfilm 110 und ein Gate-Isolierfilm 122 (am Grabenbodenabschnitt) auf der Oberfläche der n--leitenden Driftschicht 119 gebildet. Der Grabenbodenabschnitt hat eine C-Fläche, und die thermische Oxidation der C-Fläche läuft schneller ab als in anderen Ebenenorientierungen. Insbesondere kann der Gate-Isolierfilm 122 am Grabenbodenabschnitt dicker gemacht werden als der an der Grabenseitenfläche gebildete Gate-Isolierfilm 111. Wenn der Gate-Isolierfilm 110 und ein Teil des Gate-Isolierfilms 122 durch Trockenoxidation gebildet werden, kann der Gate-Isolierfilm 122 2 bis 10 Mal dicker sein als der Gate-Isolierfilm 110. Die Dicken des Gate-Isolierfilms 110 und des Gate-Isolierfilms 122 können unter Verwendung eines thermischen CVD-Verfahrens nach der Bildung des Gate-Isolierfilms 110 und eines Teils des Gate-Isolierfilms 122 durch thermische Oxidation eingestellt werden. Der Gate-Isolierfilm 110 hat eine Dicke von 0,05 bis 0,15 µm. Der Gate-Isolierfilm 122 hat eine Dicke von 0,1 bis 0,5 µm.
  • Danach wird ein n-leitender polykristalliner Silicium-(Si)-Film 111 auf dem Gate-Isolierfilm abgeschieden, um den Graben zu füllen (nicht dargestellt). Die Dicke des n-leitenden polykristallinen Siliciumfilms 111 beträgt 0,25 bis 1,5 um, wenngleich sie von der Öffnungsbreite des Grabens abhängt. Der polykristalline Siliciumfilm 111 wird trockengeätzt, um die Gate-Elektrode 111 zu bilden. Nach dem Entfernen der fünften Maske wird unter Verwendung eines Plasma-CVD-Verfahrens ein Zwischenschicht-Isolierfilm 112 (nicht dargestellt) auf der Oberfläche der n--leitenden Driftschicht 102 gebildet, um die Gate-Elektrode 111 und den Gate-Isolierfilm 110 abzudecken.
  • Der Zwischenschicht-Isolierfilm 112 und der Gate-Isolierfilm 110 werden trockengeätzt, um eine Öffnung zu bilden, die einen Teil des n+-leitenden Source-Gebiets 106 und die p+-leitende Potentialfixierschicht 107 erreicht (nicht dargestellt).
  • Danach wird die Metallsilicidschicht 113 auf einem Teil des n+-leitenden Source-Gebiets 106 und auf der p+leitenden Potentialfixierschicht 107 in den freigelegten Oberflächen an der Bodenfläche der Öffnung (nicht dargestellt) gebildet.
  • Der Zwischenschicht-Isolierfilm 112 wird dann trockengeätzt, um eine Öffnung zu bilden, welche die Gate-Elektrode 111 erreicht (nicht dargestellt).
  • Danach wird ein Laminat aus einem dritten Metallisierungsfilm, einem Titan-(Ti)-Film, einem Titannitrid-(TiN)-Film und einem Aluminium-(Al)-Film auf der Öffnung abgeschieden, welche den auf den Oberflächen eines Teils des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 gebildeten Metallsilicidfilm 113 erreicht. Das Laminat wird auch auf dem Zwischenschicht-Isolierfilm 112, einschließlich innerhalb der Öffnung (nicht dargestellt), welche die Gate-Elektrode 111 erreicht, abgeschieden. Der Aluminium-(Al)-Film hat eine Dicke von vorzugsweise 2,0 µm oder mehr. Der dritte Metallisierungsfilm wird dann verarbeitet, um die Source-Drahtelektrode 114, die über die Metallsilicidschicht 113 elektrisch mit einem Teil des n+-leitenden Source-Gebiets 106 und mit der p+-leitenden Potentialfixierschicht 107 verbunden ist, und die Gate-Drahtelektrode (nicht dargestellt), die mit der Gate-Elektrode 111 elektrisch verbunden ist, zu bilden.
  • Ein Passivierungsfilm 115 wird dann gebildet, um die Vorrichtung zu schützen. Der Passivierungsfilm 115 hat eine Dicke von 2 bis 10 µm und besteht aus einem Material wie Siliciumoxid und Polyimid.
  • Anschließend wird ein zweiter Metallisierungsfilm durch Sputtern auf der Rückfläche des n+-leitenden SiC-Substrats 118 abgeschieden, wenngleich dies nicht dargestellt ist. Der zweite Metallisierungsfilm hat eine Dicke von 0,1 um.
  • Diesem folgt ein Lasertemper-Silicidierungsprozess, der, wie in 20 dargestellt ist, eine Reaktion zwischen dem zweiten Metallisierungsfilm und dem n+-leitenden SiC-Substrat 118 hervorruft und die Metallsilicidschicht 116 bildet, um das auf der Rückflächenseite des n+leitenden SiC-Substrats 118 gebildete n+-leitende Drain-Gebiet 120 zu bedecken. Die Drain-Drahtelektrode 117 wird dann über der Metallsilicidschicht 116 gebildet. Die Drain-Drahtelektrode 117 hat eine Dicke von 0,4 µm.
  • Wie vorstehend beschrieben, kann gemäß der zweiten Ausführungsform der Gate-Isolierfilm 122 am Grabenbodenabschnitt des mit einem Graben versehenen MISFETs dicker gemacht werden als der an der Grabenseitenwand gebildete Gate-Isolierfilm 110, wie in 20 dargestellt ist. Dies ermöglicht es, das an den Gate-Isolierfilm 122 angelegte elektrische Sperrzeitfeld weiter abzuschwächen und einen mit einem Graben versehenen SiC-Leistungs-MISFET mit einer verbesserten Zuverlässigkeit des Gate-Isolierfilms zu verwirklichen.
  • Dritte Ausführungsform
  • Die dritte Ausführungsform unterscheidet sich in der Hinsicht von der ersten und der zweiten Ausführungsform, dass eine Bodyschicht 123 gebildet ist, die tiefer als die Bodyschicht 105 ist und damit zusammenhängend ist.
  • Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform wird nachstehend in Schritten mit Bezug auf die 21 und 22 beschrieben. Die 21 und 22 sind Schnittansichten, welche relevante Abschnitte des SiC-Leistungs-MISFET-Bildungsgebiets (Vorrichtungsbildungsgebiets) und des Randbildungsgebiets der Siliciumcarbid-Halbleitervorrichtung vergrößert zeigen.
  • Eine n--leitende Driftschicht 102 wird auf der Oberfläche des n+-leitenden SiC-Substrats (Substrats) 101 gebildet, und ein SiC-Epitaxiesubstrat 104 wird gebildet, welches das n+-leitende SiC-Substrat 101 und eine n-leitende Driftschicht 102 aufweist. Die Störstellenkonzentration beträgt 1 × 1018 bis 1 × 1021 cm-3 für das n+leitende SiC-Substrat 101 und 1 × 1014 bis 1 × 1017 cm-3 für die n--leitende Driftschicht 102. Es wird dann ein n+leitendes Drain-Gebiet 103 auf der Rückflächenseite des n+leitenden SiC-Substrats 101 gebildet. Die Störstellenkonzentration für das n+-leitende Drain-Gebiet 103 beträgt 1 × 1019 bis 1 × 1021 cm-3. Die Fläche kann eine beliebige Polarität, Si oder C, aufweisen, und es wird gemäß der vorliegenden Ausführungsform angenommen, dass sie eine Si-Fläche ist.
  • Der Randabschnitt wird trockengeätzt, um eine Rückätzung (nicht dargestellt) zu bilden. Die Rückätztiefe hängt von der Tiefe der im Vorrichtungsbildungsabschnitt gebildeten Feldrelaxationsschicht 108 ab, und die Rückätzung wird so gebildet, dass die p-leitende Bodyschicht 105 im Rückätzabschnitt tiefer wird als die Tiefe am Bodenabschnitt der Feldrelaxationsschicht 108. Die Rückätzung ist 0,6 bis 5,0 um tief.
  • Die p-leitende Bodyschicht 105 wird dann im Vorrichtungsbildungsbereich der n--leitenden Driftschicht 102 gebildet, und p-leitende Ringe 105 (nicht dargestellt) werden im Randbildungsgebiet gebildet. Die p-leitende Bodyschicht 105 und die p-leitenden Ringe 105 sind von der Oberfläche der Driftschicht 102 0,5 bis 2,0 µm tief. Die Störstellenkonzentrationen der p-leitenden Bodyschicht 105 und der p-leitenden Ringe 105 reichen beispielsweise von 1 × 1016 bis 1 × 1019 cm-3. Hier werden die p-leitenden Ringe 105 im Randbildungsgebiet gebildet. Die Struktur des Anschlussabschnitts ist jedoch nicht hierauf beschränkt, und sie kann eine p-leitende Sperrschichtabschlusserweiterungs-(„Junction Termination Extension“ - JTE)-Struktur sein.
  • Danach wird eine siebte Maske (Hochenergie-Implantationsmaske) gebildet und wird eine p-leitende Bodyschicht 123 gebildet, wie in 21 dargestellt ist. Die p-leitende Bodyschicht 123 hat eine Tiefe von 0,55 bis 3,0 µm, wenngleich sie vom Ort des Grabenbodenabschnitts abhängt. Die Störstellenkonzentration reicht von 1 × 1016 bis 1 × 1019 cm-3. Es sind verschiedene Verfahren für die Bildung der p-leitenden Bodyschicht 123 verfügbar, einschließlich eines Verfahrens, bei dem Störstellen nach der Bildung eines Grabens implantiert werden. Die dritte Ausführungsform verwendet ein Hochenergie-Implantationsverfahren. Die Energie liegt zwischen 400 keV und 1500 keV. Der Abstand zwischen der p-leitenden Bodyschicht 123 und der Grabenseitenfläche beträgt 0,1 bis 0,5 µm.
  • Diesem folgt eine Ionenimplantation von n-Störstellen und Stickstoffatomen (N) oder Phosphoratomen (P) in die n-leitende Driftschicht 102 zur Bildung des n+-leitenden Source-Gebiets 106 im Vorrichtungsbildungsgebiet und des n+-leitenden Kanalstoppers 106 im Randbildungsgebiet (nicht dargestellt). Das n+-leitende Source-Gebiet 106 und der n+leitende Kanalstopper 106 sind von der Oberfläche der Driftschicht 102 0,1 bis 0,4 µm tief.
  • Diesem folgt eine Ionenimplantation von p-Störstellen und Aluminiumatomen (Al) in die n--leitende Driftschicht 102, um die p+-leitende Potentialfixierschicht 107 (nicht dargestellt) zu bilden. Die p+-leitende Potentialfixierschicht 107 ist von der Oberfläche der Driftschicht 102 0,1 bis 0,4 µm tief. Die Störstellenkonzentration der p+-leitenden Potentialfixierschicht 107 beträgt 1 × 1019 bis 1 × 1021 cm-3.
  • Danach wird eine Hartmaske (nicht dargestellt) gebildet. Zuerst wird ein Siliciumoxidfilm unter Verwendung von Plasma-CVD (Dampfphasenaufwachsverfahren) in einer Dicke von 1 bis 4,0 µm abgeschieden. Der Siliciumoxidfilm wird dann trockengeätzt, um die Hartmaske zu bilden, wobei das Resistmuster als Maske verwendet wird. Die Hartmaske gibt nur den Abschnitt frei, wo der gewünschte Graben gebildet werden muss. Die Öffnungsbreite beträgt 0,5 bis 2 µm.
  • Der Graben wird durch das n+-leitende Source-Gebiet 106 und die p-leitende Bodyschicht 105 durch Trockenätzen unter Verwendung der Hartmaske (nicht dargestellt) gebildet. Die Grabentiefe beträgt 0,55 bis 3,0 µm.
  • Nachdem die Hartmaske angeordnet wurde, werden p-Störstellen und Al oder B durch Ionenimplantation in den unteren Grabenabschnitt eingebracht, um die p-leitende Feldrelaxationsschicht 108 zu bilden (nicht dargestellt). Die Störstellenkonzentration der Feldrelaxationsschicht 108 beträgt 1 × 1016 bis 1 × 1019 cm-3, und die Ionenimplantationsenergie reicht von 100 keV bis 1000 keV. Die Feldrelaxationsschicht 108 kann an einer Position gebildet werden, die weiter von der Mitte des unteren Grabenabschnitts entfernt ist, indem diese Elemente mit einer so hohen Energie implantiert werden. Der Abstand beträgt 0,05 bis 0,5 um. Durch die Implantation hochenergetischer Ionen wird auch die Störstellenverteilung verbreitert, und die Feldrelaxationsschicht 108 wird dadurch breiter als die nach der Feldrelaxationsschicht 108 gebildete Widerstandsrelaxationsschicht 109. Die Feldrelaxationsschicht 108 wird 0,05 bis 1 um breiter als die Widerstandsrelaxationsschicht 109.
  • Nachdem die Hartmaske angeordnet wurde, werden anschließend n-Störstellen, N und P schräg in den unteren Grabenabschnitt ionenimplantiert, um die n-leitende Widerstandsrelaxationsschicht 109 zu bilden, welche den unteren Grabenabschnitt bedeckt (nicht dargestellt). Die Störstellenkonzentration der n-leitenden Widerstandsrelaxationsschicht 109 beträgt 1 × 1015 bis 1 × 1018 cm-3. Die Widerstandsrelaxationsschicht 109, welche den unteren Grabenabschnitt bedeckt, kann durch viermaliges Ausführen der schrägen Ionenimplantation mit einem Verdrehwinkel von 45, 135, 225 und 315 Grad bei einem Neigungswinkel von 0 bis 20 Grad gebildet werden. Die Ionenimplantationsenergie reicht von 5 keV bis 300 keV. Die Niederenergieimplantation ermöglicht das Bilden der Widerstandsrelaxationsschicht 109 zwischen dem unteren Grabenabschnitt und der Feldrelaxationsschicht 108. Die Widerstandsrelaxationsschicht 109 kann auch schmäler werden als die Feldrelaxationsschicht 108. Die Störstellenkonzentration der Widerstandsrelaxationsschicht 109 ist geringer als jene der Feldrelaxationsschicht 108 und beträgt 1/5 der Störstellenkonzentration der Feldrelaxationsschicht 108.
  • Nach dem Entfernen der Hartmaske mit Flusssäure wird ein Kohlenstoff-(C)-Film auf der Vorder- und Rückfläche des SiC-Epitaxiesubstrats 104 unter Verwendung eines Plasma-CVD-Verfahrens (nicht dargestellt) abgeschieden. Der Kohlenstofffilm (C-Film) hat eine Dicke von 0,03 µm. Nachdem die Vorder- und die Rückfläche des SiC-Epitaxiesubstrats 104 mit dem Kohlenstofffilm (C-Film) abgedeckt wurden, wird das SiC-Epitaxiesubstrat 104 2 bis 3 Minuten lang einer Wärmebehandlung bei einer Temperatur von wenigstens 1500 °C unterzogen. Dies aktiviert die durch Ionenimplantation in das SiC-Epitaxiesubstrat 104 eingebrachten Störstellen. Nach der Wärmebehandlung wird der Kohlenstofffilm (C-Film) durch eine Sauerstoffplasmabehandlung entfernt.
  • Der Gate-Isolierfilm 110 wird dann auf der Oberfläche der n--leitenden Driftschicht 102 (nicht dargestellt) gebildet. Der Gate-Isolierfilm 110 ist ein unter Verwendung eines thermischen CVD-Verfahrens gebildeter Siliciumoxid-(SiO2)-Film. Der Gate-Isolierfilm 110 hat eine Dicke von 0,05 bis 0,15 pm.
  • Danach wird ein n-leitender polykristalliner Silicium-(Si)-Film 111 auf dem Gate-Isolierfilm abgeschieden, um den Graben zu füllen (nicht dargestellt). Die Dicke des n-leitenden polykristallinen Siliciumfilms 111 beträgt 0,25 bis 1,5 um, wenngleich sie von der Öffnungsbreite des Grabens abhängt.
  • Der polykristalline Siliciumfilm 111 wird dann trockengeätzt, um die Gate-Elektrode 111 zu bilden (nicht dargestellt).
  • Nach der Entfernung der fünften Maske wird ein Zwischenschicht-Isolierfilm 112 (nicht dargestellt) an der Oberfläche der n--leitenden Driftschicht 102 unter Verwendung eines Plasma-CVD-Verfahrens gebildet, um die Gate-Elektrode 111 und den Gate-Isolierfilm 110 zu bedecken.
  • Der Zwischenschicht-Isolierfilm 112 und der Gate-Isolierfilm 110 werden trockengeätzt, um eine Öffnung zu bilden, die einen Teil des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 erreicht (nicht dargestellt).
  • Danach wird die Metallsilicidschicht 113 auf einem Teil des n+-leitenden Source-Gebiets 106 und auf der p+leitenden Potentialfixierschicht 107 in den freiliegenden Oberflächen an der Bodenfläche der Öffnung gebildet (nicht dargestellt).
  • Der Zwischenschicht-Isolierfilm 112 wird dann trockengeätzt, um eine Öffnung zu bilden, welche die Gate-Elektrode 111 erreicht (nicht dargestellt).
  • Danach wird ein Laminat aus einem dritten Metallisierungsfilm, einem Titan-(Ti)-Film, einem Titannitrid-(TiN)-Film und einem Aluminium-(Al)-Film auf der Öffnung abgeschieden, welche den auf den Oberflächen eines Teils des n+-leitenden Source-Gebiets 106 und der p+-leitenden Potentialfixierschicht 107 gebildeten Metallsilicidfilm 113 erreicht. Das Laminat wird auch auf dem Zwischenschicht-Isolierfilm 112, einschließlich innerhalb der Öffnung (nicht dargestellt), welche die Gate-Elektrode 111 erreicht, abgeschieden. Der Aluminium-(Al)-Film hat eine Dicke von vorzugsweise 2,0 µm oder mehr. Der dritte Metallisierungsfilm wird dann verarbeitet, um die Source-Drahtelektrode 114, die über die Metallsilicidschicht 113 elektrisch mit einem Teil des n+-leitenden Source-Gebiets 106 und mit der p+-leitenden Potentialfixierschicht 107 verbunden ist, und die Gate-Drahtelektrode (nicht dargestellt), die mit der Gate-Elektrode 111 elektrisch verbunden ist, zu bilden.
  • Ein Passivierungsfilm 115 wird dann gebildet, um die Vorrichtung zu schützen. Der Passivierungsfilm 115 hat eine Dicke von 2 bis 10 µm und besteht aus einem Material wie Siliciumoxid und Polyimid.
  • Anschließend wird ein zweiter Metallisierungsfilm durch Sputtern auf der Rückfläche des n+-leitenden SiC-Substrats 101 abgeschieden, wenngleich dies nicht dargestellt ist. Der zweite Metallisierungsfilm hat eine Dicke von 0,1 µm.
  • Diesem folgt ein Lasertemper-Silicidierungsprozess, der, wie in 22 dargestellt ist, eine Reaktion zwischen dem zweiten Metallisierungsfilm und dem n+-leitenden SiC-Substrat 101 hervorruft und die Metallsilicidschicht 116 bildet, um das auf der Rückflächenseite des n+-leitenden SiC-Substrats 101 gebildete n+-leitende Drain-Gebiet 103 zu bedecken. Die Drain-Drahtelektrode 117 wird dann über der Metallsilicidschicht 116 gebildet. Die Drain-Drahtelektrode 117 hat eine Dicke von 0,4 µm.
  • Wie vorstehend beschrieben wurde, ist gemäß der dritten Ausführungsform die Bodyschicht 123 am unteren Abschnitt der Bodyschicht 105 des mit einem Graben versehenen MISFETs bereitgestellt, wie in 22 dargestellt ist. Dies ermöglicht es, das an den Gate-Isolierfilm 122 angelegte elektrische Sperrzeitfeld weiter abzuschwächen und einen mit einem Graben versehenen SiC-Leistungs-MISFET mit einer verbesserten Zuverlässigkeit des Gate-Isolierfilms zu verwirklichen.
  • Bezugszeichenliste
    • 1
    Halbleiterchip
    2
    Aktives Gebiet (Vorrichtungsbildungsgebiet)
    3
    FLR
    4
    Kanalstopper
    5
    Gate-Drahtelektrode
    6
    Öffnung
    7
    Source-Drahtelektrode
    101
    SiC-Substrat (Substrat)
    102
    Driftschicht
    103
    Drain-Gebiet
    105
    p-leitende Bodyschicht (Wannengebiet)
    106
    Source-Gebiet
    107
    Potentialfixierschicht
    108
    Feldrelaxationsschicht
    109
    Widerstandsrelaxationsschicht
    110
    Gate-Isolierfilm
    111
    Gate-Elektrode
    112
    Zwischenschicht-Isolierfilm
    113
    Metallsilicid
    114
    Source-Elektrode
    115
    Passivierungsfilm
    116
    Metallsilicid
    117
    Drain-Elektrode
    118
    SiC-Substrat
    119
    Driftschicht
    120
    n-Drain-Gebiet
    122
    Gate-Isolierfilm am Grabenbodenabschnitt
    123
    Tiefe p-leitende Bodyschicht

Claims (9)

  1. Siliciumcarbid-Halbleitervorrichtung, welche Folgendes aufweist: ein Substrat (101) eines ersten Leitfähigkeitstyps aus Siliciumcarbid mit einer ersten Hauptfläche und einer der ersten Hauptfläche entgegengesetzten zweiten Hauptfläche, eine Driftschicht (102) des ersten Leitfähigkeitstyps aus Siliciumcarbid, die auf der ersten Hauptfläche des Substrats (101) angeordnet ist, eine Bodyschicht (105) eines zweiten Leitfähigkeitstyps, die auf der Driftschicht (102) angeordnet ist, wobei der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp verschieden ist, ein Source-Gebiet (106) des ersten Leitfähigkeitstyps, das in Kontakt mit der Bodyschicht (105) steht, einen Graben, der durch die Bodyschicht (105) in die Driftschicht (102) hinein ausgebildet ist, einen Gate-Isolierfilm (110), welcher eine Innenwand des Grabens bedeckt, eine Gate-Elektrode, die über den Gate-Isolierfilm (110) in Kontakt mit der Bodyschicht (105) steht, ein Drain-Gebiet (103) des ersten Leitfähigkeitstyps, das auf der zweiten Hauptfläche des Substrats (101) angeordnet ist, ein erstes Halbleitergebiet (109) des ersten Leitfähigkeitstyps, das in Kontakt mit dem Graben in der Driftschicht (102) steht und das eine höhere Konzentration implantierter Störstellen aufweist als die Driftschicht (102), und ein zweites Halbleitergebiet (108) des zweiten Leitfähigkeitstyps, das in Kontakt mit dem ersten Halbleitergebiet (109) steht und breiter ist als das erste Halbleitergebiet (108), dadurch gekennzeichnet, dass das zweite Halbleitergebiet (108) um 0,05 bis 1 µm breiter ist als das erste Halbleitergebiet (109).
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei das erste Halbleitergebiet (109) des ersten Leitfähigkeitstyps eine Widerstandsrelaxationsschicht ist und das zweite Halbleitergebiet (108) des zweiten Leifähigkeitstyps eine Feldrelaxationsschicht ist.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das zweite Halbleitergebiet (108) eine höhere Störstellenkonzentration aufweist als das erste Halbleitergebiet (109).
  4. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei das zweite Halbleitergebiet (108) um 0,05 bis 0,5 µm von der Mitte eines unteren Abschnitts des Grabens entfernt ist.
  5. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei das erste Halbleitergebiet (109) eine Störstellenkonzentration aufweist, die ein Fünftel der Störstellenkonzentration des zweiten Halbleitergebiets (108) oder kleiner ist.
  6. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei der Peripherieabschnitt rückgeätzt ist und der rückgeätzte Abschnitt eine Abschlussstruktur aufweist und wobei das zweite Halbleitergebiet (108) in einem aktiven Gebiet bereitgestellt ist und im Abschluss des Randgebiets nicht vorhanden ist.
  7. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung, welches die folgenden Schritte aufweist: (a) Bilden einer dritten Siliciumcarbidschicht auf einer ersten Hauptfläche einer ersten Siliciumcarbidschicht eines ersten Leitfähigkeitstyps, wobei die dritte Siliciumcarbidschicht durch Implantieren von Störstellen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps von einer ersten Hauptflächenseite eines Epitaxiesubstrats, das mit einer zweiten Siliciumcarbidschicht des ersten Leitfähigkeitstyps mit einer niedrigeren Konzentration als die erste Siliciumcarbidschicht versehen ist, gebildet wird, wobei die Störstellen nicht tiefer als die zweite Siliciumcarbidschicht implantiert werden, (b) Bilden einer vierten Siliciumcarbidschicht durch Implantieren von Störstellen des ersten Leitfähigkeitstyps von einer ersten Hauptflächenseite der dritten Siliciumcarbidschicht, wobei die Störstellen nicht tiefer implantiert werden als die in Schritt (a) implantierten Störstellen, (c) Bilden eines Grabens durch die dritte Siliciumcarbidschicht in die vierte Siliciumcarbidschicht von einer ersten Hauptflächenseite der vierten Siliciumcarbidschicht, (d) Bilden einer fünften Siliciumcarbidschicht unterhalb des Grabens durch Implantieren von Störstellen des zweiten Leitfähigkeitstyps von der ersten Hauptflächenseite der dritten Siliciumcarbidschicht und (e) Bilden einer sechsten Siliciumcarbidschicht durch schräges Implantieren von Störstellen des ersten Leitfähigkeitstyps zwischen der fünften Siliciumcarbidschicht und dem Graben von einer Grabenoberfläche in der vierten Siliciumcarbidschicht, wobei die fünfte Siliciumcarbidschicht um 0,05 - 1 µm breiter ist als die sechste Siliciumcarbidschicht.
  8. Verfahren nach Anspruch 7, welches den Schritt des Rückätzens eines Rands der Siliciumcarbid-Halbleitervorrichtung vor Schritt (a) aufweist, wobei die Rückätzung unterhalb eines unteren Abschnitts der fünften Siliciumcarbidschicht tiefer ist als die in Schritt (a) implantierten Störstellen des zweiten Leitfähigkeitstyps.
  9. Verfahren nach Anspruch 8, wobei ein nach Schritt (e) gebildeter Gate-Isolierfilm an einem unteren Abschnitt des Grabens dicker ist als an einem Seitenwandabschnitt des Grabens.
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