JPWO2014115253A1 - 炭化珪素半導体装置及びその製造方法 - Google Patents

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Abstract

高性能で、かつ、信頼性の高い炭化珪素半導体装置を実現するために、ｐ型のボディ層１０５を貫いてドリフト層１０２に到るトレンチを備えたトレンチ型ＭＩＳＦＥＴであって、ｎ型の抵抗緩和層１０９と、抵抗緩和層１０９を介してトレンチ底部から離れた位置に配置した抵抗緩和層１０９より幅広のｐ型の電界緩和層１０８とでトレンチ底部を覆うことにより、低オン抵抗と高信頼性・高耐圧の両立を実現する。また、トレンチ下方に形成された電界緩和層が帰還容量を制御することによって、高スイッチング速度と高信頼性を実現する。

Description

本発明は、炭化珪素半導体装置およびその製造技術に関し、特に、トレンチ型の金属絶縁膜半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）に係る。
炭化珪素（ＳｉＣ）を用いたトレンチ型のＭＩＳＦＥＴは、ＳｉＣの絶縁破壊電界強度が高い分、オフ時にトレンチ底部のゲート絶縁膜に高い電界が生じ、ゲート絶縁膜が破壊されやすい。
したがって、トレンチ型のＭＩＳＦＥＴにおいて、オフ時のトレンチ底部のゲート絶縁膜へかかる電界を下げる必要がある。この問題に対して、ＵＳ６１８０９５８Ｂ１（特許文献１）によれば、トレンチ下部のゲート絶縁膜直下にp型層を置くことで、電界を緩和する手法が提案されている。このようにトレンチ下部のゲート絶縁膜直下にｐ型層を置くことで、ゲート絶縁膜下部の、p型層とドリフト層のｎ型層との接合部で耐圧が保持され、ゲート絶縁膜の信頼性が保たれる。また、トレンチ型ＭＩＳＦＥＴは、ゲートとドレイン間容量（帰還容量）がＤＭＩＳ（Double diffused Metal Insulator Semiconductor）ＦＥＴと比べ増大する。この帰還容量の増大は、スイッチング速度の低下と誤点弧と呼ばれる不良を引き起こすので望ましいものではない。しかし、特許文献１のように、トレンチ下部にｐ型層を形成することによってこの帰還容量を低減することができる。
このように、トレンチ下部へのｐ型層の形成は、ゲート絶縁膜へかかる電界を緩和したり、帰還容量を低減する効果がある。
しかし、特許文献１のように、トレンチ下部にp型層を配置すると、オン時にチャネルからドレイン電極へと向かうキャリアの流れを阻害するため、オン抵抗が増大してしまう。特許４５７７３５５号（特許文献２）では、このオン抵抗の増大を抑制するために、p型層の形状を弓状に形成し、p型層の中心部をトレンチ下部に近づけ、周辺をトレンチから離す構造を採用することで、ゲート絶縁膜の信頼性とオン抵抗のトレードオフの関係を解消することを試みている。
また、特開２００９−２６００６４号公報（特許文献３）では、トレンチ下部の一部に交差させるようにｐ型層をトレンチより下部に配置させている。このように、ｐ型層をところどころトレンチ下部の一部に交差させて配置させることで、オフ時にゲート絶縁膜へかかる電界を緩和している。
ＵＳ６１８０９５８Ｂ１ 特許４５７７３５５号公報 特開２００９−２６００６４号公報
以上のようにトレンチ型ＭＩＳＦＥＴ特有のトレードオフの関係を解消させるための方法が提案されているが、以下に説明する種々の技術的課題が存在する。
特許４５７７３５５号（特許文献２）及び特開２００９−２６００６４号公報（特許文献３）の構造は、構造上、エピタキシャル技術が必要となり、結果、プロセスコストの上昇とエピタキシャル内に存在する欠陥による信頼性の低下を招く。
また、ｎ層を配置させる場合、ｐ型層との位置関係が重要であり、単独でｎ層が一部存在する場合や、ｎ層がｐ型層より幅広の場合は、ｎ層の影響でチャネル・パンチスルーを引き起こし、耐圧を低下させる。
本発明の目的は、トレンチ型ＭＩＳＦＥＴにおいて、オフ時にゲート絶縁膜へかかる電界を緩和して十分な耐圧を確保することと、オン時のオン抵抗を十分に下げることの両立が可能なトレンチ型ＭＩＳＦＥＴ構造を提供することにある。
本願において開示される発明のうち、代表的なものの一例を説明すれば、次のとおりである。
第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、前記第１主面上に配置された炭化珪素からなる第１導電型ドリフト層と、前記ドリフト層上に配置された前記第１導電型とは異なる第２導電型のボディ層と、前記ボディ層に接する第1導電型のソース領域と、前記ボディ層内を貫通して前記ドリフト層まで至るトレンチと、前記トレンチの内壁に配置されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ層に接するゲート電極と、前記基板の第２主面に配置された第１導電型のドレイン領域と、前記ドリフト層内のトレンチに接する抵抗緩和層と、前記抵抗緩和層の底部の一部に接し、前記抵抗緩和層より幅が広い電界緩和層を有することを特徴とする炭化珪素半導体装置。
本発明によれば、オフ時にゲート絶縁膜へかかる電界を緩和しながら十分な耐圧を確保することと、オン時のオン抵抗を十分に下げることの両立が可能なトレンチ型ＭＩＳＦＥＴ構造を提供することができる。
実施例１による複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置の要部上面図である。 実施例１の炭化珪素半導体装置の要部断面図である。 実施例１の炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図３に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図４に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図５に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図６に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図７に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図８に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図９に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１０に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１１に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１２に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１３に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１４に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１５に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 図１６に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの変形例を説明する要部断面図である。 実施例２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図１９に続く製造工程を示す炭化珪素半導体装置の要部断面図である。 実施例３による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図２１に続く製造工程を示す炭化珪素半導体装置の要部断面図である。
以下、実施例を開示する。
≪炭化珪素半導体装置≫
実施例１による炭化珪素半導体装置の構造について図１および図２を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図２はＳｉＣパワーＭＩＳＦＥＴの要部断面図である。炭化珪素半導体装置を構成するＳｉＣパワーＭＩＳＦＥＴは、トレンチ型構造のＭＩＳＦＥＴである。
図１及び２に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたアクティブ領域（素子形成領域）２と、平面視において上記アクティブ領域２を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域２を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Floating Field Limited Ring：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のＦＬＲ３を囲むように形成されたｎ型のチャネルストッパ（空亡層抑制層）４が形成されている。
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋型のソース領域、チャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
複数のｐ型のＦＬＲ３をアクティブ領域２の周辺に形成することにより、オフ時において、最大電界部分が順次外側のＦＬＲ３へ移り、最外周のＦＬＲ３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のＦＬＲ３が形成されている例を図示しているが、リング数はこれに限定されるものではない。また、ｎ型のチャネルストッパ４は、リーク電流をアクティブ領域２に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
アクティブ領域２内に形成された複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのゲート電極は、平面視において連結してストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極５と電気的に接続している。ここでは、ゲート電極はストライプパターンに形成されているとしたが、これに限定されるものではなく、ボックスパターンや多角形パターンなどであってもよい。
また、複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのソース領域は、複数のＳｉＣパワーＭＩＳＦＥＴを覆う層間絶縁膜１１２に形成された開口部６を通じてソース配線用電極７と電気的に接続している。ゲート配線用電極５とソース配線用電極７とは互いに離間して形成されており、ソース配線用電極７は、ゲート配線用電極５が形成された領域を除いて、アクティブ領域２のほぼ全面に形成されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域１１６は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極１１７と電気的に接続している。
次に、断面構造を中心に説明する。
炭化珪素（ＳｉＣ）からなるｎ型のＳｉＣ基板（基板）１０１の表面上に、ｎ型のＳｉＣ基板１０１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のドリフト層１０２が形成され、ＳｉＣ基板（基板）１０１の裏面上に、ｎ型のＳｉＣ基板１０１よりも不純物濃度の濃い炭化珪素（ＳｉＣ）からなるｐ+型のドレイン層１０３が形成されている。ｎ−型のドリフト層１０２の厚さは、５〜５０μｍである。
ｎ−型のドリフト層１０２の表面から所定の深さを有して、ｎ−型のドリフト層１０２内にはｐ型のボディ層１０５が形成されている。さらに、ｎ−型のドリフト層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内にはｎ＋型のソース領域１０６が形成されている。
ｐ型のボディ層１０５のドリフト層１０２の表面からの深さは、０．５〜２．０μｍである。また、ｎ＋型のソース領域１０６のドリフト層１０２の表面からの深さは、０．１〜０．４μｍである。
さらに、ｎ−型のドリフト層１０２の表面からｎ＋型のソース領域１０６とｐ型のボディ層１０５を貫通してトレンチが形成されている。トレンチの深さはｐ型のボディ層１０５より深く、０．５５〜３．０μｍである。
ｐ型のボディ層１０５を貫通しているトレンチ下部を覆うようにｎ型の抵抗緩和層１０９が形成されている。トレンチを覆う抵抗緩和層１０９のトレンチからの深さは０．０５〜０．５μｍである。
この抵抗緩和層１０９下部には抵抗緩和層１０９より幅広なｐ型の電界緩和層１０８が形成されている。電界緩和層１０８は抵抗緩和層１０９より０．０５〜１μｍ幅が広い。また、電界緩和層１０８の抵抗緩和層１０９からの深さは０．２〜０．５μｍである。
さらに、ｎ−型のドリフト層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内にはｐ型のボディ層１０５の電位を固定するｐ＋型の電位固定層１０７が形成されている。ｐ＋型の電位固定層１０７のドリフト層１０２の表面からの深さは、０．０５〜０．２μｍである。 なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。
ｎ＋型のＳｉＣ基板１０１の不純物濃度の好ましい範囲は、１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のドリフト層１０２の不純物濃度の好ましい範囲は、１×１０１４〜１×１０１７ｃｍ−３、ｐ型のボディ層１０５の不純物濃度の好ましい範囲は、１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域１０６の不純物濃度の好ましい範囲は、１×１０１７〜１×１０２１ｃｍ−３である。また、ｎ型の抵抗緩和層１０９の不純物濃度の好ましい範囲は、１×１０１５〜１×１０１８ｃｍ−３、ｐ型の電界緩和層１０８の不純物濃度の好ましい範囲は、１×１０１６〜１×１０１９ｃｍ−３である。ｐ＋型の電位固定層１０７の不純物濃度の好ましい範囲は、１×１０１９〜１×１０２１ｃｍ−３の範囲である。トレンチ側面及び低面にはゲート絶縁膜１１０が形成され、ゲート絶縁膜１１６上にはゲート電極１１１が形成されており、トレンチはゲート電極１１１で埋め込まれている。ゲート電極１１１を覆うように層間絶縁膜１１２が形成され、さらに、層間絶縁膜１１２に形成された開口部の底面ではｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７が露出し、これら表面に金属シリサイド層１１３が形成されている。さらに、ｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７は、金属シリサイド層１１３を介してソース配線用電１１４が電気的に接続され、ｎ＋型のドレイン領域１０３には、金属シリサイド層１１６を介してドレイン配線用電極１１７に電気的に接続されている。図示は省略するが、同様に、ゲート電極１１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極１１４には外部からソース電位が印加され、ドレイン配線用電極１１７には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、さらに説明する。
トレンチ型ＭＩＳＦＥＴのｐ型のボディ層１０５とｎ＋型のソース領域１０６を貫いてたトレンチの一部を覆うようにｎ型の抵抗緩和層１０９が形成され、かつｐ型の抵抗緩和層より幅広な電界緩和層１０８が形成されている。電界緩和層１０８を形成することで、オフ時にゲート絶縁膜１１０にかかる電界を緩和することができるので、ゲート絶縁膜信頼性を損なうことがない。また、抵抗緩和層１０９を挿入することによりチャネル・パンチスルーが起きやすくなるが、この電界緩和層１０８が抵抗緩和層１０９より幅広に形成されているため、チャネル・パンチスルーが生じるのを抑制している。一方、電界緩和層１０８がトレンチ直下にあると、寄生抵抗が生じ、オン抵抗が増加する可能性がある。しかし、図２に示すように、電界緩和層１０８とトレンチ底部との間に底部とトレンチ側壁の一部を覆うように抵抗緩和層１０９が形成されているので、電界緩和層１０８の影響で寄生抵抗が生じるのを抑制している。このように互いに最適化された電界緩和層１０８と抵抗緩和層１０９により、低いオン抵抗と高耐圧・高信頼を両立することができる。
また、電界緩和層１０８により帰還容量を低減することができるので、高スイッチング速度と高信頼がトレンチ型ＭＩＳＦＥＴにおいても可能となる。
≪炭化珪素半導体装置の製造方法≫
実施例１による炭化珪素半導体装置の製造方法について図３〜図１８を用いて工程順に説明する。図３〜図１８は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴのアクティブ領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。
まず、図３に示すように、ｎ型の４Ｈ−ＳｉＣ基板１０１を用意する。ｎ型のＳｉＣ基板１０１には、ｎ型不純物が導入されている、このｎ型不純物は、窒素（Ｎ）である。また、ｎ型のＳｉＣ基板１０１はＳｉ面とＣ面との両面を有するが、実施例１においては、ｎ型のＳｉＣ基板１０１の表面はＳｉ面である。
次に、ｎ型のＳｉＣ基板１０１の表面にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のドリフト層１０２を形成する。ｎ−型のドリフト層１０２には、ｎ型のＳｉＣ基板１０１の不純物濃度よりも低いｎ型不純物を導入する。以上の工程により、ｎ型のＳｉＣ基板１０１およびｎ−型のドリフト層１０２からなるＳｉＣエピタキシャル基板１０４を形成する。
次に、ｎ型のＳｉＣ基板１０１の裏面から所定の深さを有して、ｎ型のＳｉＣ基板１０１の裏面にｎ＋型のドレイン領域１０３を形成する。
次に、図４に示すように、ｎ−型のドリフト層１０２の表面上に、第１マスク（周辺領域のリセス加工用マスク）を形成する。第１マスクの厚さを、１．０〜５．０μｍとする。
次に、第１マスクを用いて周辺部をドライエッチング法で加工することで、一部をリセスさせる。リセスさせる深さは、素子形成部分に形成される電界緩和層１０８の深さに依存し、リセス部でのｐ型のボディ層１０５の深さが電界緩和層１０８底部の深さより深くなるように形成する。リセスさせる深さを０．６〜５．０μｍとする。
次に、図５に示すように、第１マスクを除去した後、第２マスク（ボディ層１０５及びＦＬＲ３形成マスク）を形成する。第２マスクの厚さを１．０〜２．０μｍとする。第２マスク越しに、ｎ−型のドリフト層１０２にｐ型不純物、アルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のドリフト層１０２の素子形成領域にｐ型のボディ層１０５を、周辺形成領域にｐ型のＦＬＲ（以下、リングと記す）３を形成する。ｐ型のボディ層１０５およびｐ型のＦＬＲ３のドリフト層１０２の表面からの深さは、０．５〜２．０μｍである。また、ｐ型のボディ層１０５およびｐ型のリング１０５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。本実施例では、周辺形成領域にＦＬＲ３を採用しているが、周辺形成領域の構造としては、これに限定されるものではなく、ジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
次に、図６に示すように、第２マスクを除去した後、第３マスク（ソース領域１０６及びチャネルストッパ４形成用マスク）を形成する。第３マスクの厚さは、０．５〜２．０μｍである。第３マスク越しに、ｎ−型のドリフト層１０２にｎ型不純物、窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋型のソース領域１０６を形成し、周辺形成領域にｎ＋型のチャネルストッパ４を形成する。ｎ＋型のソース領域１０６およびｎ＋型のチャネルストッパ４のドリフト層１０２の表面からの深さは、０．１〜０．４μｍである。
次に、図７に示すように、第３マスクを除去した後、第４マスクを形成する。第４マスク（電位固定層１０７形成マスク）の厚さは、０．５〜２．０μｍである。
次に、第４マスク越しに、ｎ−型のドリフト層１０２にｐ型不純物、アルミニウム原子（Ａｌ）をイオン注入して、ｐ＋型の電位固定層１０７を形成する。
次に、図８に示すように、第４マスクを除去した後、ハードマスク（トレンチ加工用マスク）を形成する。まず、酸化ケイ素膜をプラズマ（気相成長法）ＣＶＤを用いて、１〜４．０μｍ堆積させる。続いて、レジストパターンをマスクとして、酸化ケイ素膜をドライエッチング法で加工することで、ハードマスクを形成する。このハードマスクは所望のトレンチ加工を施す部分のみ開口している。開口幅は、０．５〜２μｍである。
次に、図９に示すようにハードマスクを用いてｎ＋型のソース領域１０６とｐ型のボディ層１０５を貫くようにトレンチをドライエッチ法を用いて形成する。トレンチ深さは、０．５５〜３．０μｍである。
次に、図１０に示すようにハードマスクを残したまま、トレンチ下部にｐ型不純物、Ａｌやほう素（Ｂ）をイオン注入して、ｐ型の電界緩和層１０８を形成する。高エネルギー（１００ｋｅｖ〜１０００ｋｅＶ）でイオン注入することにより、トレンチ下部中心から離れた位置に電界緩和層１０８を形成することができる。また、高エネルギーで注入するために、イオン注入した際に、不純物分布も拡がり、結果として、電界緩和層１０８の後に形成する抵抗緩和層１０９より幅広となる。電界緩和層１０８の幅は抵抗緩和層１０９より、０．０５〜１μｍ幅広となる。
次に図１１に示すようにハードマスクを残したまま、トレンチ下部にｎ型不純物、Ｎ（窒素）、Ｐ（燐）を斜めイオン注入して、ｎ型の抵抗緩和層１０９をトレンチ下部を覆うように形成する。斜めイオン注入のチルト角度は０〜２０度であり、ツイスト角度を４５度、１３５度、２２５度、３１５度として４回イオン注入を行うことで、トレンチ下部を覆うように抵抗緩和層１０９を形成することができる。また、そのイオン注入のエネルギーは、５ｋｅＶ〜３００ｋｅＶの範囲である。低エネルギーで注入することにより、トレンチ下部と電界緩和層１０８の間に抵抗緩和層１０９を形成することができる。また、その拡がりも電界緩和層１０８よりも狭くすることができる。抵抗緩和層１０９の不純物濃度は電界緩和層１０８より低濃度であり、本実施例では１/５である。
次に、ハードマスクをフッ酸で除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、プラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、０．０３μｍである。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、酸素プラズマ処理により除去する。
次に、図１２に示すように、ｎ−型のドリフト層１０２の表面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、熱ＣＶＤ法により形成された酸化ケイ素（ＳｉＯ２）膜からなる。ゲート絶縁膜１１０の厚さは、０．０５〜０．１５μｍである。また、ゲート絶縁膜１１０に酸化ケイ素より比誘電率が高い高誘電体膜を用いると、オフ時にゲート絶縁膜１１０にかかる電界を緩和することができる。高誘電体膜としては、窒化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムからなる群から１つ又は複数からなる高誘電体膜を用いことができる。
次にゲート絶縁膜上にトレンチを埋め込むようにｎ型の多結晶珪素（Ｓｉ）膜１１１を堆積する。ｎ型の多結晶ケイ素膜１１１の厚さは、トレンチの開口幅に依存するが、０．２５〜１．５μｍである。
次に、図１３に示すように、第５マスク（ゲート電極加工用マスク）を用いて、多結晶ケイ素膜１１１をドライエッチング法により加工して、ゲート電極１１１を形成する。
次に、図１４に示すように、第５マスクを除去した後、ｎ−型のドリフト層１０２の表面上にゲート電極１１１およびゲート絶縁膜１１０を覆うように、プラズマＣＶＤ法により層間絶縁膜１１２を形成する。
次に、図１５に示すように、第６マスク（コンタクト加工用マスク）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７に達する開口部を形成する。
次に、図１６に示すように、第６マスクを除去した後、開口部の底面に露出しているｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に金属シリサイド層１１３を形成する。
まず、図示は省略するが、ｎ−型のドリフト層１０２の表面上に層間絶縁膜１１２および開口部の内部（側面および底面）を覆うように、スパッタリング法により第１金属膜、ニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、０．０５μｍである。続いて、５００〜９００℃のシリサイド化熱処理を施すことにより、開口部の底面において第１金属膜とｎ−型のドリフト層１０２とを反応させて、金属シリサイド層１１３、ニッケルシリサイド（ＮｉＳｉ）層を開口部の底面に露出しているｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、硫酸過水が用いられる。
次に、マスク越しに、層間絶縁膜１１２をドライエッチング法により加工して、ゲート電極１１１に達する開口部（図示は省略）を形成する。
次に、図１７に示すように、ｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部、ならびにゲート電極１１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１１３を介してｎ＋型のソース領域１０７の一部とｐ＋型の電位固定層１０７に電気的に接続するソース配線用電極１１４およびゲート電極１１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。
次に、図１７に示すように、素子保護のためのパッシベーション膜１１５を形成する。パッシベーション膜の膜厚は、２〜１０μｍであり、材質としては酸化ケイ素やポリイミドからなるパッシベーション膜１１５を用いる。
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、スパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、０．１μｍである。
次に、図１８に示すように、レーザーアニールによってシリサイド化処理を施すことによって、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１１６を形成する。続いて、金属シリサイド層１１６を覆うように、ドレイン配線用電極１１７を形成する。ドレイン配線用電極１１７の厚さは、０．４μｍである。
このように、本実施例１によれば、トレンチ型ＭＩＳＦＥＴのｐ型のボディ層１０５とｎ＋型のソース領域１０６を貫いたトレンチの一部を覆うようにｎ型の抵抗緩和層１０９が形成され、かつｐ型の抵抗緩和層より幅広な電界緩和層１０８が形成されることにより、オフ時にゲート絶縁膜１１０にかかる電界を緩和することができるので、ゲート絶縁膜信頼性を損なうことがなく、チャネル・パンチスルーを抑制し、かつ、寄生抵抗が生じることも抑制することができる。また、電界緩和層１０８が形成されることにより帰還容量を低減することができるので、スイッチング速度を速めることが可能であり、誤点弧など回路動作上の信頼性も向上させることが可能である。
このことから、互いに最適化された電界緩和層１０８と抵抗緩和層１０９により、高耐圧・高信頼と高性能を両立したＳｉＣパワートレンチ型ＭＩＳＦＥＴを実現することができる。
本実施例２と前述した実施例１との相違点は、表面がＣ面のＳｉＣエピタキシャル基板１２１を用いて、トレンチ下部のゲート絶縁膜１２０を選択的に厚膜化させることである。
≪炭化珪素半導体装置の製造方法≫
本実施例２による炭化珪素半導体装置の製造方法について図１９〜図２０を用いて工程順に説明する。図１９〜図２０は実施例２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
ｎ型のＳｉＣ基板１１８の表面上にｎ−型のドリフト層１１９を形成する。ｎ＋型のＳｉＣ基板１１９の不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のドリフト層１１９の不純物濃度は、１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板１１８の裏面側にｎ＋型のドレイン領域１２０を形成する。ｎ＋型のドレイン領域１２０の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３の範囲である。実施例１との相違はエピタキシャル基板１０４とエピタキシャル基板１２１の表面と裏面の極性が逆であることである。すなわち、実施例２のエピタキシャル基板１２１の表面はＣ面であり、裏面はＳｉ面である。
ます、周辺部をドライエッチング法で加工することで、一部をリセスさせる（図示せず）。リセスさせる深さは、素子形成部分に形成される電界緩和層１０８の深さに依存し、リセス部でのｐ型のボディ層１０５の深さが電界緩和層１０８底部の深さより深くなるように形成される。リセスさせる深さは、０．６〜５．０μｍである。
次に、ｎ−型のドリフト層１１９の素子形成領域にｐ型のボディ層１０５を形成し、周辺形成領域にｐ型のリング１０５を形成する（図示せず）。ｐ型のボディ層１０５およびｐ型のリング１０５のドリフト層１１９の表面からの深さは、０．５〜２．０μｍである。また、ｐ型のボディ層１０５およびｐ型のリング１０５の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３の範囲である。ここで、周辺形成領域にはｐ型のリング１０５が形成されているが、終端部の構造としては、これに限定されるものではなく、ジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
次に、ｎ−型のドリフト層１１９にｎ型不純物、窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋型のソース領域１０６を形成し、周辺形成領域にｎ＋型のチャネルストッパ４を形成する（図示せず）。ｎ＋型のソース領域１０６およびｎ＋型のチャネルストッパ４のドリフト層１０２の表面からの深さは、０．１〜０．４μｍである。
次に、ｎ−型のドリフト層１１９にｐ型不純物、アルミニウム原子（Ａｌ）をイオン注入して、ｐ＋型の電位固定層１０７を形成する。 次にハードマスクを形成する（図示せず）。まず、酸化ケイ素膜をプラズマ（気相成長法）ＣＶＤを用いて、１〜４．０μｍ堆積させる。続いて、レジストパターンをマスクとして、酸化ケイ素膜をドライエッチング法で加工することで、ハードマスクを形成する。この酸化ケイ素マスクは所望のトレンチ加工を施す部分のみ開口している。開口幅は、０．５〜２μｍである。
次に、ハードマスクを用いてｎ＋型のソース領域１０６とｐ型のボディ層１０５を貫くようにトレンチをドライエッチ法を用いて形成する（図示せず）。
次に、ハードマスクを残したまま、トレンチ下部にｐ型不純物、ＡｌやＢをイオン注入して、ｐ型の電界緩和層１０８を形成する（図示せず）。電界緩和層１０８の不純物イオン注入エネルギーは、１００ｋｅＶ〜１０００ｋｅＶの範囲である。高エネルギーで注入することにより、トレンチ下部中心から離れた位置に電界緩和層１０８を形成することができる。その距離は、０．０５〜０．５μｍである。また、高エネルギーで注入するために、イオン注入した際に、不純物分布も拡がり、結果として、電界緩和層１０８の後に形成する抵抗緩和層１０９より幅広となる。電界緩和層１０８の幅は抵抗緩和層１０９より、０．０５〜１μｍ幅広となる。
次にハードマスクを残したまま、トレンチ下部にｎ型不純物、窒素Ｎ、燐Ｐを斜めイオン注入して、ｎ型の抵抗緩和層１０９をトレンチ下部を覆うように形成する（図示せず）。ｎ型の抵抗緩和層１０９の不純物濃度は、、１×１０１５〜１×１０１８ｃｍ−３である。斜めイオン注入のチルト角度は０〜２０度であり、ツイスト角度を４５度、１３５度、２２５度、３１５度として４回イオン注入を行うことで、トレンチ下部を覆うように抵抗緩和層１０９を形成することができる。また、そのイオン注入のエネルギーは、５ｋｅＶ〜３００ｋｅＶの範囲である。低エネルギーで注入することにより、トレンチ下部と電界緩和層１０８の間に抵抗緩和層１０９を形成することができる。また、その拡がりも電界緩和層１０８よりも狭くすることができる。抵抗緩和層１０９の不純物濃度は電界緩和層１０８より低濃度であり、１/５である。
次に、ハードマスクをフッ酸で除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１２１の表面上および裏面上に、プラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、０．０３μｍである。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１２１に１５００℃以上の温度で２〜３分の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、酸素プラズマ処理により除去する。
次に図１９に示すように、ｎ−型のドリフト層１１９の表面にゲート絶縁膜１１０とトレンチ底部のゲート絶縁膜１２２を形成する。トレンチ底部はＣ面になっており、Ｃ面の熱酸化させた際の酸化速度は他の面方位と比べて速い。即ち、トレンチ側面のゲート絶縁膜１１１に比べてトレンチ底部のゲート絶縁膜１２２は厚く形成することができる。ドライ酸化でゲート絶縁膜１１０及びゲート絶縁膜１２２の一部を形成した場合、ゲート絶縁膜１２２の方がゲート絶縁膜１１０より２〜１０倍厚く形成することができる。また、熱酸化でゲート絶縁膜１１０及びゲート絶縁膜１２２の一部を形成したあと、熱ＣＶＤ法によってゲート絶縁膜１１０及びゲート絶縁膜１２２の膜厚を調整することができる。ゲート絶縁膜１１０の厚さは、０．０５〜０．１５μｍである。また、ゲート絶縁膜１２２の厚さは、０．１〜０．５μｍである。
次に、ゲート絶縁膜上にトレンチを埋め込むようにｎ型の多結晶珪素（Ｓｉ）膜１１１を堆積する（図示せず）。ｎ型の多結晶ケイ素膜１１１の厚さは、トレンチの開口幅に依存するが、０．２５〜１．５μｍである。この多結晶ケイ素膜１１１をドライエッチング法により加工して、ゲート電極１１１を形成するさらに、第５マスクを除去した後、ｎ−型のドリフト層１０２の表面上にゲート電極１１１およびゲート絶縁膜１１０を覆うように、プラズマＣＶＤ法により層間絶縁膜１１２を形成する（図示せず）。
次に、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋型のソース領域１０６の一部およびｐ＋＋型の電位固定層１０７に達する開口部を形成する（図示せず）。
次に、開口部の底面に露出しているｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に金属シリサイド層１１３を形成する（図示せず）。
次に、層間絶縁膜１１２をドライエッチング法により加工して、ゲート電極１１１に達する開口部（図示は省略）を形成する。
次に、ｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部、ならびにゲート電極１１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１１３を介してｎ＋型のソース領域１０７の一部とｐ＋型の電位固定層１０７に電気的に接続するソース配線用電極１１４およびゲート電極１１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。
次に、素子保護のためのパッシベーション膜１１５を形成する。パッシベーション膜の膜厚は、２〜１０μｍであり、材質としては酸化ケイ素またはポリイミドからなるパッシベーション膜１１５を用いる。
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１１８の裏面に、スパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、０．１μｍである。
次に図２０に示すように、レーザーアニールによってシリサイド化処理を施すことによって、第２金属膜とｎ＋型のＳｉＣ基板１１８とを反応させて、ｎ＋型のＳｉＣ基板１１８の裏面側に形成されたｎ＋型のドレイン領域１２０を覆うように金属シリサイド層１１６を形成する。続いて、金属シリサイド層１１６を覆うように、ドレイン配線用電極１１７を形成する。ドレイン配線用電極１１７の厚さは、０．４μｍである。
このように、本実施例２によれば、図２０に示すように、トレンチ型ＭＩＳＦＥＴのトレンチ底部のゲート絶縁膜１２２をトレンチ側壁のゲート絶縁膜１１０より厚くすることができる。したがって、オフ時にゲート絶縁膜１２２にかかる電界をより緩和することができるので、ゲート絶縁膜信頼性が向上したＳｉＣパワートレンチ型ＭＩＳＦＥＴを実現することができる。
本実施例３と前述した実施例１、２との相違点は、ボディ層１０５につながりボディ層１０５より深い位置に形成されたボディ層１２３を有することである。
≪炭化珪素半導体装置の製造方法≫
次に、本実施例３による炭化珪素半導体装置の製造方法について、図２１〜図２２を用いて工程順に説明する。図２１〜図２２は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。
ｎ＋型のＳｉＣ基板（基板）１０１の表面上にｎ−型のドリフト層１０２を形成して、ｎ＋型のＳｉＣ基板１０１とｎ−型のドリフト層１０２とからなるＳｉＣエピタキシャル基板１０４を形成する。ｎ＋型のＳｉＣ基板１０１の不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のドリフト層１０２の不純物濃度は、１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板１０１の裏面側にｎ＋型のドレイン領域１０３を形成する。ｎ＋型のドレイン領域１０３の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３の範囲である。表面の極性はＳｉ面でもＣ面でも構わないが、本実施例ではＳｉ面を仮定している。
ます、周辺部をドライエッチング法で加工することでリセスさせる（図示せず）。リセスさせる深さは、素子形成部分に形成される電界緩和層１０８の深さに依存し、リセス部でのｐ型のボディ層１０５の深さが電界緩和層１０８底部の深さより深くなるように形成される。リセスさせる深さは、０．６〜５．０μｍである。
次に、ｎ−型のドリフト層１０２の素子形成領域にｐ型のボディ層１０５を形成し、周辺形成領域にｐ型のリング１０５を形成する（図示せず）。ｐ型のボディ層１０５およびｐ型のリング１０５のドリフト層１０２の表面からの深さは、０．５〜２．０μｍである。また、ｐ型のボディ層１０５およびｐ型のリング１０５の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３の範囲である。ここで、周辺形成領域にはｐ型のリング１０５が形成されているが、終端部の構造としては、これに限定されるものではなく、ｐ型のジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
次に図２１に示されるように、第７マスク（高エネルギー注入用マスク）を形成し、ｐ型ボディ層１２３を形成する。ｐ型のボディ層１２３の深さは、トレンチ底部の位置によるが、０．５５〜３．０μｍである。不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３の範囲である。ｐ型ボディ層１２３の形成方法はトレンチを一旦形成した後に不純物を注入する方法などさまざまあるが、本実施の例３では高エネルギー注入を用いた方法である。エネルギーは、４００ｋｅＶ〜１５００ｋｅＶの範囲である。このｐ型ボディ層１２３とトレンチ側面との距離は、０．１〜０．５μｍである。
次に、ｎ−型のドリフト層１０２にｎ型不純物、窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋型のソース領域１０６を形成し、周辺形成領域にｎ＋型のチャネルストッパ１０６を形成する（図示せず）。ｎ＋型のソース領域１０６およびｎ＋型のチャネルストッパ１０６のドリフト層１０２の表面からの深さは、０．１〜０．４μｍである。
次に、ｎ−型のドリフト層１０２にｐ型不純物、アルミニウム原子（Ａｌ）をイオン注入して、ｐ＋型の電位固定層１０７を形成する（図示せず）。ｐ＋型の電位固定層１０７のドリフト層１０２の表面からの深さは、０．１〜０．４μｍである。ｐ＋型の電位固定層１０７の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次にハードマスクを形成する（図示せず）。まず、酸化ケイ素膜をプラズマ（気相成長法）ＣＶＤを用いて、１〜４．０μｍ堆積させる。続いて、レジストパターンをマスクとして、酸化ケイ素膜をドライエッチング法で加工することで、ハードマスクを形成する。この酸化ケイ素マスクは所望のトレンチ加工を施す部分に開口している。開口幅は、０．５〜２μｍである。
次に、ハードマスクを用いてｎ＋型のソース領域１０６とｐ型のボディ層１０５を貫くようにトレンチをドライエッチ法を用いて形成する（図示せず）。トレンチ深さは、０．５５〜３．０μｍである。
次に、ハードマスクを残したまま、トレンチ下部にｐ型不純物、ＡｌやＢをイオン注入して、ｐ型の電界緩和層１０８を形成する（図示せず）。電界緩和層１０８の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３であり、イオン注入のエネルギーは、１００ｋｅＶ〜１０００ｋｅＶの範囲である。高エネルギーで注入することにより、トレンチ下部中心から離れた位置に電界緩和層１０８を形成することができる。その距離は、０．０５〜０．５μｍである。また、高エネルギーで注入するために、イオン注入した際に、不純物分布も拡がり、結果として、電界緩和層１０８の後に形成する抵抗緩和層１０９より幅広となる。電界緩和層１０８の幅は抵抗緩和層１０９より、０．０５〜１μｍ幅広となる。
次にハードマスクを残したまま、トレンチ下部にｎ型不純物、Ｎ、Ｐを斜めイオン注入して、ｎ型の抵抗緩和層１０９をトレンチ下部を覆うように形成する（図示せず）。ｎ型の抵抗緩和層１０９の不純物濃度は、１×１０１５〜１×１０１８ｃｍ−３である。斜めイオン注入のチルト角度は０〜２０度であり、ツイスト角度を４５度、１３５度、２２５度、３１５度として４回イオン注入を行うことで、トレンチ下部を覆うように抵抗緩和層１０９を形成することができる。また、そのイオン注入のエネルギーは、５ｋｅＶ〜３００ｋｅＶの範囲である。低エネルギーで注入することにより、トレンチ下部と電界緩和層１０８の間に抵抗緩和層１０９を形成することができる。また、その拡がりも電界緩和層１０８よりも狭くすることができる。抵抗緩和層１０９の不純物濃度は電界緩和層１０８より低濃度であり、１/５である。
次に、ハードマスクをフッ酸で除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、プラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、０．０３μｍである。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、酸素プラズマ処理により除去する。
次に、ｎ−型のドリフト層１０２の表面にゲート絶縁膜１１０を形成する（図示せず）。ゲート絶縁膜１１０は、熱ＣＶＤ法により形成された酸化ケイ素（ＳｉＯ２）膜からなる。ゲート絶縁膜１１０の厚さは、０．０５〜０．１５μｍである。
次に、ゲート絶縁膜上にトレンチを埋め込むようにｎ型の多結晶珪素（Ｓｉ）膜１１１を堆積する（図示せず）。ｎ型の多結晶ケイ素膜１１１の厚さは、トレンチの開口幅に依存するが、０．２５〜１．５μｍである。
次に、多結晶ケイ素膜１１１をドライエッチング法により加工して、ゲート電極１１１を形成する（図示せず）。
次に、第５マスクを除去した後、ｎ−型のドリフト層１０２の表面上にゲート電極１１１およびゲート絶縁膜１１０を覆うように、プラズマＣＶＤ法により層間絶縁膜１１２を形成する（図示せず）。
次に、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋型のソース領域１０６の一部およびｐ＋＋型の電位固定層１０７に達する開口部を形成する（図示せず）。
次に、開口部の底面に露出しているｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に金属シリサイド層１１３を形成する（図示せず）。
次に、層間絶縁膜１１２をドライエッチング法により加工して、ゲート電極１１１に達する開口部（図示は省略）を形成する。
次に、ｎ＋型のソース領域１０６の一部およびｐ＋型の電位固定層１０７のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部、ならびにゲート電極１１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１１３を介してｎ＋型のソース領域１０７の一部とｐ＋型の電位固定層１０７に電気的に接続するソース配線用電極１１４およびゲート電極１１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。
次に、素子保護のためのパッシベーション膜１１５を形成する。パッシベーション膜の膜厚は、２〜１０μｍであり、材質としては酸化ケイ素またはポリイミドからなるパッシベーション膜１１５を用いる。
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、スパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、０．１μｍである。
次に図２２に示すように、レーザーアニールによってシリサイド化処理を施すことによって、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１１６を形成する。続いて、金属シリサイド層１１６を覆うように、ドレイン配線用電極１１７を形成する。ドレイン配線用電極１１７の厚さは、０．４μｍである。
このように、本実施例３によれば、図２２に示すように、トレンチ型ＭＩＳＦＥＴのボディ層１０５の下部にボディ層１２３を設けることにより、オフ時にゲート絶縁膜１２２にかかる電界をより緩和することができる。したがって、ゲート絶縁膜信頼性が向上したＳｉＣパワートレンチ型ＭＩＳＦＥＴを実現することができる。
１…半導体チップ、
２…アクティブ領域（素子形成領域）、３…ＦＬＲ、
４…チャネルストッパ、
５…ゲート配線用電極、
６…開口部、
７…ソース配線用電極、
１０１…ＳｉＣ基板（基板）、
１０２…ドリフト層、
１０３…ドレイン領域、
１０５…ｐ型のボディ層（ウェル領域）
１０６…ソース領域、
１０７…電位固定層、
１０８…電界緩和層、
１０９…抵抗緩和層、
１１０…ゲート絶縁膜、
１１１…ゲート電極、
１１２…層間絶縁膜、
１１３…金属シリサイド、
１１４…ソース電極、
１１５…パッシベーション膜、
１１６…金属シリサイド、
１１７…ドレイン電極、
１１８…ＳｉＣ基板、
１１９…ドリフト層、
１２０…ｎドレイン領域、
１２２…トレンチ底部のゲート絶縁膜、
１２３…深い位置に形成されたｐ型のボディ層

Claims (11)

  1. 第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
    前記第１主面上に配置された炭化珪素からなる第１導電型ドリフト層と、
    前記ドリフト層上に配置された前記第１導電型とは異なる第２導電型のボディ層と、
    前記ボディ層に接する第1導電型のソース領域と、
    前記ボディ層内を貫通して前記ドリフト層まで至るトレンチと、
    前記トレンチの内壁に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ボディ層に接するゲート電極と、
    前記基板の第２主面に配置された第１導電型のドレイン領域と、
    前記ドリフト層内のトレンチに接する抵抗緩和層と、
    前記抵抗緩和層の底部の一部に接し、前記抵抗緩和層より幅が広い電界緩和層を有することを特徴とする炭化珪素半導体装置。
  2. 請求項１において、前記電界緩和層の不純物濃度が前記抵抗緩和層より高濃度であることを特徴とする炭化珪素半導体装置。
  3. 第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
    前記基板の前記第１主面上配置された炭化珪素からなる第１導電型ドリフト層と、
    前記ドリフト層上に配置された前記第１導電型とは異なる第２導電型のボディ層と、
    前記ボディ層に接する第1導電型のソース領域と、
    前記ボディ層内を貫通して、前記ドリフト層まで至るトレンチと、
    前記トレンチの内壁を覆っているゲート絶縁膜と、
    前記ゲート絶縁膜を介してボディ層に接するゲート電極と、
    前記基板の第２主面に配置された第１導電型のドレイン領域と、
    前記ドリフト層内のトレンチに接し、かつ前記ドリフト層よりも高濃度に不純物が注入された第１導電型の第1半導体領域と、
    前記第1半導体領域に接し、かつ前記第1半導体領域より幅が広い第２導電型の第２半導体領域とを有することを特徴とする炭化珪素半導体装置。
  4. 請求項３において、
    前記第２半導体領域の不純物濃度が前記第1半導体領域の不純物濃度より高濃度であることを特徴とする炭化珪素半導体装置。
  5. 請求項３において、
    前記第２半導体領域の幅が前記第１半導体領域より０．０５〜１μｍだけ広いことを特徴とする炭化珪素半導体装置。
  6. 請求項３において、
    前記トレンチの下部中心から前記第２半導体領域の距離が０．０５〜０．５μｍであることを特徴とする炭化珪素半導体装置。
  7. 請求項３において、
    前記第１半導体領域の不純物濃度が前記第２半導体領域の不純物濃度の１/５以下であることを特徴とする炭化珪素半導体装置。
  8. 請求項３において、
    前記周辺部がリセスされ、リセス部分にターミネーション構造があり、
    前記第２半導体領域は、前記周辺部のターミネーションに設けず、アクティブ領域に設けることを特徴とする炭化珪素半導体装置。
  9. （ａ）第１導電型である第１炭化珪素層の第１主面上に、第１炭化珪素層よりも低濃度な第１導電型の第２炭化珪素層を備えたエピタキシャル基板の第１主面側から前記第１導電型とは異なる第２導電型の不純物を前記第２炭化珪素層よりより浅く注入して第３炭化珪素層を形成する工程、
    （ｂ）前記第３炭化珪素層の第１主面側から、前記工程（ａ）の不純物注入深さより浅く第１導電型の不純物を注入して第４炭化珪素層を形成する工程、
    （ｃ）前記第４炭化珪素層の第１主面側から、前記第３炭化珪素層を貫通して前記第４炭化珪素層にまで至るトレンチを形成する工程、
    （ｄ）前記第３炭化珪素層の第１主面側から、第２導電型の不純物を注入して前記トレンチの下方に第５炭化珪素層を形成する工程と、
    （ｅ）前記第４炭化珪素層内のトレンチ表面から、前記第５炭化珪素層と前記トレンチの間に第１導電型の不純物を斜め注入して第６炭化珪素層を形成する工程と、
    を有することを特徴とする炭化珪素半導体装置の製造方法。
  10. 請求項９において、
    前記工程（ａ）の前に、前記炭化珪素半導体装置の周辺をリセスする工程を備え、
    前記リセスする深さは、工程（ａ）により、前記第５炭化珪素層の下部よりも下方に第２導電型不純物が注入されることを特徴とする炭化珪素半導体装置の製造方法。
  11. 請求項１０において、
    前記工程（ｅ）の後に、前記トレンチ下部の膜厚が前記トレンチ側壁部の膜厚より厚いゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。
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