JPWO2012165329A1 - トレンチゲートパワー半導体装置及びその製造方法 - Google Patents

トレンチゲートパワー半導体装置及びその製造方法 Download PDF

Info

Publication number
JPWO2012165329A1
JPWO2012165329A1 JP2012540208A JP2012540208A JPWO2012165329A1 JP WO2012165329 A1 JPWO2012165329 A1 JP WO2012165329A1 JP 2012540208 A JP2012540208 A JP 2012540208A JP 2012540208 A JP2012540208 A JP 2012540208A JP WO2012165329 A1 JPWO2012165329 A1 JP WO2012165329A1
Authority
JP
Japan
Prior art keywords
trench gate
semiconductor device
power semiconductor
gate power
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012540208A
Other languages
English (en)
Other versions
JP5554417B2 (ja
Inventor
渡辺　祐司
祐司 渡辺
雅人 岸
雅人 岸
広輝 佐藤
広輝 佐藤
竹森　俊之
俊之 竹森
道明 丸岡
道明 丸岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2012540208A priority Critical patent/JP5554417B2/ja
Application granted granted Critical
Publication of JP5554417B2 publication Critical patent/JP5554417B2/ja
Publication of JPWO2012165329A1 publication Critical patent/JPWO2012165329A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Abstract

本発明のトレンチゲートパワー半導体装置１００は、ｎ−型のドリフト層１１４と、ｐ型のボディ層１２０と、溝１２４と、ｎ＋型のソース領域１３２と、溝１２４の内周面に形成してなるゲート絶縁膜１２６と、ゲート絶縁膜１２６の内周面に形成してなるゲート電極膜１２８と、ゲート電極膜１２８と絶縁されるとともに、ソース領域１３２と接して形成してなるソース電極層１３６とを備え、ドリフト層１１４において隣接する溝１２４に挟まれた領域には、溝１２４よりも深く延在するｐ型の埋め込み領域１４０がボディ層１２０に接するように形成され、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置が、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。本発明のトレンチゲートパワー半導体装置１００によれば、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能となる。

Description

本発明は、トレンチゲートパワー半導体装置及びその製造方法に関する。
従来より、トレンチゲートパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバーターなど各種電源装置に広く用いられている（例えば、特許文献１参照。）。図１２は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。
従来のトレンチゲートパワーＭＯＳＦＥＴ９００は、図１２に示すように、ｎ＋型のドレイン層９１２と、ドレイン層９１２上に位置するｎ−型のドリフト層９１４と、ドリフト層９１４上に位置するｐ型のボディ層９２０と、ボディ層９２０を開口し、ドリフト層９１４に達して形成してなる溝９２４と、ボディ層９２０内に配置されるとともに、少なくとも一部を溝９２４の内周面に露出させて形成してなるｎ＋型のソース領域９３２と、溝９２４の内周面に形成してなるゲート絶縁膜９２６と、ゲート絶縁膜９２６の内周面に形成してなるゲート電極層９２８と、ゲート電極層９２８と絶縁されるとともに、ソース領域９３２と接して形成してなるソース電極層（図示せず。）とを備える。そして、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、ドリフト層９１４において隣接する溝９２４に挟まれた領域には、溝よりも深く延在するｐ＋型埋め込み領域９４０がボディ層９２０から下方に突出するように形成されている。なお、図１２中、符号９３４はｐ＋型コンタクト領域を示す。
従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、通常のプレーナゲートパワーＭＯＳＦＥＴの場合よりも単位セル面積を縮小することが可能であるため、通常のプレーナゲートパワーＭＯＳＦＥＴの場合よりもオン抵抗を低減することが可能となる。
また、従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、ドリフト層９１４において隣接する溝９２４に挟まれた領域には、溝よりも深く延在するｐ＋型埋め込み領域９４０がボディ層９２０から下方に突出するように形成されているため、逆バイアス時においては溝９２４の底面近傍における電界が緩和され、逆耐圧を高くすることが可能となる。
米国特許第５０７２２６６号明細書
しかしながら、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、ｐ＋型埋め込み領域９４０の存在に起因して順バイアス時にオン電流が流れる領域が狭くなるため、より一層オン抵抗を低くすることが困難であるという問題がある。
なお、このような問題は、ｐとｎとを逆にしたトレンチゲートパワーＭＯＳＦＥＴの場合にも同様に見られる問題である。また、このような問題はトレンチゲートパワーＭＯＳＦＥＴの場合だけに存在する問題ではなく、トレンチゲートＩＧＢＴその他のトレンチゲートパワー半導体装置全般に存在する問題である。
そこで、本発明は、上記した問題を解決するためになされたもので、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置を提供することを目的とする。
［１］本発明のトレンチゲートパワー半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に位置し、前記第１導電型とは反対の第２導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型の第１半導体領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、前記ゲート電極膜と絶縁されるとともに、前記第１半導体領域と接して形成してなる第１電極層とを備え、前記ドリフト層において隣接する前記溝に挟まれた領域には、前記溝よりも深く延在する第２導電型の埋め込み領域が前記ボディ層に接するように形成され、前記埋め込み領域における第２導電型不純物が最大濃度を示す深さ位置が、前記ボディ層の底面と前記埋め込み領域の底面との中間に位置する深さ位置よりも深いところにあることを特徴とする。
［２］本発明のトレンチゲートパワー半導体装置においては、前記ドリフト層における前記埋め込み領域の周囲には、前記埋め込み領域を覆うように、前記ドリフト層よりも高濃度の第１導電型不純物を含有する高濃度第１導電型半導体領域が形成されていることが好ましい。
［３］本発明のトレンチゲートパワー半導体装置においては、前記溝の底面の深さ位置が、前記ボディ層の底面と前記ドリフト層の底面との中間に位置する深さ位置よりも深いところにあることが好ましい。
［４］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、前記第１半導体領域は、ソース領域であり、前記第１電極層は、ソース電極層であり、前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることが好ましい。
［５］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、前記第１半導体領域は、エミッタ領域であり、前記第１電極層は、エミッタ電極層であり、前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることが好ましい。
［６］本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置（上記［１］〜［５］のいずれかに記載のトレンチゲートパワー半導体装置）を製造するためのトレンチゲートパワー半導体装置の製造方法であって、高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入して、前記埋め込み領域を形成することを特徴とする。
［７］本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置（上記［２］に記載のトレンチゲートパワー半導体装置）を製造するためのトレンチゲートパワー半導体装置の製造方法であって、高エネルギーイオン注入装置を用いたイオン注入法により前記ドリフト層の所定領域に第１導電型不純物をイオン注入するとともに、高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入することにより、前記高濃度第１導電型半導体領域及び前記埋め込み領域を形成することを特徴とする。
本発明のトレンチゲートパワー半導体装置によれば、埋め込み領域における第２導電型不純物が最大濃度を示す深さ位置が、ボディ層の底面と埋め込み領域の底面との中間に位置する深さ位置よりも深いところにあるため、後述する図２に示すように、逆バイアス時においては溝の底面近傍における電界がより一層緩和されるようになり、従来のトレンチゲートパワーＭＯＳＦＥＴ９００の場合よりも一層逆耐圧を高くすることが可能となる。
このため、逆耐圧を維持したままドリフト領域の不純物濃度を高くすることが可能となるため、従来のトレンチゲートパワーＭＯＳＦＥＴの場合よりも一層オン抵抗を低くすることが可能となる。従って、本発明のトレンチゲートパワー半導体装置は、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
本発明のトレンチゲートパワー半導体装置の製造方法（上記［６］に記載のトレンチゲートパワー半導体装置の製造方法）によれば、本発明のトレンチゲートパワー半導体装置（上記［１］〜［５］のいずれかに記載のトレンチゲートパワー半導体装置）を製造することができる。
本発明のトレンチゲートパワー半導体装置の製造方法（上記［７］に記載のトレンチゲートパワー半導体装置の製造方法）によれば、本発明のトレンチゲートパワー半導体装置（上記［２］に記載のトレンチゲートパワー半導体装置）を製造することができる。
実施形態１に係るトレンチゲートパワー半導体装置１００を説明するために示す図である。 逆バイアス時における電位分布を模式的に示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態２に係るトレンチゲートパワー半導体装置１０２を説明するために示す図である。 実施形態２に係るトレンチゲートパワー半導体装置１０２を製造する方法を説明するために示す図である。 実施形態３に係るトレンチゲートパワー半導体装置１０４の断面である。 変形例に係るトレンチゲートパワー半導体装置２００の断面図である。 従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。
以下、本発明のトレンチゲートパワー半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。
［実施形態１］
１．実施形態１に係るトレンチゲートパワー半導体装置１００
図１は、実施形態１に係るトレンチゲートパワー半導体装置１００を説明するために示す図である。図１（ａ）はトレンチゲートパワー半導体装置１００の断面図であり、図１（ｂ）はトレンチゲートパワー半導体装置１００におけるｐ不純物及びｎ不純物の濃度プロファイルを示す図である。
実施形態１に係るトレンチゲートパワー半導体装置１００は、図１（ａ）に示すように、ｎ−型のドリフト層１１４と、ドリフト層１１４上に位置するｐ型のボディ層１２０と、ボディ層１２０を開口し、ドリフト層１１４に達して形成してなる溝１２４と、ボディ層１２０内に配置されるとともに、少なくとも一部を溝１２４の内周面に露出させて形成してなるｎ＋型のソース領域（第１半導体領域）１３２と、溝１２４の内周面に形成してなるゲート絶縁膜１２６と、ゲート絶縁膜１２６の内周面に形成してなるゲート電極膜１２８と、ゲート電極膜１２８と絶縁されるとともに、ソース領域１３２と接して形成してなるソース電極層（第１電極層）１３６とを備えるトレンチゲートパワーＭＯＳＦＥＴである。
そして、実施形態１に係るトレンチゲートパワー半導体装置１００においては、ドリフト層１１４において隣接する溝１２４に挟まれた領域には、溝１２４よりも深く延在するｐ型の埋め込み領域１４０がボディ層１２０に接するように形成されており、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐが、図１（ａ）及び図１（ｂ）に示すように、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。なお、図１（ａ）中、符号１１０は半導体基体を示し、符号１３０は保護絶縁膜を示し、符号１３４はｐ＋型のコンタクト領域を示し、符号１１２はｎ＋型のドレイン層を示し、符号１３８はドレイン電極層を示す。
ドレイン層１１２の厚さは例えば３００μｍであり、ドレイン層１１２の不純物濃度は例えば２×１０１９ｃｍ−３である。また、ドリフト層１１４の厚さは例えば２０μｍであり、ドリフト層１１４の不純物濃度は例えば１×１０１５ｃｍ−３である。また、ボディ層１２０の厚さは例えば１．５μｍであり、ボディ層１２０の不純物濃度は、表面において例えば１×１０１７ｃｍ−３である。
溝の深さは例えば２μｍである。ソース領域１３２の深さは例えば０．３μｍであり、ソース領域１３２の不純物濃度は例えば２×１０１９ｃｍ−３である。コンタクト領域１３４の深さは例えば１μｍであり、コンタクト領域１３４の不純物濃度は例えば２×１０１９ｃｍ−３である。ゲート絶縁膜１２６の厚さは例えば０．１μｍである。ゲート電極層１２８は例えばリンをドープしたポリシリコンからなる。ソース電極層１３６は、例えばアルミニウムからなり、厚さが例えば５μｍである。ソース電極層１３６は保護絶縁膜１３０によりゲート電極層１２８と絶縁されている。ドレイン電極層１３８は、例えばニッケルからなり、厚さが例えば２μｍである。
埋め込み領域１４０の底面Ｐ３の深さ位置は、ボディ層１２０の底面Ｐ２から５μｍだけ深い位置にある。そして、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐは、ボディ層１２０の底面Ｐ２から３μｍだけ深い位置にある。従って、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐは、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。
２．実施形態１に係るトレンチゲートパワー半導体装置１００の効果
図２は、逆バイアス時における電位分布を模式的に示す図である。図２（ａ）は実施形態１に係るトレンチゲートパワー半導体装置１００における逆バイアス時の電位分布を模式的に示す図であり、図２（ｂ）は比較例に係るトレンチゲートパワー半導体装置１００ａにおける逆バイアス時の電位分布を模式的に示す図である。実施形態１に係るトレンチゲートパワー半導体装置１００は、後述する「実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法」により製造する。また、比較例に係るトレンチゲートパワー半導体装置１００ａは、後述する「比較例に係るトレンチゲートパワー半導体装置１００ａを製造する方法」方法により製造する。なお、図２中、等電位線を破線で示す。
実施形態１に係るトレンチゲートパワー半導体装置１００によれば、図１（ｂ）に示すように、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐが、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面との中間に位置する深さ位置よりも深いところにあるため、図２に示すように、逆バイアス時においては溝１２４の底面近傍における電界がより一層緩和されるようになり、従来のトレンチゲートパワーＭＯＳＦＥＴ９００の場合よりも一層逆耐圧を高くすることが可能となる。このため、実施形態１に係るトレンチゲートパワー半導体装置１００によれば、逆耐圧を維持したままドリフト領域の不純物濃度を高くすることが可能となるため、従来のトレンチゲートパワーＭＯＳＦＥＴの場合よりも一層オン抵抗を低くすることが可能となる。
従って、実施形態１に係るトレンチゲートパワー半導体装置１００は、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
３．実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法
実施形態１に係るトレンチゲートパワー半導体装置１００は、以下のような方法により製造することができる。
図３〜図７は、実施形態１に係るトレンチゲートパワー半導体装置の製造方法を説明するために示す図である。図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）及び図７（ａ）〜図７（ｃ）は各工程図である。
（１）半導体基体準備工程
図３（ａ）に示すように、ドレイン層１１２となるｎ＋型半導体基板と、ドリフト層１１４及びボディ層１２０となるｎ−型エピタキシャル層１１３とが積層された構造の半導体基体１１０を準備する。
（２）溝形成工程
その後、図３（ｂ）に示すように、ｎ−型エピタキシャル層１１３の表面から所定深さの溝１２４を形成する。溝の深さは例えば２μｍとする。
（３）ゲート絶縁膜形成工程
その後、酸化性雰囲気の下で半導体基体１１０に熱処理を施して、図３（ｃ）に示すように、ｎ−型エピタキシャル層１１３の表面及び溝１２４の内周面（底面及び側面）に熱酸化膜１２６，１２６’を形成する。当該熱酸化膜１２６，１２６’のうち溝１２４の内周面（底面及び側面）に形成された熱酸化膜１２６がゲート絶縁膜１２６となる。
（４）ゲート電極層形成工程
その後、図４（ａ）に示すように、ｎ−型エピタキシャル層１１３の表面側から、溝１２４を埋めるようにドープトポリシリコン膜１２８’を形成する。
その後、図４（ｂ）に示すように、ポリシリコン膜１２８’のエッチバックを行い、溝１２４の内部にのみポリシリコン膜１２８’を残した状態でポリシリコン膜１２８’を除去する。これにより、溝１２４の内周面にゲート電極層１２８が形成される。
（５）ｐ型ボディ層形成工程
その後、図４（ｃ）に示すように、ｎ−型エピタキシャル層１１３の表面側からイオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。イオン注入は、比較的低い加速電圧（例えば１００ｅＶ）かつ比較的低ドーズ量（例えば１×１０１３ｃｍ−２）の条件にて行う。
次に、半導体基体１１０に熱処理（例えば１０００℃、１時間）を施してｐ型不純物を拡散及び活性化させることにより、図５（ａ）に示すように、ボディ層１２０を形成する。
（６）埋め込み層を形成するためのイオン注入工程
その後、ボディ層１２０の表面における所定領域にマスクＭ１を形成した後、当該マスクＭ１を介して、図５（ｂ）、図５（ｃ）及び図６（ａ）に示すように、ｎ−型エピタキシャル層１１３の表面側から多段階イオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。この工程は、まず、第１の加速電圧（例えば６００ｋｅＶ）かつ第１のドーズ量（例えば１×１０１３ｃｍ−２）の条件でボロンイオンを注入し、その後、第２の加速電圧（例えば５５０ｋｅＶ）かつ第２のドーズ量（例えば３×１０１２ｃｍ−２）の条件でボロンイオンを注入し、その後、第３の加速電圧（例えば５００ｋｅＶ）かつ第２のドーズ量（例えば１×１０１２ｃｍ−２）の条件でボロンイオンを注入することにより行う。
（７）コンタクト領域を形成するためのイオン注入工程
その後、図６（ｂ）に示すように、マスクＭ１をつけたまま、当該マスクＭ１を介してｐ型不純物（例えばボロンイオン）のイオン注入を行う。この工程は、比較的低い加速電圧（例えば５０ｋｅＶ）かつ比較的高いドーズ量（例えば５×１０１５ｃｍ−２）の条件でボロンイオンを注入することにより行う。
（８）ソース領域を形成するためのイオン注入工程
その後、図６（ｃ）に示すように、ボディ層１２０の表面からマスクＭ１を除去し、ボディ層１２０の表面における所定領域にマスクＭ２を形成した後、当該マスクＭ２を介してｎ型不純物（例えばヒ素イオン）のイオン注入を行う。この工程は、比較的低い加速電圧（例えば５０ｋｅＶ）かつ比較的高いドーズ量（例えば１×１０１５ｃｍ−２）の条件でヒ素イオンを注入することにより行う。
（９）不純物イオン活性化工程
その後、半導体基体１１０に熱処理を施してｎ型不純物及びｐ型不純物を活性化させる。これにより、図７（ａ）に示すように、ボディ層１２０内にソース領域１３２及びコンタクト領域１３４が形成されるとともにドリフト層１１４内に図１（ｂ）に示すような濃度プロファイルを有する埋め込み領域１４０が形成される。
（１０）保護絶縁膜形成工程
その後、ボディ層１２０の表面における熱酸化膜１２６’を除去した後、半導体基体１１０に熱処理を施してボディ層１２０の表面及び溝１２４上部の内周面にシリコンの熱酸化膜を形成し、その後、ボディ層１２０の表面側から気相法によりＰＳＧ膜を形成することにより積層膜を形成し、さらにその後、ゲート電極層１２８の上部を残して積層膜をエッチングにより除去する。これにより、図７（ｂ）に示すように、ゲート電極層１２８の上部に保護絶縁膜１３０が形成される。
（１１）ソース電極層形成工程及びドレイン電極層形成工程
その後、図７（ｃ）に示すように、ボディ層１２０及び保護絶縁膜１３０を覆うようにソース電極層１３６を形成し、ｎ＋型ドレイン層１１２の表面にドレイン電極層１３８を形成する。
以上のようにして、実施形態１に係るトレンチゲートパワー半導体装置１００を製造することができる。
４．比較例に係るトレンチゲートパワー半導体装置１００ａを製造する方法
比較例に係るトレンチゲートパワー半導体装置１００ａは、「埋め込み層を形成するためのイオン注入工程」以外の工程は、実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法と同様の方法により製造する。そして、「埋め込み層を形成するためのイオン注入工程」は、以下のようにして行う。
（６’）埋め込み層を形成するためのイオン注入工程
その後、ボディ層１２０の表面における所定領域にマスクＭ１を形成した後、当該マスクＭ１を介して、ｎ−型エピタキシャル層１１３の表面側から多段階イオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。この工程は、まず、第１の加速電圧（例えば６００ｋｅＶ）かつ所定のドーズ量（例えば３×１０１２ｃｍ−２）の条件でボロンイオンを注入し、その後、第２の加速電圧（例えば５５０ｋｅＶ）かつ上記した所定のドーズ量（例えば３×１０１２ｃｍ−２）の条件でボロンイオンを注入し、その後、第３の加速電圧（例えば５００ｋｅＶ）かつ上記した所定のドーズ量（例えば３×１０１２ｃｍ−２）の条件でボロンイオンを注入することにより行う。
［実施形態２］
図８は、実施形態２に係るトレンチゲートパワー半導体装置１０２を説明するために示す図である。図８（ａ）はトレンチゲートパワー半導体装置１０２の断面図であり、図８（ｂ）はトレンチゲートパワー半導体装置１０２におけるｐ不純物及びｎ不純物の濃度プロファイルを示す図である。図９は、実施形態２に係るトレンチゲートパワー半導体装置１０２を製造する方法を説明するために示す図である。図９（ａ）〜図９（ｃ）は主要な工程を示す図である。なお、図９（ａ）は図５（ａ）に対応する図であり、図９（ｃ）は図５（ｂ）に対応する図である。
実施形態２に係るトレンチゲートパワー半導体装置１０２は、基本的には実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するが、図８に示すように、ドリフト層１１４における埋め込み領域１４０の周囲には、埋め込み領域１４０を覆うように、ドリフト層１１４よりも高濃度のｎ型不純物を含有するｎ＋型半導体領域１４２が形成されている点で実施形態１に係るトレンチゲートパワー半導体装置１００とは異なる。
このように、実施形態２に係るトレンチゲートパワー半導体装置１０２は、上記したようなｎ＋型半導体領域１４２が形成されている点で実施形態１に係るトレンチゲートパワー半導体装置１００とは異なるが、実施形態１に係るトレンチゲートパワー半導体装置１００の場合と同様に、上記した構造の埋め込み領域１４０を備えるため、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
また、実施形態２に係るトレンチゲートパワー半導体装置１０２によれば、埋め込み領域１４０を覆うようにｎ＋型半導体領域１４２が形成されているため、ドリフト層１１４においてオン電流が流れる領域にｐ型不純物が拡散することが極力抑制され、より一層オン抵抗を低くすることが可能となる。
なお、実施形態２に係るトレンチゲートパワー半導体装置１０２は、埋め込み領域１４０を覆うようにｎ＋型半導体領域１４２が形成されている点以外の点については、実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するため、実施形態１に係るトレンチゲートパワー半導体装置１００が有する効果のうち該当する効果を有する。
実施形態２に係るトレンチゲートパワー半導体装置１０２は、実施形態１に係るトレンチゲートパワー半導体装置１００の製造方法とほぼ同様の工程により製造することができる。但し、図９に示すように、ｐ型ボディ層形成工程と、埋め込み層を形成するためのイオン注入工程との間に、埋め込み領域１４０を覆うこととなる領域（埋め込み領域１４０よりも若干大きめ領域）にｎ＋型半導体領域を形成するためのイオン注入工程をさらに備える。当該イオン注入工程は、高エネルギーイオン注入装置を用いて行うことができる。これにより、図８に示す実施形態２に係るトレンチゲートパワー半導体装置１０２を製造することができる。
［実施形態３］
図１０は、実施形態３に係るトレンチゲートパワー半導体装置１０４の断面図である。実施形態３に係るトレンチゲートパワー半導体装置１０４は、基本的には実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するが、溝１２４の底面の深さ位置が実施形態１に係るトレンチゲートパワー半導体装置１００とは異なる。すなわち、実施形態３に係るトレンチゲートパワー半導体装置１０４においては、図１０に示すように、溝１２４の底面の深さ位置が、ボディ層１２０の底面とドリフト層１１４の底面との中間に位置する深さ位置よりも深いところにある。
このように、実施形態３に係るトレンチゲートパワー半導体装置１０４は、溝１２４の底面の深さ位置が実施形態１に係るトレンチゲートパワー半導体装置１００の場合とは異なるが、実施形態１に係るトレンチゲートパワー半導体装置１００の場合と同様に、上記した構造の埋め込み領域１４０を備えるため、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
また、実施形態３に係るトレンチゲートパワー半導体装置１０２によれば、溝１２４の底面の深さ位置が、ボディ層１２０の底面とドリフト層１１４の底面との中間に位置する深さ位置よりも深いところにあるため、実施形態１に係るトレンチゲートパワー半導体装置１００の場合と同様に、従来よりもオン抵抗をより一層低減することが可能となる。
なお、実施形態３に係るトレンチゲートパワー半導体装置１０２においては、実施形態２に係るトレンチゲートパワー半導体装置１０２の場合と同様に、ドリフト層１１４における埋め込み領域１４０の周囲には、埋め込み領域１４０を覆うように、ドリフト層１１４よりも高濃度のｎ型不純物を含有するｎ＋型半導体領域１４２が形成されていてもよい。この場合には、溝１２４の底面の深さ位置をボディ層１２０の底面とドリフト層１１４の底面との中間に位置する深さ位置よりも深いところにしたとしても、逆耐圧が低減してしまうこともない。
なお、実施形態３に係るトレンチゲートパワー半導体装置１０４は、溝１２４の底面の深さ位置以外の点については、実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するため、実施形態１に係るトレンチゲートパワー半導体装置１００が有する効果のうち該当する効果を有する。
以上、本発明のトレンチゲートパワー半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記した実施形態１においては、３段階のイオン注入により多段階イオン注入法を行ったが、本発明はこれに限定されるものではない。２段階のイオン注入により多段階イオン注入法を行ってもよいし、４段階以上のイオン注入により多段階イオン注入法を行ってもよい。
（２）上記した各実施形態においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明のトレンチゲートパワー半導体装置を説明したが、本発明はこれに限定されるものではない。図１１は、変形例に係るトレンチゲートパワー半導体装置２００の断面図である。図１１に示すように、本発明は、例えばトレンチゲートＩＧＢＴにも適用可能である。
（３）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
１００，１０２，１０４，２００…トレンチゲートパワー半導体装置、１１０，２１０，９１０…半導体基体、１１２，９１２…ドレイン層、１１３…ｎ−型エピタキシャル層、１１４，２１４，９１４…ドリフト層、１２０，２２０，９２０…ボディ層、１２４，２２４，９２４…溝、１２６，２２６，９２６…ゲート絶縁膜、１２６’…シリコン酸化膜、１２８’…ポリシリコン層、１２８，２２８，９２８…ゲート電極層、１３０，２３０，９３０…保護絶縁膜、１３２，９３２…ソース領域、１３４，２３４，９３４…コンタクト領域、１３６，９３６…ソース電極層、１３８，９３８…ドレイン電極層、１４０，２４０…埋め込み領域、１４２…ｎ＋型半導体領域、２１２…コレクタ層、２３２…エミッタ領域、２３６…エミッタ電極層、２３８…コレクタ電極層、９００…トレンチゲートパワーＭＯＳＦＥＴ

Claims (7)

  1. 第１導電型のドリフト層と、
    前記ドリフト層上に位置し、前記第１導電型とは反対の第２導電型のボディ層と、
    前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、
    前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型の第１半導体領域と、
    前記溝の内周面に形成してなるゲート絶縁膜と、
    前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、
    前記ゲート電極膜と絶縁されるとともに、前記第１半導体領域と接して形成してなる第１電極層とを備え、
    前記ドリフト層において隣接する前記溝に挟まれた領域には、前記溝よりも深く延在する第２導電型の埋め込み領域が前記ボディ層に接するように形成され、
    前記埋め込み領域における第２導電型不純物が最大濃度を示す深さ位置が、前記ボディ層の底面と前記埋め込み領域の底面との中間に位置する深さ位置よりも深いところにあることを特徴とするトレンチゲートパワー半導体装置。
  2. 請求項１に記載のトレンチゲートパワー半導体装置において、
    前記ドリフト層における前記埋め込み領域の周囲には、前記埋め込み領域を覆うように、前記ドリフト層よりも高濃度の第１導電型不純物を含有する高濃度第１導電型半導体領域が形成されていることを特徴とするトレンチゲートパワー半導体装置。
  3. 請求項１又は２に記載のトレンチゲートパワー半導体装置において、
    前記溝の底面の深さ位置が、前記ボディ層の底面と前記ドリフト層の底面との中間に位置する深さ位置よりも深いところにあることを特徴とするトレンチゲートパワー半導体装置。
  4. 請求項１〜３のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、
    前記第１半導体領域は、ソース領域であり、
    前記第１電極層は、ソース電極層であり、
    前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
  5. 請求項１〜３のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、
    前記第１半導体領域は、エミッタ領域であり、
    前記第１電極層は、エミッタ電極層であり、
    前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
  6. 請求項１〜５のいずれかに記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
    高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入して、前記埋め込み領域を形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。
  7. 請求項２に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
    高エネルギーイオン注入装置を用いたイオン注入法により前記ドリフト層の所定領域に第１導電型不純物をイオン注入するとともに、高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入することにより、前記高濃度第１導電型半導体領域及び前記埋め込み領域を形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。
JP2012540208A 2011-05-27 2012-05-25 トレンチゲートパワー半導体装置及びその製造方法 Active JP5554417B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012540208A JP5554417B2 (ja) 2011-05-27 2012-05-25 トレンチゲートパワー半導体装置及びその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011119798 2011-05-27
JP2011119798 2011-05-27
PCT/JP2012/063480 WO2012165329A1 (ja) 2011-05-27 2012-05-25 トレンチゲートパワー半導体装置及びその製造方法
JP2012540208A JP5554417B2 (ja) 2011-05-27 2012-05-25 トレンチゲートパワー半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP5554417B2 JP5554417B2 (ja) 2014-07-23
JPWO2012165329A1 true JPWO2012165329A1 (ja) 2015-02-23

Family

ID=47259186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012540208A Active JP5554417B2 (ja) 2011-05-27 2012-05-25 トレンチゲートパワー半導体装置及びその製造方法

Country Status (3)

Country Link
JP (1) JP5554417B2 (ja)
CN (1) CN103250254B (ja)
WO (1) WO2012165329A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6092680B2 (ja) * 2013-03-26 2017-03-08 新電元工業株式会社 半導体装置及び半導体装置の製造方法
WO2015104949A1 (ja) 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6428489B2 (ja) * 2014-09-16 2018-11-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN105655394B (zh) * 2014-12-03 2018-12-25 瀚薪科技股份有限公司 碳化硅场效晶体管
CN106328697B (zh) * 2015-07-02 2019-02-15 无锡华润上华科技有限公司 具有沟槽栅极结构的半导体器件及其制造方法
JP6778373B2 (ja) * 2015-10-16 2020-11-11 富士電機株式会社 半導体装置および半導体装置の製造方法
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
JP6967352B2 (ja) 2017-02-07 2021-11-17 ローム株式会社 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物
CN109935517B (zh) * 2017-12-15 2020-11-27 深圳尚阳通科技有限公司 Sgt器件及其制造方法
CN109166918A (zh) * 2018-08-30 2019-01-08 中国科学院微电子研究所 一种绝缘栅双极晶体管及其制作方法
CN109244127A (zh) * 2018-08-30 2019-01-18 中国科学院微电子研究所 一种绝缘栅双极晶体管及其制作方法
CN110571270A (zh) * 2019-09-16 2019-12-13 全球能源互联网研究院有限公司 一种沟槽栅型igbt器件及其制备方法、装置
CN111883584A (zh) * 2020-08-06 2020-11-03 苏州华太电子技术有限公司 沟槽栅功率器件及提高沟槽栅器件栅极击穿电压的方法
KR102596320B1 (ko) * 2021-07-06 2023-11-01 현대모비스 주식회사 전력 반도체 소자 및 그 제조 방법
CN113990755B (zh) * 2021-10-25 2023-06-30 安建科技有限公司 一种屏蔽栅mosfet器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332607A (ja) * 2005-04-28 2006-12-07 Nec Electronics Corp 半導体装置
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
JP2009141243A (ja) * 2007-12-10 2009-06-25 Toshiba Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534829B2 (en) * 1998-06-25 2003-03-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP4091921B2 (ja) * 2004-02-16 2008-05-28 松下電器産業株式会社 半導体装置及びその製造方法
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332607A (ja) * 2005-04-28 2006-12-07 Nec Electronics Corp 半導体装置
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
JP2009141243A (ja) * 2007-12-10 2009-06-25 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
CN103250254A (zh) 2013-08-14
CN103250254B (zh) 2016-07-06
WO2012165329A1 (ja) 2012-12-06
JP5554417B2 (ja) 2014-07-23

Similar Documents

Publication Publication Date Title
JP5554417B2 (ja) トレンチゲートパワー半導体装置及びその製造方法
JP6418340B2 (ja) 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ
US10304954B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5985662B2 (ja) 炭化珪素半導体装置及びその製造方法
WO2009099182A1 (ja) 半導体装置
JP2013062344A (ja) 半導体装置およびその製造方法
JP6140823B2 (ja) 炭化珪素半導体装置
JP7182850B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2012114209A (ja) 半導体装置及びその製造方法
JP2018537859A (ja) 半導体装置およびその製造方法
WO2014207793A1 (ja) 半導体装置およびその製造方法
WO2014112057A1 (ja) 半導体装置および半導体装置の製造方法
JP5809877B2 (ja) トレンチゲート型パワー半導体装置の製造方法
JP2013168549A (ja) 半導体装置およびその製造方法
WO2017051616A1 (ja) 炭化珪素半導体装置およびその製造方法
CN105185833B (zh) 一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法
JP2005191247A (ja) 半導体基板及びそれを用いた半導体装置
JP2004022769A (ja) 横型高耐圧半導体装置
US20140374821A1 (en) Semiconductor device and method of manufacturing the same
JP2012248760A (ja) トレンチゲートパワー半導体装置及びその製造方法
JP6092680B2 (ja) 半導体装置及び半導体装置の製造方法
JP2022136894A (ja) 超接合炭化珪素半導体装置の製造方法
WO2011058035A2 (en) Punch-through semiconductor device and method for producing same
JP5851717B2 (ja) 半導体装置及びその製造方法
JP2009224495A (ja) 絶縁ゲート型半導体装置およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140520

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140528

R150 Certificate of patent or registration of utility model

Ref document number: 5554417

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150