JP5851717B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図1は、本発明に係る実施の形態1のショットキーバリアダイオード構造(SBD構造:Schottky Barrier Diode Structure)を有する半導体装置1の構成を概略的に示す断面図である。図1に示されるように、本実施の形態の半導体装置1は、シリコン基板などの結晶基板からなる支持基板10と、この支持基板10上に形成されたN型のエピタキシャル層20とを有する。
上記SBD構造に限らず、MIS構造(Metal−Insulator−Semiconductor Structure)などの他のパワー半導体デバイス構造にも本発明を適用することが可能である。図15は、本発明に係る実施の形態2のMIS構造を有する半導体装置2の構成を概略的に示す断面図である。この半導体装置2は、MIS構造の一種である高耐圧Pチャネル型MOS(HVPMOS:High Voltage P−type Metal Oxide Semiconductor)構造を有している。
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、図15のMIS構造内の不純物拡散領域の導電型を逆の導電型に変更することでNチャネル型MIS構造を構成することも可能である。
Claims (17)
- 第1主面と前記第1主面から突出した凸状部とを備え、前記第1主面の第1領域と前記凸状部の頂面に対応する第2領域とが接する支持基板と、
前記第1主面の前記第1領域に形成された第1導電型の第1埋め込み拡散層と、
前記凸状部の頂面に形成された前記第1導電型の第2埋め込み拡散層と、
前記第1主面と前記凸状部とを被覆すると共に、前記第1領域の直上における膜厚が第1膜厚であり、前記第2領域の直上における膜厚が前記第1膜厚より薄い第2膜厚で形成されたエピタキシャル層と、
前記第1領域の直上の前記エピタキシャル層上に形成された電極層と
を備え、
前記エピタキシャル層は、前記第2領域の直上における領域に、前記エピタキシャル層の上面近傍から前記第2埋め込み拡散層まで前記エピタキシャル層の厚み方向に延在する前記第1導電型のシンカー層を有する
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、前記第1埋め込み拡散層と前記第2埋め込み拡散層とが連続的に形成されていることを特徴とする半導体装置。
- 請求項1または2に記載の半導体装置であって、前記シンカー層は、前記電極層を取り囲むように環状に形成されていることを特徴とする半導体装置。
- 請求項1から3のうちのいずれか1項に記載の半導体装置であって、
前記支持基板の前記第1主面は、前記第1領域とは異なる第3領域に前記第1導電型とは異なる第2導電型の第3埋め込み拡散層を有し、
前記エピタキシャル層は、前記第3領域の直上における領域に前記第2導電型の基板コンタクト層を備え、
前記基板コンタクト層は、前記エピタキシャル層の上面近傍から前記第3埋め込み拡散層にまで前記厚み方向に延在している
ことを特徴とする半導体装置。 - 請求項4に記載の半導体装置であって、前記エピタキシャル層は、前記電極層の周縁部近傍に前記第2導電型と同じ導電型の不純物拡散領域を有することを特徴とする半導体装置。
- 請求項1から5のうちのいずれか1項に記載の半導体装置であって、前記電極層は、前記エピタキシャル層の上面とショットキー接合していることを特徴とする半導体装置。
- 請求項1から5のうちのいずれか1項に記載の半導体装置であって、
前記エピタキシャル層の上面と前記電極層との間に介在するゲート絶縁膜をさらに備え、
前記電極層は、ゲート電極であり、
前記エピタキシャル層の上層部は、前記ゲート電極の前記厚み方向とは垂直な横方向両側に前記第1導電型とは異なる導電型の不純物拡散領域からなるソース領域及びドレイン領域をそれぞれ有する
ことを特徴とする半導体装置。 - 支持基板の主面を加工して、前記支持基板の第1主面の第1領域と前記第1主面から突出する凸状部の頂面に対応する第2領域とが接するように、前記第1主面と前記凸状部とを形成する工程と、
前記第1主面の前記第1領域と前記凸状部の頂面とに不純物を導入して、前記第1主面の前記第1領域に第1導電型の第1埋め込み拡散層を形成すると共に、前記凸状部の頂面に前記第1導電型の第2埋め込み拡散層を形成する工程と、
前記第1主面と前記凸状部とを被覆すると共に、前記第1領域の直上における膜厚が第1膜厚であり、前記第2領域の直上における膜厚が前記第1膜厚より薄い第2膜厚で形成されたエピタキシャル層を成長させる工程と、
前記エピタキシャル層の前記第2領域の直上における領域に前記第1導電型の不純物を導入して、前記エピタキシャル層の上面近傍から前記第2埋め込み拡散層まで延在するシンカー層を形成する工程と、
前記第1領域の直上の前記エピタキシャル層上に電極層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法であって、
前記シンカー層を形成する当該工程は、
前記エピタキシャル層上に前記第2領域の直上の領域に開口部を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第1導電型と同じ導電型の当該不純物を前記エピタキシャル層の内部に選択的にイオン注入する工程と、
当該イオン注入された不純物を熱拡散させる工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法であって、前記シンカー層を形成する当該工程の前に、前記エピタキシャル層の上面を平坦化する工程をさらに備えることを特徴とする半導体装置の製造方法。
- 請求項10に記載の半導体装置の製造方法であって、前記エピタキシャル層の上面を平坦化する当該工程はCMP法により実行されることを特徴とする半導体装置の製造方法。
- 請求項8から11のうちのいずれか1項に記載の半導体装置の製造方法であって、前記第1埋め込み拡散層と前記第2埋め込み拡散層とは連続的に形成されることを特徴とする半導体装置の製造方法。
- 請求項8から12のうちのいずれか1項に記載の半導体装置の製造方法であって、前記シンカー層は、前記電極層を取り囲むように環状に形成されることを特徴とする半導体装置の製造方法。
- 請求項8から13のうちのいずれか1項に記載の半導体装置の製造方法であって、
前記エピタキシャル層を成長させる当該工程の前に、前記第1主面の前記第1領域とは異なる第3領域に不純物を導入して前記第1導電型とは異なる第2導電型の第3埋め込み拡散層を形成する工程と、
前記エピタキシャル層の前記第3領域の直上における領域に前記第2導電型の不純物を導入して、前記エピタキシャル層の上面近傍から前記第3埋め込み拡散層まで延在する基板コンタクト層を形成する工程と
をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法であって、前記エピタキシャル層の内部に前記第2導電型と同じ導電型の不純物を導入して前記電極層の周縁部近傍に不純物拡散領域を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
- 請求項8から15のうちのいずれか1項に記載の半導体装置の製造方法であって、前記電極層は、前記エピタキシャル層の上面とショットキー接合することを特徴とする半導体装置の製造方法。
- 請求項8から15のうちのいずれか1項に記載の半導体装置の製造方法であって、
前記電極層を形成する当該工程の前に、前記エピタキシャル層上にゲート絶縁膜を形成する工程をさらに備え、
前記電極層は、前記ゲート絶縁膜上にゲート電極として形成される
ことを特徴とする半導体装置の製造方法。
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