KR20090068561A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은 반도체 기판상에 형성된 상기 절연층 및 상기 반도체 기판의 일부를 관통하여 형성된 트렌치 내측에 게이트 물질층을 형성하는 단계, 상기 게이트 물질층을 1 차 식각하는 단계, 상기 절연층을 1 차 식각하는 단계, 상기 1 차 식각된 게이트 물질층을 2 차 식각하여, 상기 트렌치 내측에 게이트 전극을 단계 및 상기 1 차 식각된 절연층을 2 차 식각하는 단계를 포함한다.
trench, mosfet, 게이트, 절연막
Description
실시예는 반도체 소자의 제조방법에 관한 것이다.
DMOS(double diffused MOS) 트랜지스터는 고전압 파워 집적회로를 위한 파워 트랜지스터로서 전형적으로 사용된다. DMOS 트랜지스터는 낮은 정방향 전압 강하가 요구되는 곳의 단위 영역당 많은 전류를 공급한다.
DMOS 트랜지스터의 특별한 유형은 트렌치 DMOS 트랜지스터인데, 여기서 채널이 수직으로 형성되고 게이트는 소오스와 드레인 사이에 연장되는 트렌치에서 형성된다. 트렌치 DMOS 트랜지스터는 낮은 수치의 온 저항(on resistance) 등을 제공한다.
실시예는 게이트 절연막의 데미지를 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 형성된 상기 절연층 및 상기 반도체 기판의 일부를 관통하여 형성된 트렌치 내측에 게이트 물질층을 형성하는 단계, 상기 게이트 물질층을 1 차 식각하는 단계, 상기 절연층을 1 차 식각하는 단계, 상기 1 차 식각된 게이트 물질층을 2 차 식각하여, 상기 트렌치 내측에 게이트 전극을 단계 및 상기 1 차 식각된 절연층을 2 차 식각하는 단계를 포함한다.
실시예에 따른 반도체 소자의 제조방법에서, 1 차 식각된 게이트 물질층은 절연층을 1 차 식각할 때, 트렌치 내측에 형성된 게이트 절연막 등을 보호한다.
따라서, 게이트 물질층 및 절연층을 나누어서 식각하기 때문에, 실시예에 따른 반도체 소자의 제조방법에 의해서, 게이트 절연막의 데미지가 감소된다.
도 1 내지 도 7은 실시예에 따른 트렌치 MOSFET의 제조방법에 따른 공정을 도시한 단면도들이다.
도 1을 참조하면, 고농도의 n형 불순물을 포함하는 n+형 실리콘 기판(110) 상에 저농도의 n형 불순물을 포함하는 n-형 에피텍셜층(120)이 형성된다. 즉, 상기 n-형 에피텍셜층(120)은 상기 n+형 실리콘 기판(110) 보다 더 작은 농도의 n형 불순물을 포함한다.
따라서, 상기 n+형 실리콘 기판(110)은 상기 n-형 에피텍셜층(120)보다 저항이 더 낮다. 상기 n형 불순물의 예로서는 인(P) 또는 비소(As) 등을 들 수 있다.
이후, 상기 n-형 에피텍셜층(120)에 저농도의 p형 불순물이 주입되어, p-형 바디영역(130)이 형성된다. 예를 들어, 상기 n-형 에피텍셜층(120)은 약 5 내지 6㎛의 두께로 형성된다.
상기 p형 불순물의 예로서는 붕소(B) 등을 들 수 있다.
이와 같이, 상기 n+형 실리콘 기판(110), 상기 n-형 에피텍셜층(120) 및 상기 p-형 바디영역(130)을 포함하는 반도체 기판(100)이 형성된다.
도 2를 참조하면, 상기 반도체 기판(100) 상에 절연층(200)이 형성된다. 상기 절연층(200)은 열산화 공정 또는 화학적 기상 증착(chemical vapor deposition;CVD) 공정 등에 의해서 형성된다. 상기 절연층(200)은 약 2500 내지 3500Å의 두께로 형성된다.
이때, 상기 절연층(200)으로 사용될 수 있는 실리콘 산화물(SiOx) 등을 들 수 있다.
이후, 상기 절연층(200)의 전부 및 상기 반도체 기판(100)의 일부를 관통하는 트렌치(300)가 형성된다. 이때, 상기 트렌치(300)는 상기 p-형 바디영역(130)의 전부 및 상기 n-형 에피텍셜층(120)의 일부를 관통하여 형성된다.
도 3을 참조하면, 상기 절연층(200)이 형성된 반도체 기판(100)은 열산화 공정을 거쳐서 상기 트렌치(300) 내측에 게이트 절연막(310)이 형성된다.
상기 열산화 공정은 약 900 내지 1100℃의 온도에서 건식 산화 또는 스팀 산화로 진행된다.
이때, 상기 p-형 바디영역(130)에 포함된 p형 불순물은 열산화 공정 중에 재분포되고, 상기 트렌치(300)와 근접한 부분에 포함된 p형 불순물은 상기 트렌치(300)를 통하여 배출되고, 상기 트렌치(300)과 멀리 떨어진 부분에 포함된 p형 불순물은 하방으로 확산된다.
따라서, 상기 p-형 바디영역(130)은 아래로 볼록한 포물선 형상을 가지게 된다.
이후, 상기 트렌치(300) 내측(즉, 상기 게이트 절연막(310) 내측) 및 상기 절연층(200) 상에 폴리 실리콘층(320)이 형성된다. 상기 폴리 실리콘층(320)은 화학 기상 증착 공정 등에 의해서 형성될 수 있다.
이후, 상기 폴리 실리콘층(320) 상에 마스크패턴(210)이 형성된다. 상기 마스크패턴(210)은 상기 폴리 실리콘 상에 산화물층이 형성된 후, 상기 산화물층은 마스크 공정에 의해서 패터닝 되고, 상기 마스크패턴(210)이 형성된다.
이때, 상기 마스크패턴(210)의 두께(T1)는 상기 절연층(200)의 두께(T1)와 실질적으로 동일하다.
도 4를 참조하면, 상기 마스크패턴(210)을 형성한 후, 상기 마스크패턴(210)을 식각마스크로 사용하여, 상기 폴리 실리콘층(320)은 1 차 식각된다. 이때, 상기 1 차 식각된 폴리 실리콘층(340)의 상면의 높이는 상기 절연층(200)의 높이 이하이며, 상기 반도체 기판(100)의 높이보다 높도록 식각한다.
이때, 상기 폴리 실리콘층(320)의 일부는 상기 마스크패턴(210)에 의해서 식각되지 않고, 상기 절연층(200) 상에 그라운드패드(330)가 형성된다. 상기 그라운드패드(330)는 플레이트(plate) 형상을 가지며, 반도체 소자에 인가되는 정전기와 같은 전기적인 충격으로부터, 반도체 소자를 보호한다.
즉, 상기 폴리 실리콘층(320)은 상기 절연층(200)의 상면을 노출하도록 1 차 식각된다.
도 5를 참조하면, 상기 폴리 실리콘층(320)이 1 차 식각된 후, 상기 절연층(200) 및 상기 마스크패턴(210)이 1 차 식각된다.
이때, 상기 절연층(200) 및 상기 마스크패턴(210)은 약 1000Å 내지 1500Å의 두께(T2)를 가지도록 1 차 식각된다.
상기 절연층(200) 및 상기 마스크패턴(210)이 1 차 식각될 때, 상기 게이트 절연막(310)은 상기 1 차 식각된 폴리 실리콘층(340)에 의해서 보호된다. 따라서, 상기 게이트 절연막(310)은 상기 절연층(200) 및 상기 마스크패턴(210)이 1 차 식각될 때, 데미지를 적게 입는다.
도 6을 참조하면, 상기 1 차 식각된 폴리 실리콘층(340)은 상기 1 차 식각된 절연층(2201) 및 상기 1 차 식각된 마스크패턴(220)을 식각마스크로 사용하여, 2 차 식각되고, 상기 트렌치(300) 내측에 게이트 전극(301)이 형성된다.
도 7을 참조하면, 상기 반도체 기판(100)에 p형 불순물이 주입되어 p형 바디 영역이 형성되고, 상기 게이트 전극(301)의 양측에 고농도의 n형 불순물이 선택적으로 주입되어, n+형 소오스 영역(400)들이 형성된다.
이후, 상기 반도체 기판(100) 상에 층간 절연막이 형성되고, 상기 층간 절연막을 관통하여, 상기 게이트 전극(301) 또는 상기 소오스 영역(400)들에 연결되는 콘택 전극들이 형성될 수 있다.
상기 게이트 절연막(310)에 의해서, 상기 게이트 전극(301) 및 상기 n+형 소오스 영역(400)들이 절연된다. 즉, 상기 게이트 절연막(310)은 상기 게이트 전극(301) 및 상기 n+형 소오스 영역(400)들의 단락을 방지한다.
이때, 상기 절연층(200) 및 상기 마스크패턴(210)이 1 차 식각될 때, 상기 게이트 절연막(310)이 상기 1 차 식각된 폴리 실리콘층(340)에 의해서 보호된다. 따라서, 상기 게이트 절연막(310)은 데미지를 덜 입게 된다.
따라서, 실시예에 따른 반도체 소자의 제조방법에 의해서, 상기 게이트 전극(301) 및 상기 n+형 소오스 영역(400)들의 단락이 방지되는 반도체 소자를 제조할 수 있다.
도 7을 참조하여, 앞서 설명한 실시예에 따라서 형성된 트렌치 MOSFET에 대하여 추가적으로 설명하면, 상기 게이트 절연막(310)은 상기 게이트 전극(301)보다 높은 위치에 형성된다.
상기 게이트 절연막(310)이 상기 게이트 전극(301)보다 높은 위치에 형성되기 때문에, 상기 게이트 전극(301) 및 상기 n+형 소오스 영역(400)들 사이에 단락 이 발생하지 않는다.
또한, 상기 n+형 실리콘 기판(110)에 드레인이 전기적으로 연결될 수 있다. 상기 n+형 실리콘 기판(110) 및 상기 n+형 소오스 영역(400)들 사이에 수직구조의 채널이 형성된다.
또한, 상기 반도체 기판(100)상에 폴리 실리콘으로 이루어진 그라운드패드(330)를 포함한다. 즉, 상기 그라운드패드(330)는 상기 게이트 전극(301)과 동일한 물질로 형성된다. 트렌치 MOSFET에 인가되는 전기적인 충격은 상기 그라운드패드(330)에 흡수될 수 있다.
도 1 내지 도 7은 실시예에 따른 트렌치 MOSFET의 제조방법에 따른 공정을 도시한 단면도들이다.
Claims (9)
- 반도체 기판상에 형성된 상기 절연층 및 상기 반도체 기판의 일부를 관통하여 형성된 트렌치 내측에 게이트 물질층을 형성하는 단계;상기 게이트 물질층을 1 차 식각하는 단계;상기 절연층을 1 차 식각하는 단계;상기 1 차 식각된 게이트 물질층을 2 차 식각하여, 상기 트렌치 내측에 게이트 전극을 단계; 및상기 1 차 식각된 절연층을 2 차 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 물질층을 형성하는 단계는상기 반도체 기판상에 절연층을 형성하는 단계;상기 절연층 및 상기 반도체 기판의 일부를 관통하는 트렌치를 형성하는 단계;상기 트렌치 내측에 게이트 절연막을 형성하는 단계; 및상기 절연층 상 및 상기 게이트 절연막 상에 게이트 물질층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 물질층을 1 차 식각하는 단계는상기 게이트 물질층 상에 마스크층을 형성하는 단계; 및상기 마스크층을 식각 마스크로 사용하여, 상기 게이트 물질층을 1 차 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 게이트 전극을 형성하는 단계에서,상기 마스크층을 식각 마스크로 사용하여, 상기 1 차 식각된 게이트 물질층을 식각하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 마스크층을 형성하는 단계에서,상기 마스크층을 상기 절연층과 동일한 물질로 형성하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 절연층을 1 차 식각하는 단계에서, 상기 마스크층을 1 차 식각하고, 상기 1 차 식각된 절연층을 2 차 식각하는 단계에서, 상기 1 차 식각된 마스크층을 2 차 식각하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 물질층을 1 차 식각하는 단계에서, 상기 절연층의 상면을 노출하도록 식각하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연층을 1 차 식각하는 단계에서, 상기 1 차 식각 되고 남은 절연층의 두께가 1000Å 내지 1500Å인 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치 일 측에 소오스 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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