CN109716531B - 碳化硅半导体装置 - Google Patents

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Abstract

本发明涉及碳化硅半导体装置，该碳化硅半导体装置具备：第2导电型的第3杂质区域，其配置于外周区域，该外周区域为配置单位单元的单元配置区域的外周；场绝缘膜，其配置于外周区域，比栅极绝缘膜厚；层间绝缘膜，其配置于场绝缘膜、栅极电极及栅极绝缘膜之上；第1主电极，其配置于层间绝缘膜之上；以及栅极配线及栅极焊盘，它们经由配置于场绝缘膜之上的栅极电极而彼此电连接，第3杂质区域具有选择性地设置于其上层部并与第3杂质区域相比杂质浓度高的第2导电型的第4杂质区域，栅极配线及栅极焊盘设置于外周区域，第4杂质区域与单元配置区域相邻地设置，并且该第4杂质区域以至少将栅极焊盘的下方的区域包围的方式设置，与第1主电极电连接。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
专利文献1公开了电力用半导体装置，其抑制了MOSFET(Metal OxideSemiconductor Field Effect Transistor)通断时的栅极电极与源极电极之间的绝缘破坏的产生。在使施加到MOSFET的栅极(栅极焊盘)的电压进行变化，以使得MOSFET从接通状态向断开状态进行通断动作时，MOSFET的漏极(漏极电极)的电压急剧上升，从大约0V变化到几百V。如此，则在图7中如由箭头所示的那样，位移电流流过p型、n型这两种杂质区域，在栅极焊盘之下产生电位差。因此，在专利文献1中设为如下结构，即，通过到达栅极焊盘下方的漂移层内的第2阱区域处的第2阱接触孔而将第2阱区域与源极焊盘电连接，由此使第2阱区域的位移电流流过源极焊盘。
通过设置第2阱接触孔，从而能够抑制在栅极焊盘之下产生的电位差，但在栅极焊盘大的情况下，或者在以高速进行通断的情况下，有可能无法充分抑制电位差，栅极焊盘之下的绝缘膜发生绝缘破坏。
专利文献1：日本特开2012-109602号公报
发明内容
在使用了宽带隙半导体的半导体装置，特别是碳化硅半导体装置的情况下，在栅极焊盘之下形成的p型区域通常为将Al(铝)或者B(硼)进行离子注入而形成的。因为注入到碳化硅的Al或者B的杂质能级深以及难以使通过离子注入而产生的缺陷恢复，所以难以增加Al或者B的注入量，如果与Si(硅)半导体装置的p型区域相比，则碳化硅半导体装置的p型区域的电阻大。能够高速通断是碳化硅半导体装置的优点，但对于p型区域的电阻大的碳化硅半导体装置而言，如果进行高速通断，则流过大的位移电流，在栅极焊盘之下产生大的电位差。因此，与Si半导体装置相比，碳化硅半导体装置存在容易产生栅极焊盘之下的绝缘膜的绝缘破坏这一问题。
本发明就是为了解决上述这样的问题而提出的，其目的在于，提供抑制了栅极焊盘之下的绝缘膜的绝缘破坏的碳化硅半导体装置。
本发明涉及的碳化硅半导体装置具备：碳化硅的半导体衬底；第1导电型的半导体层，其配置于所述半导体衬底之上；第2导电型的第1杂质区域，其选择性地配置于所述半导体层的上层部；第1导电型的第2杂质区域，其选择性地配置于所述第1杂质区域的上层部；栅极绝缘膜，其配置为与所述第2杂质区域、所述第1杂质区域以及所述半导体层连续地接触；栅极电极，其至少隔着所述栅极绝缘膜而配置于与所述第2杂质区域、所述第1杂质区域以及所述半导体层相对的位置；第2导电型的第3杂质区域，其配置于外周区域的所述半导体层的上层部，该外周区域为单元配置区域的外周，在该单元配置区域配置包含所述第1及第2杂质区域的单位单元；场绝缘膜，其配置于所述外周区域的所述半导体层之上，比所述栅极绝缘膜厚；层间绝缘膜，其配置于所述场绝缘膜、所述栅极电极以及所述栅极绝缘膜之上；第1主电极，其配置于所述层间绝缘膜之上；第2主电极，其配置于所述半导体衬底的与所述半导体层相反侧；以及栅极配线及栅极焊盘，它们经由配置于所述场绝缘膜之上的所述栅极电极而彼此电连接，所述第3杂质区域具有第2导电型的第4杂质区域，该第2导电型的第4杂质区域选择性地设置于该第3杂质区域的上层部，与所述第3杂质区域相比杂质浓度高，所述栅极配线以及所述栅极焊盘设置于所述外周区域，所述第4杂质区域与所述单元配置区域相邻地设置，并且所述第4杂质区域以至少将所述栅极焊盘的下方的区域包围的方式设置，与所述第1主电极电连接。
发明的效果
根据本发明，能够抑制栅极焊盘之下的绝缘膜的绝缘破坏。
附图说明
图1是表示本发明涉及的实施方式1的碳化硅半导体装置的上表面结构的俯视图。
图2是本发明涉及的实施方式1的碳化硅半导体装置的上表面结构的局部放大图。
图3是表示本发明涉及的实施方式1的碳化硅半导体装置的结构的剖面图。
图4是表示本发明涉及的实施方式1的碳化硅半导体装置的结构的剖面图。
图5是表示本发明涉及的实施方式1的碳化硅半导体装置的杂质区域的俯视观察时的形状的图。
图6是表示本发明涉及的实施方式1的碳化硅半导体装置的栅极电极的俯视观察时的形状的图。
图7是说明阱接触孔的配置间隔的图。
图8是实施方式1的变形例的碳化硅半导体装置的上表面结构的局部放大图。
图9是表示实施方式1的变形例的碳化硅半导体装置的结构的剖面图。
图10是表示实施方式1的变形例的碳化硅半导体装置的结构的剖面图。
图11是实施方式1的变形例的碳化硅半导体装置的上表面结构的局部放大图。
图12是说明本发明涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图13是说明本发明涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图14是说明本发明涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图15是说明本发明涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图16是说明本发明涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图17是表示本发明涉及的实施方式2的碳化硅半导体装置的结构的剖面图。
图18是表示本发明涉及的实施方式2的碳化硅半导体装置的杂质区域的俯视观察时的形状的图。
图19是表示与本发明涉及的实施方式1的碳化硅半导体装置对应的对比例的碳化硅半导体装置的上表面结构的俯视图。
图20是本发明涉及的实施方式3的碳化硅半导体装置的上表面结构的局部放大图。
图21是表示本发明涉及的实施方式3的碳化硅半导体装置的栅极电极的俯视观察时的形状的图。
图22是将本发明应用于IGBT的情况下的剖面图。
具体实施方式
＜前言＞
“MOS”这一术语以前被用于金属/氧化物/半导体的接合构造，采用了Metal-Oxide-Semiconductor的首字母。但是，特别地就具有MOS构造的场效应晶体管(以下，简称为“MOS晶体管”)而言，从近年的集成化、制造工艺的改善等观点出发，栅极绝缘膜、栅极电极的材料不断得到改善。
例如就MOS晶体管而言，主要从以自对准的方式形成源极、漏极的观点出发，取代金属而采用多晶硅作为栅极电极的材料。另外，从改善电气特性的观点出发，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料并非必须限定为氧化物。
因此，“MOS”这一术语并非必须只限定于金属/氧化物/半导体的层叠构造而使用，本说明书也不将那样的限定作为前提。即，鉴于技术常识，这里“MOS”不仅作为源自其语源的缩略语，更广泛地具有还包含导电体/绝缘体/半导体的层叠构造的意义。
另外，在以下的记载中，关于杂质的导电型，通常将n型定义为“第1导电型”，将p型定义为“第2导电型”，但也可以是其相反的定义。
另外，在以下的记载中，“使A和B电连接”这一表达意味着在结构A与结构B之间双向地流过电流。
＜实施方式1＞
＜装置结构＞
图1是示意性地示出本发明涉及的实施方式1的碳化硅半导体装置的上表面结构的俯视图，更具体而言，是形成于SiC衬底之上的具有MOS构造的场效应晶体管(碳化硅MOSFET)100的上表面结构的俯视图。此外，对于碳化硅MOSFET 100，作为平面栅极型而进行说明，但本发明的应用不限定于平面栅极型，另外，作为半导体不限定于碳化硅，也可以应用于由Si(硅)构成的Si半导体装置，但如果应用于由氮化镓(GaN)、金刚石(C)等宽带隙半导体构成的宽带隙半导体装置，则特别有效。
如图1所示，碳化硅MOSFET 100具有四边形状的外形，沿着其外缘设置有栅极配线12。另外，在碳化硅MOSFET 100的角部之一，设置有四边形的栅极焊盘11。
在除了设置有该栅极焊盘11以及栅极配线12的部分以外的碳化硅MOSFET 100的主面的大部分，设置有源极电极10(第1主电极)。栅极焊盘11呈由源极电极10包围的岛状，将沿着栅极焊盘11的4条边中的碳化硅MOSFET 100的角部侧的2条边延伸的源极电极10称为源极配线13。
在源极电极10的下方设置有单元配置区域，在该单元配置区域配置有多个被称为“单位单元(unit cell)”的MOS的最小单位构造，从外部的控制电路(未图示)施加到栅极焊盘11的栅极电压通过栅极配线12供给到单位单元的栅极电极(未图示)。
此外，栅极焊盘11的位置、个数、栅极配线12的形状以及源极电极10的形状、个数等也根据MOSFET而多种多样，但无论哪样的方式本发明都能够应用，只要沿着栅极焊盘11的各边中的在俯视观察时不与单元配置区域相对的边设置栅极配线12即可。
在图2中示出图1中的区域“A”的放大图。如图2所示，以沿着栅极焊盘11的4条边的方式将多个阱接触孔21设置于源极配线13以及源极电极10的下部，栅极焊盘11成为由多个阱接触孔21包围的结构。此外，阱接触孔21设置为不仅位于栅极焊盘11的周围，而且还沿着源极电极10的外缘，与单元配置区域相邻。
另外，在栅极焊盘11的下部以及栅极配线12的下部分别设置有多个栅极接触孔23，在单元配置区域之上的源极电极10的下部，与单位单元的配置匹配地设置有多个源极接触孔22。
接下来，使用图3所示的剖面图，对图2所示的A-A线处的剖面结构进行说明。如图3所示，碳化硅MOSFET 100形成在较高浓度(n+)地包含n型(第1导电型)杂质的SiC衬底1之上。
在SiC衬底1的正面侧主面之上形成有较低浓度(n-)地包含n型杂质的半导体层2。该半导体层2例如是通过外延生长而形成的外延生长层，以下称为漂移层2(半导体层)。
在漂移层2的上层部，在单元配置区域选择性地形成有多个包含p型(第2导电型)杂质的阱区域3(第1杂质区域)，在各个阱区域3的上层部选择性地形成有较高浓度(p+)地包含p型杂质的接触区域5(第5杂质区域)。并且，以包围接触区域5的方式形成有n+的源极区域4(第2杂质区域)。此外，接触区域5是为了降低接触电阻而设置的，并非必需的结构。
此外，阱区域3以及源极区域4如后面所说明的那样设置为在俯视观察时以同心状包围接触区域5，阱区域3的从漂移层2的最表面算起的深度形成得比源极区域4以及接触区域5的从漂移层2的最表面算起的深度深。
另外，在外周区域的漂移层2的上层部设置有包含p型杂质的外周阱区域9(第3杂质区域)，外周阱区域9延伸到源极配线13的下方的区域，在外周阱区域9的外侧的漂移层2的上层部，彼此隔开间隔地设置有多个保护环区域GR，其中，该外周区域为单元配置区域的外周。此外，在外周阱区域9的上层部选择性地设置有较高浓度(p+)地包含p型杂质的外周接触区域8(第4杂质区域)，在外周接触区域8之上设置有外周阱接触膜18。即，外周接触区域8与单元配置区域相邻而设置，并且该外周接触区域8设置在外周区域的端缘部，在外周接触区域8之上设置有外周阱接触膜18。
在单元配置区域在漂移层2之上形成有栅极绝缘膜6，在栅极绝缘膜6之上形成有栅极电极7。即，彼此相邻的阱区域3的上表面侧端缘部之间成为JFET(Junction FieldEffect Transistor)区域，栅极电极7设置于从JFET区域之上至阱区域3的端缘部之上的栅极绝缘膜6之上。
另外，在单元配置区域的周边区域处的漂移层2之上，设置有比栅极绝缘膜6厚的、厚度0.5～2μm的场绝缘膜14，栅极电极7还设置在场绝缘膜14之上。
栅极绝缘膜6设置为覆盖单元配置区域的漂移层2的主面上的几乎整个面，但在接触区域5的上部和其周围的源极区域4的一部分的上部设置有源极接触膜19，未设置栅极绝缘膜6。
另外，在栅极电极7、栅极绝缘膜6以及场绝缘膜14之上设置有厚度0.5～2μm的层间绝缘膜15，在单元配置区域，以贯通层间绝缘膜15而到达源极接触膜19的方式设置有源极接触孔22，另外，在外周阱区域9的设置有外周接触区域8的区域，以贯通层间绝缘膜15以及场绝缘膜14而到达外周阱接触膜18的方式设置有阱接触孔21。另外，在外周区域，以贯通层间绝缘膜15而到达场绝缘膜14之上的栅极电极7的方式设置有栅极接触孔23。
并且，在层间绝缘膜15之上选择性地设置有源极电极10、栅极焊盘11以及源极配线13，源极电极10填埋源极接触孔22，并且填埋与单元配置区域相邻而设置的阱接触孔21，栅极焊盘11填埋栅极接触孔23，源极配线13填埋外周区域的端缘部的阱接触孔21。由此，源极区域4经由源极接触孔22与源极电极10电连接，外周阱区域9经由阱接触孔21与源极电极10(源极配线13)电连接，栅极电极7经由栅极接触孔23与栅极焊盘11电连接。
此外，在层间绝缘膜15之上，以至少覆盖源极电极10之上的方式设置聚酰亚胺膜或者氮化膜的保护膜，但省略图示。
另外，在SiC衬底1的背面侧主面(与设置有漂移层2侧相反的主面)之上，设置有漏极电极20(第2主电极)。
接下来，使用图4所示的剖面图，对图2所示的B-B线处的剖面结构进行说明。如图4所示，外周接触区域8设置为沿着源极配线13延伸。另外，在层间绝缘膜15之上设置有栅极配线12，通过由栅极配线12填埋将层间绝缘膜15贯通的栅极接触孔23，从而将栅极电极7与栅极配线12电连接，栅极配线12经由栅极电极7与栅极焊盘11电连接。
这里，使用图5，对各杂质区域的俯视观察时的形状进行说明。图5是表示设置于漂移层2内的阱区域3、源极区域4、接触区域5、外周接触区域8、外周阱区域9以及保护环区域GR的俯视观察时的形状的图，是与图2对应的俯视图，但删除了比漂移层2的最表面更靠上的结构。
如图5所示，在单元配置区域，阱区域3以及源极区域4在俯视观察时以同心状地包围接触区域5的方式设置而构成单位单元UC。并且，在单元配置区域的周围的外周区域设置有外周阱区域9，在外周阱区域9的表面内，以沿着单元配置区域的方式与单元配置区域相邻地设置有外周接触区域8。
外周接触区域8设置为将栅极焊盘11(省略图示)的下方区域包围。此外，在图5中，外周接触区域8作为连续的线状区域而示出，但通过采用这样的结构，从而在外周阱区域9产生的位移电流变得容易流入，能够经由阱接触孔21而可靠地流过源极电极10。
外周接触区域8的形状不限定于此，也可以作为不连续、局部的多个杂质区域，设置于单元配置区域的周围以及栅极焊盘11(省略图示)的下方区域的周围。在这种情况下，只要以与各外周接触区域8对应的方式设置阱接触孔21即可。
接下来，使用图6，对栅极电极7的俯视观察时的形状进行说明。图6是表示设置于单元配置区域以及外周区域的栅极电极7的俯视观察时的形状的图，是与图2对应的俯视图，但除了栅极电极7以及源极接触孔22以外的结构由虚线示出，或者被删除。
如图6所示，在单元配置区域，栅极电极7设置为将排列成矩阵状的源极接触孔22之间覆盖，在周边区域，经由栅极接触孔23与栅极焊盘11以及栅极配线12电连接。
接下来，对碳化硅MOSFET 100所实现的效果进行说明。如使用图2所说明的那样，以沿着栅极焊盘11的4条边的方式，多个阱接触孔21设置于源极配线13以及源极电极10的下部，如使用图3所说明的那样，多个阱接触孔21成为经由外周接触区域8与外周阱区域9电连接的结构。
在这样的结构中，在使碳化硅MOSFET 100以从接通状态向断开状态进行通断动作的方式变化的情况下，在外周阱区域9产生的位移电流如在图3中由箭头VC所示的那样，也流入源极配线13的下方的外周接触区域8，从而位移电流的路径变短，能够使通过通断时所产生的位移电流而在栅极焊盘之下产生的电位差变小(抑制电位梯度)。由此，能够抑制栅极焊盘之下的绝缘膜的绝缘破坏。
这里，如图7所示，优选阱接触孔21的配置间隔W2设定为小于或等于栅极焊盘11的最小宽度的一半。即，栅极焊盘之下的外周阱区域9的位移电流的路径长度是通过从栅极焊盘11的中心到阱接触孔21为止的最短距离而几何学地决定的，该最短距离比栅极焊盘11的最小宽度W1的一半长，因此通过使阱接触孔21的配置间隔小于或等于栅极焊盘11的最小宽度的一半，从而能够使位移电流的路径长度接近栅极焊盘11的最小宽度的一半，由于从栅极焊盘11的中央朝向周边以大致均等的路径长度流过电流，因此作为结果能够使产生的电位差变小。
此外，图7所示的栅极焊盘11的俯视观察时的形状是正方形，最小宽度与任意一条边的长度相同，因此将随意确定出的一条边的长度作为最小宽度，但在长方形的情况下其短边的长度为最小宽度。另外，对于除了四边形以外的多边形，只要将几何学地确定出的最小长度作为最小宽度即可。
＜变形例＞
就以上所说明的碳化硅MOSFET 100而言，成为下述结构，即，如图2所示，栅极焊盘11由源极电极10以及源极配线13包围，以沿着栅极焊盘11的4条边的方式多个阱接触孔21设置于源极配线13以及源极电极10的下部。
但是，在如使用图5所说明的那样，将外周接触区域8设置为包围栅极焊盘11的下方区域的情况下，也可以不设置源极配线13及其下部的阱接触孔21。即，在外周阱区域9产生的位移电流流过将栅极焊盘11的下方区域包围的外周接触区域8，经由阱接触孔21流入源极电极10，因此不需要源极配线13。即使在这样的结构中，也同样地，位移电流的路径变短，能够使通过位移电流而在栅极焊盘之下产生的电位差变小，抑制栅极焊盘之下的绝缘膜的绝缘破坏。
图8是表示未设置源极配线13及其下部的阱接触孔21的碳化硅MOSFET 100A的结构的俯视图，是与图2对应的俯视图。另外，在图9中示出图8所示的A-A线处的剖面结构，在图10中示出图8所示的B-B线处的剖面结构。
此外，由于未设置源极配线13及其下部的阱接触孔21，因此也能够使栅极配线12延长而与栅极焊盘11直接连接。
图11是表示取代源极配线13，将栅极配线12延长而与栅极焊盘11直接连接的碳化硅MOSFET 100B的结构的俯视图，是与图2对应的俯视图。如图11所示，能够通过将栅极配线12与栅极焊盘11直接连接，从而抑制栅极信号的延迟。
＜制造方法＞
接下来，使用依次示出制造工序的剖面图即图12～图16对碳化硅MOSFET 100的制造方法进行说明。
首先，如图12所示，在SiC衬底1的一个主面(正面侧主面)之上，使用CVD(ChemicalVapor Deposition)法，通过外延生长而形成n型的漂移层2。此外，漂移层2是碳化硅半导体层。
SiC衬底1的厚度为50～500μm，以1×1019～1×1021cm-3的范围包含n型杂质。另外，漂移层2的厚度为1～60μm，以1×1015～1×1017cm-3的范围包含n型杂质。此外，漂移层2的厚度是一个例子，由碳化硅MOSFET 100所需的耐压(使用电压)决定。
在这样的漂移层2之上，然后，使用照相制版(光刻)技术形成具有开口部的抗蚀掩模(未图示)，以使得成为阱区域3以及外周阱区域9的区域露出。该抗蚀掩模被用作杂质注入阻止掩模。
在形成抗蚀掩模之后，从该抗蚀掩模的上方将p型的杂质进行离子注入，在单元配置区域的漂移层2的上层部选择性地形成阱区域3，在外周区域的漂移层2的上层部形成外周阱区域9。这里，阱区域3以及外周阱区域9的从漂移层2的最表面算起的深度(厚度)为0.5～1.0μm，作为p型杂质，使用Al或者B，将其杂质浓度设定在1×1017～5×1019cm-3的范围。
接下来，在去除了抗蚀掩模之后，然后，使用照相制版技术形成具有开口部的新的抗蚀掩模(未图示)，以使得成为源极区域4的区域露出。该抗蚀掩模也被用作杂质注入阻止掩模。
在形成抗蚀掩模之后，从该抗蚀掩模的上方将n型杂质进行离子注入，在阱区域3的上层部形成源极区域4。这里，源极区域4的从漂移层2的最表面算起的深度(厚度)为0.2～0.5μm，作为n型杂质，使用氮(N)或者磷(P)，将其杂质浓度设定在5×1018～5×1020cm-3的范围。
接下来，在去除了抗蚀掩模之后，然后，使用照相制版技术形成具有开口部的新的抗蚀掩模(未图示)，以使得成为接触区域5以及外周接触区域8的区域露出。该抗蚀掩模也被用作杂质注入阻止掩模。
在形成抗蚀掩模之后，从该抗蚀掩模的上方将p型杂质进行离子注入，在单元配置区域在源极区域4的中央部形成接触区域5，在外周区域形成外周接触区域8。这里，接触区域5以及外周接触区域8的从漂移层2的最表面算起的深度(厚度)为0.2～0.5μm，作为p型杂质，使用Al或者B，将其杂质浓度设定在1×1018～5×1020cm-3的范围内。
接下来，在去除了抗蚀掩模之后，然后，使用照相制版技术形成具有开口部的新的抗蚀掩模(未图示)，以使得成为保护环区域GR的区域露出。该抗蚀掩模也被用作杂质注入阻止掩模。
在形成抗蚀掩模之后，从该抗蚀掩模的上方将p型杂质进行离子注入，在外周阱区域9的更外侧的漂移层2的上层部形成保护环区域GR。这里，保护环区域GR的从漂移层2的最表面算起的深度(厚度)为0.5～1.0μm，作为p型杂质，使用Al或者B，将其杂质浓度设定在1×1016～1×1018cm-3的范围内。
接下来，在去除了抗蚀掩模之后，为了将注入的n型以及p型的杂质激活，实施大于或等于1500℃的高温退火处理。
接下来，例如通过CVD法，在漂移层2之上形成氧化膜(SiO2)。然后，使用照相制版技术以使得单元配置区域露出的方式形成具有开口部的蚀刻掩模，之后，使用该蚀刻掩模，通过蚀刻而将单元配置区域侧的氧化膜去除。由此，如图13所示，在外周区域的漂移层2之上形成场绝缘膜14。此外，将场绝缘膜14的厚度设定为0.5～2μm。
然后，在图14所示的工序中，通过将SiC衬底1(包含上部结构)暴露在包含氧、水蒸气的1000℃左右的气氛中，从而将单元配置区域的表面热氧化，形成由热氧化膜(SiO2)构成的栅极绝缘膜6。将栅极绝缘膜6的厚度设定为0.3～1μm。
此外，在上述中，对使栅极绝缘膜6为热氧化膜的情况进行了说明，但栅极绝缘膜6也可以是通过CVD法而形成的氧化膜。
接下来，通过CVD法而在栅极绝缘膜6以及场绝缘膜14之上形成多晶硅膜，该多晶硅膜以1×1019～1×1021cm-3的范围包含磷(P)。将多晶硅膜的厚度设定为0.3～1μm的范围。此外，多晶硅膜也可以由包含B的p型的多晶硅膜形成。
接下来，使用照相制版技术，形成具有开口部的蚀刻掩模，以使得在单元配置区域，源极区域4的上方以及接触区域5的上方的多晶硅膜露出，在外周区域，栅极焊盘11的下方的多晶硅膜露出，在形成该蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻将在开口部露出的多晶硅膜去除。由此，如图15所示，在单元配置区域将存在于源极区域4的上方以及接触区域5的上方的栅极电极7去除，从JFET区域之上至阱区域3的端缘部之上残留有栅极电极7，另外，在外周区域直至栅极焊盘11的下方为止残留有栅极电极7。
接下来，在SiC衬底1(包含上部结构)的整个面例如通过CVD法而形成厚度0.5～2μm的硅氧化膜，将其设为层间绝缘膜15。接下来，使用照相制版技术，在单元配置区域形成具有开口部的蚀刻掩模，以使得接触区域5及其周围的源极区域4的上方的层间绝缘膜15露出，在形成该蚀刻掩模之后，使用该蚀刻掩模，将在开口部露出的层间绝缘膜15通过蚀刻而去除，并且也将其下的栅极绝缘膜6去除，由此形成到达接触区域5及其周围的源极区域4的源极接触孔22(图3)。另外，该蚀刻掩模具有开口部，以使得在外周区域，外周阱区域9的上方的层间绝缘膜15露出，通过利用蚀刻而将在开口部露出的层间绝缘膜15以及场绝缘膜14去除，从而形成到达外周阱区域9的阱接触孔21。对于该蚀刻，能够使用湿蚀刻、干蚀刻、或者这两者。
接下来，在去除了蚀刻掩模之后，在SiC衬底1的正面侧主面例如通过溅射法而形成厚度30～100nm的Ni膜，然后，实施退火处理。由此，将金属硅化物膜(在这里是NiSi2膜)形成于在源极接触孔22的底面露出的源极区域4及接触区域5的上部、以及在阱接触孔21的底面露出的外周接触区域8的上部。
这里，退火处理例如是通过RTA(Rapid Thermal Annealing)法，在温度300～800℃进行1～3分钟的加热。通过由该温度引起的加热，Ni膜的Ni和与其接触的SiC进行反应，在接触区域5以及源极区域4之上形成源极接触膜19(图3)，另外，在外周接触区域8之上形成外周阱接触膜18(图3)。此外，不与SiC接触的Ni膜不进行反应，因此仍然残留Ni。
在形成硅化物膜之后，例如通过包含硫酸或者盐酸的酸溶液而将SiC衬底1清洗。通过该清洗，从而将在硅化物化反应中未反应的Ni膜去除。通过将该未反应的Ni膜去除，从而得到图16所示的结构。
接下来，使用照相制版技术形成具有多个开口部的蚀刻掩模，以使得栅极焊盘11(图2)以及栅极配线12(图2)的形成区域的栅极电极7的上方的层间绝缘膜15露出，在形成该蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻而将在多个开口部露出的层间绝缘膜15去除，由此形成到达栅极电极7的栅极接触孔23(图3)。对于该蚀刻，能够使用与源极接触孔22的蚀刻相同的方法。
然后，针对SiC衬底1的正面侧主面，通过溅射法或者蒸镀法而形成厚度为1～5μm的Al膜，填埋阱接触孔21、源极接触孔22以及栅极接触孔23。
接下来，使用照相制版技术形成除了此后成为源极电极10、栅极焊盘11、栅极配线12以及源极配线13的区域的上部以外为开口部的蚀刻掩模，然后，使用该蚀刻掩模，通过对Al膜进行蚀刻，从而形成源极电极10、栅极焊盘11、栅极配线12以及源极配线13。
最后，针对SiC衬底1的背面侧主面，通过溅射法或者蒸镀法而形成厚度为0.1～5μm的Ni膜，将其设为漏极电极20，由此得到图3所示的碳化硅MOSFET 100。
＜实施方式2＞
就实施方式1的碳化硅MOSFET 100而言，如图3及图5所示，具有下述结构，即，在外周阱区域9的表面内，以将栅极焊盘11的下方区域包围的方式设置有外周接触区域8，但也可以如图17所示的实施方式2的碳化硅MOSFET 200那样，在栅极焊盘11的下方的外周阱区域9整体设置外周接触区域8。
图18是表示各杂质区域的俯视观察时的形状的俯视图，是与图5对应的图。如图18所示，设置以沿着单元配置区域的方式延伸的外周接触区域8，并且，外周接触区域8设置为涵盖至与栅极焊盘11(省略图示)的下方对应的区域及其周围的区域。
通过采用这样的结构，从而能够降低外周阱区域9的薄层电阻，能够进一步抑制流过位移电流时的电位梯度。
此外，通过将外周接触区域8设为与单元配置区域的接触区域5相同的浓度、相同的深度，从而能够与接触区域5同时形成，能够简化制造工序。此外，相同的浓度、相同的深度并不限定于完全一致的情况，包含在-20％～+20％的范围而不同的情况。
＜实施方式3＞
就图1所示的碳化硅MOSFET 100而言，成为下述结构，即，沿着栅极焊盘11的4条边中的碳化硅MOSFET 100的角部侧的2条边设置源极配线13，栅极焊盘11实质上成为由源极电极10包围的岛状，栅极配线12被源极电极10截断，不与栅极焊盘11直接连接。
为了设为将栅极配线12与栅极焊盘11直接连接，且栅极焊盘11实质上由源极电极10包围的结构，想到如图19所示的碳化硅MOSFET90那样的结构。
即，碳化硅MOSFET 90成为下述结构，即，通过将SiC衬底1的最外周由源极配线13包围，从而将栅极配线12与栅极焊盘11连接，源极配线13沿着栅极配线12的4条边中的碳化硅MOSFET 90的角部侧的2条边。此外，当然是在源极配线13的下方设置有外周接触区域8，源极配线13与外周接触区域8经由阱接触孔21电连接。
但是，如果采用如碳化硅MOSFET 90那样的结构，则在将芯片的最外周由源极配线13包围的情况下，在使源极配线13的宽度W3、栅极配线12与源极配线13之间的间隙的宽度W4之间的合计宽度为50μm的情况下，如果芯片尺寸是1cm×1cm，则无效区域的面积是50μm×10mm×4＝2mm2，需要相对于芯片整体约2％的无效区域。另外，如果是3mm×3mm的芯片，则无效区域的面积是50μm×3mm×4＝0.6mm2，需要相对于芯片整体约6.7％的无效区域。对于与Si相比晶片价格高的SiC，由芯片的无效区域增加导致的对制造成本的影响大，希望使无效区域尽可能小。
图1所示的碳化硅MOSFET 100还具有能够使无效区域变小、能够降低芯片成本的效果。另一方面，栅极配线12与栅极焊盘11经由多晶硅的栅极电极7而电连接。这样的结构在使栅极电阻内置的情况下，成为适于希望提高内置的栅极电阻的情况的结构。
即，就碳化硅MOSFET而言，高速动作是优点之一，但有时由于成为高速而出现噪声的产生等缺点，在这样的情况下，有时通过使栅极电阻内置而对通断速度进行调整。在这种情况下，将栅极电阻插入到栅极焊盘与栅极配线之间，但通过采用栅极焊盘11不与栅极配线12直接连接的结构，从而容易内置高的栅极电阻。
图20是表示本发明涉及的实施方式3的碳化硅MOSFET 300的结构的局部俯视图，是与图2对应的俯视图。
如图20所示，就碳化硅MOSFET 300而言，由源极电极10包围的栅极焊盘成为被分割成俯视观察时的形状为矩形的栅极焊盘111(第2部分)和俯视观察时的形状为L字状的栅极焊盘112(第1部分)的结构。
即，栅极焊盘111设置于碳化硅MOSFET 300的1个角部侧，栅极焊盘112设置于与上述角部相反侧，成为与栅极焊盘111的正交的2条边相对地延伸的L字状。以横跨于该栅极焊盘111与栅极焊盘112之间的方式设置于这两者的下方的栅极电极7成为内置栅极电阻。
图21是表示设置于单元配置区域以及外周区域的栅极电极7的俯视观察时的形状的图，是与图20对应的俯视图，但除了栅极电极7以及源极接触孔22以外的结构由虚线示出，或者被删除。
如图21所示，在周边区域，经由栅极接触孔23，与栅极焊盘112以及栅极配线12电连接。另外，以横跨于栅极焊盘112的下方与栅极焊盘111的下方之间的方式，栅极电极7的一部分凸出，该凸出部PP成为内置栅极电阻。此外，在图21中，栅极电极7的凸出部PP设置在与栅极焊盘112的L字的两端部的下方对应的2个部位，但不限定于该部分，也不限定于2个部位。
通过对栅极电极7的凸出部PP的宽度以及长度、个数进行调整，从而能够对内置栅极电阻的电阻值进行设定，能够对通断速度进行调整。
此外，碳化硅MOSFET 300除了上述效果之外，当然能够使由于通断时所产生的位移电流在栅极焊盘之下产生的电位差变小，能够抑制栅极焊盘之下的绝缘膜的绝缘破坏。
＜其它应用例＞
在以上所说明的实施方式1～3中公开了半导体设备为纵型的MOSFET的情况，但例如，如图22所示，如果在n型的SiC衬底1的背面侧主面设置较高浓度(p+)地包含p型杂质的p型的SiC层30，在其上设置漏极电极20(集电极电极；collector electrode)，则能够得到IGBT(Insulated Gate Bipolar Transistor)。此外，p型的SiC层30的形成方法也可以是在SiC衬底1的正面侧主面形成了漂移层2之后，在SiC衬底1的背面侧主面将p型杂质较高浓度(p+)地进行离子注入而形成，也可以是在SiC衬底1的背面侧主面通过外延生长而形成p型的SiC层30之后，在SiC衬底1的正面侧主面通过外延生长而形成漂移层2。在这种情况下，也可以在形成SiC层30之后，通过CMP(Chemical Mechanical Polishing)而对SiC衬底1的正面侧主面进行研磨而形成漂移层2。
另外，取代n型的SiC衬底1而使用p型的SiC衬底也能够得到IGBT。
另外，在实施方式1～3中，示出了将本发明应用于平面栅极型的MOSFET的结构，但也能够将本发明应用于沟槽栅极型的MOSFET以及IGBT。
对于本发明进行了详细说明，但上述说明在所有方面均为例示，本发明不限定于此。可以理解为在不脱离该发明的范围的情况下能够想到未例示出的无数的变形例。
此外，本发明能够在本发明的范围内对各实施方式自由地进行组合，对各实施方式适当地进行变形、省略。

Claims (9)

1.一种碳化硅半导体装置，其具备：
碳化硅的半导体衬底；
第1导电型的半导体层，其配置于所述半导体衬底之上；
第2导电型的第1杂质区域，其选择性地配置于所述半导体层的上层部；
第1导电型的第2杂质区域，其选择性地配置于所述第1杂质区域的上层部；
栅极绝缘膜，其配置为与所述第2杂质区域、所述第1杂质区域以及所述半导体层连续地接触；
栅极电极，其至少隔着所述栅极绝缘膜而配置于与所述第2杂质区域、所述第1杂质区域以及所述半导体层相对的位置；
第2导电型的第3杂质区域，其配置于外周区域的所述半导体层的上层部，该外周区域为单元配置区域的外周，在该单元配置区域配置包含所述第1及第2杂质区域的单位单元；
场绝缘膜，其配置于所述外周区域的所述半导体层之上，比所述栅极绝缘膜厚；
层间绝缘膜，其配置于所述场绝缘膜、所述栅极电极以及所述栅极绝缘膜之上；
第1主电极，其配置于所述层间绝缘膜之上；
第2主电极，其配置于所述半导体衬底的与所述半导体层相反侧；以及
栅极配线及栅极焊盘，它们彼此电连接，
所述第3杂质区域具有第2导电型的第4杂质区域，该第2导电型的第4杂质区域选择性地设置于该第3杂质区域的上层部，与所述第3杂质区域相比杂质浓度高，
所述第4杂质区域设置为至少将所述栅极焊盘的下方的区域包围，经由将所述层间绝缘膜及所述场绝缘膜贯穿的多个阱接触孔与所述第1主电极电连接，
所述多个阱接触孔设置为将所述栅极焊盘的四周包围。
2.一种碳化硅半导体装置，其具备：
碳化硅的半导体衬底；
第1导电型的半导体层，其配置于所述半导体衬底之上；
第2导电型的第1杂质区域，其选择性地配置于所述半导体层的上层部；
第1导电型的第2杂质区域，其选择性地配置于所述第1杂质区域的上层部；
栅极绝缘膜，其配置为与所述第2杂质区域、所述第1杂质区域以及所述半导体层连续地接触；
栅极电极，其至少隔着所述栅极绝缘膜而配置于与所述第2杂质区域、所述第1杂质区域以及所述半导体层相对的位置；
第2导电型的第3杂质区域，其配置于外周区域的所述半导体层的上层部，该外周区域为单元配置区域的外周，在该单元配置区域配置包含所述第1及第2杂质区域的单位单元；
场绝缘膜，其配置于所述外周区域的所述半导体层之上，比所述栅极绝缘膜厚；
层间绝缘膜，其配置于所述场绝缘膜、所述栅极电极以及所述栅极绝缘膜之上；
第1主电极，其配置于所述层间绝缘膜之上；
第2主电极，其配置于所述半导体衬底的与所述半导体层相反侧；以及
栅极配线及栅极焊盘，它们彼此电连接，
所述第1主电极设置为在俯视观察时将所述栅极焊盘的四周包围，
所述第3杂质区域具有第2导电型的第4杂质区域，该第2导电型的第4杂质区域选择性地设置于该第3杂质区域的上层部，与所述第3杂质区域相比杂质浓度高，
所述第4杂质区域设置为至少将所述栅极焊盘的下方的区域包围，经由将所述层间绝缘膜及所述场绝缘膜贯穿的多个阱接触孔与所述第1主电极电连接。
3.根据权利要求1或2所述的碳化硅半导体装置，其中，
所述第1主电极配置于所述单元配置区域的上方，并且沿着所述栅极焊盘的在俯视观察时不与所述单元配置区域相对的边而设置，在俯视观察时将所述栅极焊盘包围。
4.根据权利要求1或2所述的碳化硅半导体装置，其中，
所述第4杂质区域以沿着所述单元配置区域的方式连续地配置，并且以沿着所述栅极焊盘的下方的区域的方式连续地配置。
5.根据权利要求1或2所述的碳化硅半导体装置，其中，
所述第4杂质区域以沿着所述单元配置区域的方式连续地配置，并且在俯视观察时以涵盖至与所述栅极焊盘的下方对应的区域及其周围的区域的方式配置。
6.根据权利要求3所述的碳化硅半导体装置，其中，
所述多个阱接触孔以小于或等于所述栅极焊盘的俯视观察时的最小宽度一半的间隔而配置。
7.根据权利要求3所述的碳化硅半导体装置，其中，
所述栅极配线沿着所述半导体衬底的端缘而设置，在设置有所述栅极焊盘的部分处，被所述第1主电极截断。
8.根据权利要求7所述的碳化硅半导体装置，其中，
所述栅极焊盘具有：第1部分，其在俯视观察时设置于与所述单元配置区域相对侧；以及第2部分，其在与所述第1部分相反侧与所述第1部分隔开间隔而设置，
所述第1部分和所述第2部分经由所述栅极电极电连接。
9.根据权利要求1或2所述的碳化硅半导体装置，其中，
还具备第2导电型的第5杂质区域，该第2导电型的第5杂质区域选择性地配置于所述第1杂质区域的上层部，与所述第2杂质区域在侧面处接触，
所述第4杂质区域与所述第5杂质区域的杂质浓度以及深度是相同的。
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