KR101481878B1 - 전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법 - Google Patents

전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101481878B1
KR101481878B1 KR1020127026086A KR20127026086A KR101481878B1 KR 101481878 B1 KR101481878 B1 KR 101481878B1 KR 1020127026086 A KR1020127026086 A KR 1020127026086A KR 20127026086 A KR20127026086 A KR 20127026086A KR 101481878 B1 KR101481878 B1 KR 101481878B1
Authority
KR
South Korea
Prior art keywords
region
well
insulating film
semiconductor device
well region
Prior art date
Application number
KR1020127026086A
Other languages
English (en)
Other versions
KR20120125401A (ko
Inventor
시로 히노
나루히사 미우라
슈헤이 나카타
겐이치 오츠카
쇼유 와타나베
아키히코 후루카와
유키야스 나카오
마사유키 이마이즈미
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20120125401A publication Critical patent/KR20120125401A/ko
Application granted granted Critical
Publication of KR101481878B1 publication Critical patent/KR101481878B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

고속으로 스위칭하는 전력용 반도체 장치에 있어서, 스위칭시에 변위 전류가 흐르는 것에 의해 그 유로의 저항과 더불어, 고전압이 발생하고, 그 전압에 의해, 게이트 절연막과 같은 얇은 절연막이 절연 파괴되고, 반도체 장치가 파괴되는 경우가 있었다. 본 발명에 따른 반도체 장치는, 제 1 도전형의 반도체 기판과, 상기 반도체 기판의 제 1 주면에 형성된 제 1 도전형의 드리프트층과, 드리프트층의 셀 영역을 둘러싸도록 형성된 제 2 도전형의 제 2 웰 영역과, 제 2 웰 영역상의 게이트 절연막을 관통하여 마련된 제 1 웰 콘택트 홀, 제 2 웰 영역상의 필드 절연막을 관통하여 마련된 제 2 웰 콘택트 홀 및 소스 콘택트 홀을 통해 제 2 웰 영역끼리와 셀 영역의 소스 영역을 전기적으로 접속하는 소스 패드를 구비한 것이다.

Description

전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법{POWER SEMICONDUCTOR DEVICE, POWER MODULE AND METHOD FOR MANUFACTURING POWER SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치 등의 전력용 반도체 장치에 관한 것이다.
특허 문헌 1에 기재된 전력용 종형(縱型) 금속-산화막-반도체 전계 효과형 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET)와 다이오드로 구성되는 전력용 반도체 장치는, 이 문헌의 도 1 및 도 2에 나타내고 있는 바와 같이, MOSFET의 셀 영역의 가장자리, 즉, 게이트 패드부와 인접된 영역에 다이오드가 적어도 일렬로 배치되어 있다. 이러한 다이오드의 각각은, MOSFET가 온 상태로부터 오프 상태로 스위칭할 때에, 이 문헌의 도 2에 나타내는 P웰 및 P베이스로부터 드레인측의 N형 반도체층 내에 순방향 바이어스시에 주입된 홀을 흡수한다. 이 때문에, 이 문헌의 상기의 구조는, MOSFET가 순방향 바이어스로부터 역방향 바이어스로 전환될 때에, 이 문헌의 도 3에 나타내는 기생 트랜지스터가 온하는 것을 방지할 수 있다.
여기서, 이 문헌의 상기 구조에 있어서는, 그 도 2에 나타내고 있는 바와 같이, MOSFET의 P웰인 P베이스가, 백 게이트를 거쳐, 소스 전극에 전기적으로 접속되어 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 평 5-198816호 공보(도 1~도 3)
본 발명이 해결해야 할 문제점을, 특허 문헌 1의 도 2에 근거하여 이하에 설명한다.
특허 문헌 1에 기재된 전력용 반도체 장치의 MOSFET를 온 상태로부터 오프 상태로 스위칭할 때에, MOSFET의 드레인 전압, 즉, 드레인 전극의 전압이 급격하게 상승하여, 경우에 따라서는 수백 V 정도까지 도달하는 경우가 있다. 이 드레인 전압의 상승에 의해 오프 상태가 되면 P웰과 N-드레인층의 사이에 생기는 공핍층 용량을 통하여, 드레인 전극측과 소스 전극측에 각각 변위 전류가 발생한다. 이 변위 전류는, P웰 또는 P웰과 마찬가지로 P형의 영역이 N-드레인층 중에 마련되어 있는 부분이면, MOSFET의 P웰뿐만 아니라 다이오드에도 발생한다.
이와 같이 하여 발생한 변위 전류는, 드레인 전극측에 발생한 것은 그대로 드레인 전극에 흐르지만, 소스 전극측에 발생한 것은, P웰 또는 P형의 영역을 경유하여 소스 전극까지 흐른다.
특허 문헌 1에 나타내는 전력용 반도체 장치의 경우, 그 종래예의 설명에 기재되어 있는 바와 같이 소스 전극과 필드 플레이트는 전기적으로 접속되어 있으므로, 예컨대 도 2(c)에 나타내는 단면에 있어서, 게이트 패드하의 P웰에 흘러든 변위 전류는, 게이트 패드하의 P웰 내를 MOSFET 셀 방향으로부터 필드 플레이트에 접속되어 있는 콘택트 홀을 향해 흘러, 필드 플레이트를 거쳐 소스 전극에 유입된다.
여기서, MOSFET 셀의 P웰과 다이오드 셀의 P웰의 면적에 비하여 게이트 패드하의 P웰의 면적은 매우 크므로, 게이트 패드하의 P웰에 변위 전류가 흐르면, 면적이 큰 P웰 자체 및 콘택트 홀에 어느 정도 큰 저항값의 저항이 있기 때문에, P웰 내에 무시할 수 없는 값의 전압이 발생한다. 그 결과, P웰이 필드 플레이트를 거쳐 소스 전극(통상 어스 전위에 접속된다)과 전기적으로 접속되어 있는 부분(콘택트 홀)으로부터 평면 방향의 거리가 큰 P웰 내의 위치에서는 비교적 큰 전위가 발생하게 된다.
이 전위는, 변위 전류가 커질수록 커지고, 상기 드레인 전압 V의 시간 t에 대한 변동 dV/dt가 커질수록 커진다.
이러한 MOSFET를 구비한 전력용 반도체 장치에 있어서, MOSFET의 게이트 절연막이 P웰과 게이트 전극의 사이에 있는 부분에서, MOSFET를 온 상태로부터 오프 상태로 스위칭한 직후에 게이트 전극의 전압이 0V 부근이 되었을 때에, 상술한 바와 같이 P웰에 높은 전압이 발생하고, 그 고전압에 의한 고전계에 의해 게이트 절연막이 파괴되는 경우가 있었다.
본 발명은, 이러한 문제를 해결하기 위해서 이루어진 것으로, 고속으로 스위칭하는 MOSFET를 구비한 전력용 반도체 장치에 있어서, 스위칭시에 있어서의 게이트 전극과 소스 전극간의 절연 파괴의 발생을 억제할 수 있는, 신뢰성이 높은 전력용 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 전력용 반도체 장치는, 제 1 도전형의 반도체 기판과, 상기 반도체 기판의 제 1 주면(主面)에 형성된 제 1 도전형의 드리프트층과, 상기 드리프트층의 표층의 일부에 복수 형성된 제 2 도전형의 제 1 웰 영역과, 복수의 상기 제 1 웰 영역의 각각의 표층의 일부에 형성된 제 1 도전형의 소스 영역과, 복수의 상기 제 1 웰 영역을 둘러싸도록 상기 제 1 웰 영역과 이간하여 형성된 제 2 도전형의 제 2 웰 영역과, 복수의 상기 제 1 웰 영역과 상기 소스 영역의 위 및 상기 제 2 웰 영역상의 상기 제 1 웰 영역측에 형성된 게이트 절연막과, 상기 제 2 웰 영역의 위의 상기 제 1 웰 영역측과는 반대측에 형성되고 상기 게이트 절연막보다 막 두께가 큰 필드 절연막과, 상기 필드 절연막상 및 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 제 1 웰 영역상에 상기 게이트 절연막을 관통하여 형성된 소스 콘택트 홀 및 상기 제 2 웰 영역상에 상기 필드 절연막을 관통하여 형성된 제 2 웰 콘택트 홀을 통해 상기 제 1 웰 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 패드(10)와, 상기 게이트 전극과 전기적으로 접속된 게이트 패드와, 상기 반도체 기판의 제 2 주면에 마련된 드레인 전극을 구비한 것이다.
또한, 본 발명의 전력용 반도체 장치의 제조 방법은, 제 1 도전형의 반도체 기판의 제 1 주면의 위에 제 1 도전형의 드리프트층을 형성하는 공정과, 상기 드리프트층의 표층의 일부에, 복수의 제 2 도전형의 제 1 웰 영역을 형성하는 공정과, 상기 제 1 웰 영역의 각각의 표층의 일부에 제 1 도전형의 소스 영역을 형성하는 공정과, 복수의 상기 제 1 웰 영역을 둘러싸도록 상기 제 1 웰 영역과 이간하여 제 2 도전형의 제 2 웰 영역을 형성하는 공정과, 상기 제 2 웰 영역상의 상기 제 1 웰 영역측과는 반대측에 필드 절연막을 형성하는 공정과, 복수의 상기 제 1 웰 영역과 상기 소스 영역의 위 및 상기 제 2 웰 영역상의 상기 제 1 웰 영역측에 상기 필드 절연막보다 막 두께가 작은 게이트 절연막을 형성하는 공정과, 상기 필드 절연막상 및 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기 제 2 웰 영역상에 상기 게이트 절연막을 관통하여 제 1 웰 콘택트 홀을 형성하는 공정과, 상기 제 2 웰 영역상의 상기 필드 절연막을 관통하여 제 2 웰 콘택트 홀을 형성하는 공정과, 상기 소스 콘택트 홀, 상기 제 1 웰 콘택트 홀 및 상기 제 2 웰 콘택트 홀을 통해, 상기 제 1 웰 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 패드를 형성하는 공정과, 상기 게이트 전극과 전기적으로 접속된 게이트 패드를 형성하는 공정과, 상기 반도체 기판의 제 2 주면에 드레인 전극을 형성하는 공정을 구비한 것이다.
본 발명의 전력용 반도체 장치에 의하면, 전력용 반도체 장치를 고속 구동한 경우에 있어서도, 게이트 절연막에 큰 강도의 전계가 인가되는 일 없이 게이트 절연막이 절연 파괴되는 것을 억제할 수 있어, 보다 신뢰성이 높은 전력용 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 2는 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 3은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 4는 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 5는 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 6은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 7은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 8은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 등가 회로 모델을 설명하는 회로도이다.
도 9는 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 등가 회로 모델 타당성을 평가하기 위한 간이 소자를 모식적으로 나타내는 평면도 및 단면도이다.
도 10은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 등가 회로 모델 평가 간이 소자의 시간 응답을 나타내는 도면이다.
도 11은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 12는 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 한 형태를 모식적으로 나타내는 평면도이다.
도 13은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 14는 본 발명의 실시의 형태 2에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 15는 본 발명의 실시의 형태 2에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 16은 본 발명의 실시의 형태 2에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 17은 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 18은 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 19는 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 20은 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 21은 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 22는 본 발명의 실시의 형태 4에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 23은 본 발명의 실시의 형태 4에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 24는 본 발명의 실시의 형태 4에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 25는 본 발명의 실시의 형태 5에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 26은 본 발명의 실시의 형태 5에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
실시의 형태 1.
본 발명의 실시의 형태 1에 있어서는, 전력용 반도체 장치의 일례로서 종형의 n형 채널 탄화규소 MOSFET를 주로 한 것을 이용하여 설명한다. 또한, 하기 각 실시의 형태에서는, 제 1 도전형을 n형, 제 2 도전형을 p형으로서 설명하지만, 반도체의 도전형에 대해서는, 그 반대이더라도 상관없다.
도 1은 본 발명의 실시의 형태 1의 전력용 반도체 장치인 탄화규소 MOSFET를 주로 한 전력용 반도체 장치를 윗면으로부터 모식적으로 본 평면도이다. 도 1에 있어서, 전력용 반도체 장치의 윗면의 중앙부에는, 소스 패드(10)가 마련되어 있다. 소스 패드(10)를 윗면으로부터 본 한쪽에는, 게이트 패드(11)가 마련되어 있다. 또한, 게이트 패드(11)로부터 연장되어 소스 패드(10)를 둘러싸도록, 게이트 배선(12)이 마련되어 있다.
소스 패드(10)는, 소스 패드(10)의 하부에 복수 마련된 MOSFET의 유닛 셀의 소스 전극에 전기적으로 접속된 것이며, 게이트 패드(11) 및 게이트 배선(12)은, 유닛 셀의 게이트 전극에 전기적으로 접속되고, 외부의 제어 회로로부터 공급된 게이트 전압을 게이트 전극에 인가하는 것이다.
도 2는 도 1에 나타낸 본 실시의 형태에 있어서의 전력용 반도체 장치의 소스 패드(10), 게이트 패드(11) 등의 층보다 하부의 층을 상부로부터 투시한 평면도이다. 도 2에 있어서, 도 1에 나타낸 소스 패드(10)의 주위의 하부에는, 소스 패드(10)의 하부 전면에 마련된 층간 절연막(도시하지 않음) 및 그 아래의 필드 절연막(도시하지 않음)을 관통하여, 제 2 웰 콘택트 홀(63)이라고 부르는 구멍이 형성되어 있다. 또한, 제 2 웰 콘택트 홀(63)의 내측에는, 층간 절연막(도시하지 않음) 및 그 아래의 게이트 절연막(도시하지 않음)을 관통하여, 제 1 웰 콘택트 홀(62)이 형성되어 있다. 제 1 웰 콘택트 홀(62)과 제 2 웰 콘택트 홀(63)의 사이에는, 층간 절연막의 하부에 형성된 게이트 절연막과 필드 절연막의 경계(게이트 절연막 필드 절연막 경계(33))가 위치하고 있다. 제 2 웰 콘택트 홀(63) 및 제 1 웰 콘택트 홀(62)의 하부의 탄화규소로 구성된 층에는, p형 탄화규소의 제 2 웰 영역(42, 43)이 형성되어 있다. 또한, 제 2 웰 영역(42, 43)의 외측에는 p형의 접합 종단 구조(Junction Termination Extension : JTE) 영역(40)이 마련되어 있다. JTE 영역(40)의 더 외측에는, 소정의 간격을 두고 n형 탄화규소의 필드 스토퍼 영역(81)이 형성되어 있다.
도 2의 평면도에 있어서, 제 2 웰 콘택트 홀(63), 제 1 웰 콘택트 홀(62) 및 제 2 웰 영역(42, 43)으로 둘러싸인 내측에는, 전술한 유닛 셀이 다수 마련된 셀 영역이 마련되어 있다. 셀 영역에는, 층간 절연막에 형성된 복수의 소스 콘택트 홀(61) 및 각각의 하부의 p형 탄화규소의 제 1 웰 영역(41)이 있다.
또한, 제 2 웰 영역(42, 43)의 상부의 일부에는, 게이트 절연막 또는 필드 절연막을 사이에 두고, 게이트 전극(도시하지 않음)이 형성되어 있고, 게이트 패드(11), 게이트 배선(12)과 게이트 전극을 전기적으로 접속하는 구멍인 게이트 콘택트 홀(64)이, 층간 절연막을 관통하여 형성되어 있다.
도 3 및 도 4는, 각각, 도 2의 평면도의 A-A' 부분의 단면, B-B' 부분의 단면을 모식적으로 나타낸 본 실시의 형태에 있어서의 전력용 반도체 장치의 단면 모식도이다.
도 3 및 도 4에 있어서, n형이고 저저항의 탄화규소로 구성되는 반도체 기판(20)의 표면상에, n형의 탄화규소로 구성되는 드리프트층(21)이 형성되어 있다. 도 2에서 설명한 게이트 패드(11) 및 게이트 배선(12)이 마련되어 있는 영역에 거의 대응하는 위치의 드리프트층(21)의 표층부에는, p형의 탄화규소로 구성되는 제 2 웰 영역(42, 43)이 마련되어 있다.
도 3의 제 2 웰 영역(43)의 양측, 도 4의 제 2 웰 영역(42)의 우측, 즉 B'측(도 2에 있어서 제 2 웰 영역(42, 43)에 둘러싸인 내측)의 드리프트층(21)의 표층부에는, 제 2 웰 영역(42, 43)으로부터 적어도 소정의 간격을 두고, p형의 탄화규소로 구성된 제 1 웰 영역(41)이 복수 마련되어 있다. 제 1 웰 영역(41) 등이 형성된 영역이, 도 2에서 설명한 셀 영역에 대응한다.
제 1 웰 영역(41)의 각각의 표층부에는, 제 1 웰 영역(41)의 외주로부터 소정의 간격만큼 내부로 들어간 위치에, n형의 탄화규소로 구성되는 소스 영역(80)이 형성되어 있다. 또한, 제 1 웰 영역(41)의 소스 영역(80)으로 둘러싸인 내부의 표층부에는, 탄화규소로 구성되는, 저저항 p형의 제 1 웰 콘택트 영역(46)이 마련되어 있다. 또한, 제 2 웰 영역(42, 43)의 표층부의 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 하부에는, 각각, 탄화규소로 구성되는, 저저항 p형의, 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)이 마련되어 있다.
도 4의 제 2 웰 영역(42)의 좌측(B측, 도 2의 외측)의 드리프트층(21)의 표층부에는, 탄화규소로 구성되는, p형의 JTE 영역(40)이 형성되어 있다. 도 4의 JTE 영역(40)의 더 좌측(B측, 도 2의 외측)에는, 소정의 간격을 두고, 탄화규소로 구성되는, n형의 필드 스토퍼 영역(81)이 형성되어 있다.
제 1 웰 영역(41), 제 2 웰 영역(42, 43), 소스 영역(80), 제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48) 및 필드 스토퍼 영역(81)이 형성된 드리프트층(21)의 위에 접하여, 이산화규소로 구성되는 게이트 절연막(30), 또는, 이산화규소로 구성되는 필드 절연막(31)이 형성되어 있다. 게이트 절연막(30)이 형성되어 있는 것은, 셀 영역인 제 1 웰 영역(41) 및 그 주위의 상부와, 제 2 웰 영역(42)의 상부의 제 1 웰 영역(41)측이며, 필드 절연막(31)이 형성되어 있는 것은, 제 2 웰 영역(42)의 상부의 제 1 웰 영역(41)측과는 반대측(도 3의 내측, 도 4의 좌측, B측, 도 2의 외측)이다. 본 실시의 형태의 전력용 반도체 장치에 있어서는, 게이트 절연막(30)과 필드 절연막(31)의 경계인 게이트 절연막 필드 절연막 경계(33)는, 제 2 웰 영역(42, 43)의 상부에 형성되어 있다.
게이트 절연막(30) 및 필드 절연막(31)의 상부의 일부에는, 게이트 절연막(30), 필드 절연막(31)에 접하여, 게이트 전극(50)이 형성되어 있다. 게이트 전극(50)은, 제 1 웰 영역(41)의 외주의 위의 게이트 절연막(30)의 위 등에 마련되고, 게이트 절연막(30)상의 부분으로부터 필드 절연막(31)상의 부분까지 전기적으로 접속되어 있다. 또한, 게이트 전극(50)은, 필드 절연막(31)상에서, 필드 절연막(31)상에 형성된 층간 절연막(32)을 관통하여 형성된 게이트 콘택트 홀(64)에 의해 게이트 패드(11) 또는 게이트 배선(12)과 접속되어 있다.
제 1 웰 영역(41) 내의 소스 영역(80) 및 제 1 웰 콘택트 영역(46)의 상부에는, 층간 절연막(32) 및 게이트 절연막(30)을 관통하여 마련된 소스 콘택트 홀(61)이 마련되어 있다. 또한, 제 2 웰 영역(42, 43)의 제 2 웰 콘택트 영역(47, 48)의 상부에는, 각각, 층간 절연막(32)을 포함하는 절연막을 관통하여 마련된 제 1 웰 콘택트 홀(62) 및 제 2 웰 콘택트 홀(63)이 마련되어 있다. 제 1 웰 콘택트 홀(62)은, 층간 절연막(32) 및 게이트 절연막(30)을 관통하여 마련되고, 제 2 웰 콘택트 홀(63)은, 층간 절연막(32) 및 필드 절연막(31)을 관통하여 마련되어 있다.
제 1 웰 영역(41), 제 2 웰 영역(42, 43)은, 오믹 전극(71)을 각각 사이에 두고, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62) 및 제 2 웰 콘택트 홀(63) 내의 소스 패드(10)에 의해 서로 전기적으로 접속되어 있다.
또한, 반도체 기판(20)의 이면측에는, 이면 오믹 전극(72)을 사이에 두고 드레인 전극(13)이 형성되어 있다.
다음으로, 도 5, 도 6을 이용하여, 본 실시의 형태의 전력용 반도체 장치의 제조 방법을 설명한다. 도 5 및 도 6은 본 실시의 형태의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타낸 단면도이며, 도 5 및 도 6에 있어서, 각각, (a)는 도 2의 A-A' 단면부, (b)는 도 2의 B-B' 단면부의 단면도에 대응한다.
이하, 본 실시의 형태의 전력용 반도체 장치의 제조 방법을 순서대로 설명한다.
우선, n형이고 저저항의 탄화규소의 반도체 기판(20)상의 표면(제 1 주면)상에 화학 기상 퇴적(Chemical Vapor Deposition : CVD)법에 의해 1×1013㎝-3~1×1018㎝-3의 n형의 불순물 농도, 4~200㎛의 두께의 탄화규소로 구성되는 드리프트층(21)을 에피택셜 성장시킨다. 탄화규소의 반도체 기판(20)은, 제 1 주면의 면 방위가 (0001)면이고 4H의 폴리타입을 갖고 c축 방향에 대하여 8° 이하로 경사되어 있는 것을 이용했지만, 다른 면 방위, 폴리타입, 경사 각도이더라도 좋고, 또한, 경사되어 있지 않더라도 좋다.
이어서, 도 5에 나타내는 바와 같이, 드리프트층(21)의 표층의 소정의 위치에, 이온 주입법에 의해, p형의 제 1 웰 영역(41), p형의 제 2 웰 영역(42, 43), p형의 JTE 영역(40), n형의 소스 영역(80), n형의 필드 스토퍼 영역(81), p형의 제 1 웰 콘택트 영역(46), p형의 제 2 웰 콘택트 영역(47) 및 p형의 제 3 웰 콘택트 영역(48)을 형성한다. 이온 주입하는 p형 불순물로서는, Al(알루미늄) 또는 B(붕소)가 적합하며, 이온 주입하는 n형 불순물로서는, N(질소) 또는 P(인)가 적합하다. 또한, 이온 주입시의 반도체 기판(20)의 가열은, 적극적으로 행하지 않더라도 좋고, 200~800℃로 가열을 행하더라도 좋다.
제 1 웰 영역(41), 제 2 웰 영역(42, 43)의 각각의 깊이는, 에피택셜 성장층인 드리프트층(21)의 저면(底面)보다 깊어지지 않도록 설정할 필요가 있고, 예컨대, 0.3~2㎛의 범위의 값으로 한다. 또한, 제 1 웰 영역(41), 제 2 웰 영역(42, 43)의 각각의 p형 불순물 농도는, 드리프트층(21)의 불순물 농도보다 높고, 또한, 1×1015㎝-3~1×1019㎝-3의 범위 내로 설정된다.
소스 영역(80)의 깊이에 대해서는, 그 저면이 제 1 웰 영역(41)의 저면을 넘지 않도록 설정하고, 그 n형 불순물 농도는, 제 1 웰 영역(41)의 p형 불순물 농도보다 높고, 또한, 1×1017㎝-3~1×1021㎝-3의 범위 내로 설정된다. 필드 스토퍼 영역(81)에 대해서는, 소스 영역(80)과 같은 조건에서 형성하면 된다.
단, 드리프트층(21)의 최표면 근방에 한해서는, MOSFET의 채널 영역에 있어서의 전도성을 높이기 위해, 제 1 웰 영역(41), 제 2 웰 영역(42, 43)의 각각의 p형 불순물 농도가 드리프트층(21)의 n형 불순물 농도보다 낮아지더라도 좋다.
제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)에 대해서는, 오믹 전극(71)을 사이에 두고 각각, 제 1 웰 영역(41) 및 제 2 웰 영역(42, 43)과 소스 패드(10)의 양호한 전기적 접촉을 얻기 위해 마련하는 것이고, 제 1 웰 영역(41) 및 제 2 웰 영역(42, 43)의 p형 불순물 농도보다 고농도의 불순물 농도로 설정하는 것이 바람직하다. 또한, 이러한 고농도의 불순물을 이온 주입할 때에는, 제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47) 및 제 3 웰 콘택트 영역(48)을 저저항화하는 데 있어서, 반도체 기판(20)을 150℃ 이상으로 가열하여 이온 주입하는 것이 바람직하다.
이어서, 아르곤(Ar) 가스 또는 질소 가스 등의 불활성 가스 분위기 중, 또는, 진공 중에서, 1500~2200℃의 온도 범위, 0.5~60분의 범위의 시간의 어닐(anneal)을 행하고, 이온 주입된 불순물을 전기적으로 활성화시킨다. 이 어닐을 행할 때에, 반도체 기판(20) 및 이에 형성된 막을 탄소막으로 덮은 상태에서 어닐하더라도 좋다. 탄소막으로 덮어 어닐하는 것에 의해, 어닐시에 있어서의 장치 내의 잔류 수분이나 잔류 산소 등에 의해 발생하는 탄화규소 표면의 손상의 발생을 방지할 수 있다.
다음으로, 상기한 바와 같이 이온 주입된 드리프트층(21)의 표면을 희생 산화하는 것에 의해 열산화막을 형성하고, 이 열산화막을 불화수소산에 의해 제거하는 것에 의해, 이온 주입된 드리프트층(21)의 표면 변질층을 제거하여 청정한 면을 노출시킨다. 이어서, CVD법, 포토리소그래피 기술 등을 이용하여, 상술한 셀 영역에 거의 대응한 위치 이외의 영역에 필드 절연막(31)이라고 부르는 막 두께가 0.5~2㎛ 정도의 이산화규소막을 형성한다. 이때, 예컨대, 필드 절연막(31)을 전면에 형성한 후, 셀 영역에 거의 대응한 위치의 필드 절연막(31)을 포토리소그래피 기술, 에칭 등으로 제거하면 된다.
이어서, 셀 영역을 중심으로 하는 영역에, 열산화법 또는 퇴적법을 이용하여, 필드 절연막(31)보다 두께가 작은, 예컨대, 두께가 필드 절연막(31)의 1/10 정도인 이산화규소막으로 구성되는 게이트 절연막(30)을 형성한다.
게이트 절연막(30)의 막 두께로서는, 30㎚ 이상 300㎚ 이하이면 좋고, 보다 바람직하게는 50㎚ 이상 150㎚ 이하이면 된다. 또, 이 막 두께 값은, 어느 정도의 게이트 전압 및 게이트 전계로 MOSFET를 구동(스위칭 동작)시킬지에 의존하고, 바람직하게는 게이트 전계(게이트 절연막(30)에 인가되는 전계)로서 3㎹/㎝ 이하의 크기이면 된다.
이어서, 도 6에 그 단면도를 나타내는 바와 같이, 게이트 절연막(30) 및 필드 절연막(31)의 위에, CVD법, 포토리소그래피 기술 등을 이용하여, 소정의 위치에 다결정 실리콘 재료의 게이트 전극(50)을 형성한다. 이 게이트 전극(50)에 이용되는 다결정 실리콘은, P나 B가 포함되어 저저항인 것이 바람직하다. P나 B는 다결정 실리콘의 성막 중에 도입하더라도 좋고, 성막 후에 이온 주입법 등에 의해 도입하더라도 좋다. 또한, 게이트 전극(50)은, 다결정 실리콘과 금속의 다층막, 또는, 다결정 실리콘과 금속 실리사이드의 다층막이더라도 좋다.
또, 게이트 전극(50)의 가장 바깥 단면(端面)은, 필드 절연막(31)상에 있도록 배치하더라도 좋다. 이렇게 하는 것에 의해, 건식 에칭 처리에 의한 단면의 오버 에칭에 의해 단면에서 노출되는 게이트 절연막(30)의 품질 열화를 막을 수 있다.
다음으로, 게이트 전극(50) 등의 위에, CVD법 등의 퇴적법에 의해 이산화규소막으로 구성되는 층간 절연막(32)을 형성한다. 이어서, 포토리소그래피 기술, 건식 에칭 기술을 이용하여, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)이 되는 부분의 층간 절연막(32)을 제거한다.
다음으로, 스퍼터법 등에 의한 Ni를 주성분으로 하는 금속막의 형성에 이어서 600~1100℃의 온도의 열처리를 행하고, Ni를 주성분으로 하는 금속막과 탄화규소층을 반응시켜, 탄화규소층과 금속막의 사이에 실리사이드를 형성한다. 이어서, 반응하여 생긴 실리사이드 이외의 층간 절연막(32)상에 잔류한 금속막을, 황산, 질산, 염산 중 하나, 또는 이들과 과산화수소수의 혼합액 등에 의한 습식 에칭에 의해 제거한다.
이렇게 하여 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63) 내에 형성된 실리사이드는, 도 3, 도 4에 나타낸 오믹 전극(71a, 71b, 71c)이 되어, 소스 영역(80) 등의 n형의 탄화규소 영역과, 제 1 웰 영역(41) 등의 p형의 탄화규소 영역의 양쪽에 대하여 오믹 접속한다.
또한, 포토리소그래피 기술, 건식 에칭 기술을 이용하여, 게이트 콘택트 홀(64)이 되는 부분의 층간 절연막(32)을 제거한다. 이어서, 반도체 기판(20)의 이면(제 2 주면)에 Ni를 주성분으로 하는 금속을 형성, 열처리하는 것에 의해, 반도체 기판(20)의 이면에 이면 오믹 전극(72)을 형성한다.
그 후, 여기까지 처리한 반도체 기판(20)의 표면에 스퍼터법 또는 증착법에 의해 Al 등의 배선 금속을 형성하고, 포토리소그래피 기술에 의해 소정의 형상으로 가공하는 것에 의해, 소스 패드(10), 게이트 패드(11) 및 게이트 배선(12)을 형성한다. 또한, 기판의 이면의 이면 오믹 전극(72)의 표면상에 금속막을 형성하는 것에 의해 드레인 전극(13)을 형성하고, 도 3, 도 4에 그 단면도를 나타낸 전력용 반도체 장치가 완성된다.
다음으로, 본 실시의 형태의 전력용 반도체 장치의 동작에 대하여 설명한다.
우선, 본 실시의 형태의 전력용 반도체 장치를 전기 회로적으로 본 구성을 설명하여 둔다. 본 실시의 형태의 전력용 반도체 장치에 있어서, 제 1 웰 콘택트 홀(62) 및 제 2 웰 콘택트 홀(63)에 의해 소스 패드(10)에 접속된 제 2 도전형(본 실시의 형태에서는 p형)의 제 2 웰 영역(42, 43)과, 반도체 기판(20)과 이면 오믹 전극(72)을 사이에 두고 드레인 전극(13)에 접속된 제 1 도전형(본 실시의 형태에서는 n형)의 드리프트층(21)의 사이에, 다이오드가 형성되어 있다. 또한, 제 1 도전형의 소스 영역(80)과 제 1 도전형의 드리프트층(21)의 사이에 있는 제 2 도전형의 제 1 웰 영역(41)에서 게이트 절연막(30)에 접한 영역(채널 영역)의 도통을 게이트 절연막(30)상의 게이트 전극(50)의 전압에 의해 제어할 수 있고, 이것들이 종형의 MOSFET를 구성한다. 본 실시의 형태의 전력용 반도체 장치에 있어서는, MOSFET(본 실시의 형태에서는 n형 MOSFET)의 소스와 게이트가 pn 다이오드의 제 2 도전형의 전극과, 또한, MOSFET의 드레인이 pn 다이오드의 제 1 도전형의 전극과, 각각 일체로 되어 있으며, MOSFET의 소스와 드레인의 사이에 다이오드가 병렬로 접속되어 있는 구성으로 되어 있다.
이어서, 도 7을 이용하여 동작에 대하여 설명한다. 도 7(a), 도 7(b)는 각각 도 3, 도 4에 대응하는 본 실시의 형태의 전력용 반도체 장치의 단면 모식도이며, 도면 중의 화살표는 전류의 흐름을 나타낸다.
본 실시의 형태의 전력용 반도체 장치에 있어서, MOSFET의 게이트(본 실시의 형태에 있어서는 게이트 패드(11))에 인가하는 전압을, MOSFET가 온 상태로부터 오프 상태로 스위칭하도록 변화시켰을 때, MOSFET의 드레인(본 실시의 형태에 있어서는 드레인 전극(13))의 전압이 급격히 상승하고, 약 0V에서 수백 V까지 변화한다. 그러면, p형의 제 1 웰 영역(41), 제 2 웰 영역(42, 43), JTE 영역(40)과, n형의 드리프트층(21)의 사이의 각각에 발생하는 기생 용량을 통해, 도 7에 나타내는 바와 같이, 변위 전류가 p형, n형의 양쪽의 영역에 흐른다. p형의 영역에서는, 도 7의 실선 화살표로 모식적으로 나타내는 바와 같이, p형의 제 1 웰 영역(41), 제 2 웰 영역(42) 등으로부터, 오믹 전극(71)을 거쳐 소스 패드(10)를 향해 변위 전류가 흐른다. n형의 영역에서는, 도 7의 파선 화살표로 모식적으로 나타내는 바와 같이, n형의 드리프트층(21)으로부터 반도체 기판(20), 이면 오믹 전극(72)을 거쳐 드레인 전극(13)을 향해 변위 전류가 흐른다.
이 변위 전류에 의해, 변위 전류가 흐르는 영역의 저항값 및 변위 전류의 값으로 정해지는 전압이 발생하지만, 제 1 웰 영역(41)의 면적은 크지 않기 때문에, 그 영역의 저항값도 크지 않고, 발생하는 전압도 어느 정도의 값에 머문다. 이에 비하여, 제 2 웰 영역(42, 43)과 이에 이어지는 JTE 영역(40)을 합한 p형의 영역은, 면적이 크기 때문에, 면적에 상응한 큰 전류가 흐른다. 또한, 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)로부터 거리가 떨어진 제 2 웰 영역(42, 43) 및 JTE 영역(40)이 존재한다. 이처럼, 제 2 웰 영역(42, 43)으로부터 제 3 웰 콘택트 영역(48), 제 2 웰 콘택트 홀(63)의 오믹 전극(71c)을 경유하여 소스 패드(10)까지 큰 전류값의 변위 전류가 흐를 때, 콘택트 홀 근방의 접촉 저항도 포함하는 전류 경로의 저항값이 비교적 크기 때문에, 전류 경로에서 발생하는 전압이 큰 값이 된다. 이 전류 경로에서 발생하는 전압은, 상기 드레인 전압 V의 시간 t에 대한 변동 dV/dt가 커질수록 커진다.
본 실시의 형태의 전력용 반도체 장치에 있어서는, 제 2 웰 영역(42, 43) 및 JTE 영역(40)으로부터 소스 패드(10)를 향해 흐르는 변위 전류의 대부분이, 막 두께가 큰 필드 절연막(31)을 관통하여 형성된 제 2 웰 콘택트 홀(63)을 경유하여 소스 패드(10)에 흐르도록 구성했기 때문에, 게이트 절연막(30)의 하부의 제 2 웰 영역(42, 43)에는 큰 전압이 발생하지 않고, 게이트 절연막(30)에 고전계가 인가되지 않는다.
따라서, MOSFET를 오프 상태로 하여 게이트 전극(50)의 전압이 약 0V가 된 경우에 있어서도, 게이트 전극(50)이 게이트 절연막(30)을 사이에 두고 웰 영역과 대향하고 있는 부분에서 게이트 절연막(30)이 절연 파괴되는 것을 방지할 수 있다. 또한, 높은 dV/dt 조건에서 동작시켰다고 하더라도 게이트 절연막(30)에 발생하는 전계를 작게 할 수 있어, 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
여기서, 다시, 탄화규소 등의 와이드 밴드갭(wide band-gap) 반도체 재료를 이용한 MOSFET를 고속 구동, 즉 높은 dV/dt로 구동하는 것에 대하여 설명하여 둔다.
종래의 Si(실리콘)를 이용한 유니폴라 소자인 Si-MOSFET에 있어서는, 동작 속도로서는 20V/nsec 이상으로 비교적 고속으로 동작시키고 있지만, 1㎸ 전후로부터 그 이상의 높은 전압에서 동작시키면 도통 손실이 매우 커지는 것으로부터, 그 동작 전압은 수십~수백 V로 한정되어 있었다. 그 때문에, 1㎸ 전후로부터 그 이상의 고전압 영역에서는, 오로지 Si-IGBT(Insulated Gate Bipolar Transistor)가 이용되어 왔다. 그런데, IGBT는 바이폴라 소자이기 때문에, 소수 캐리어의 영향으로, 유니폴라 소자와 같은 고속 스위칭 특성을 얻는 것은 어려웠다. 즉, dV/dt를 증가시켜도 스위칭 손실을 크게 줄일 수 없기 때문에, 높은 dV/dt로 구동할 필요는 없이, 겨우 수 V/nsec 정도의 동작 속도로 사용되고 있었다.
이에 비하여, 탄화규소 등의 와이드 밴드갭 반도체 재료를 이용한 MOSFET에서는, 1㎸ 이상의 고전압 영역에 있어서도 낮은 도통 손실을 얻을 수 있고, 또한, 유니폴라 소자이므로 고속 동작이 가능하며, 고속 스위칭에 의해 스위칭 손실을 저감할 수 있으므로, 인버터 동작시의 손실을 한층 저감할 수 있다.
이와 같은, 1㎸ 이상의 고전압 영역 동작에서 예컨대 10V/nsec 이상의 고속 스위칭이라고 하는, 종래의 Si 소자에서는 없었던 작동 환경에 있어서, 특허 문헌 1의 예에서 설명한 바와 같은 스위칭시의 변위 전류에 의해 P웰에 발생하는 전압은, 보다 현저해진다.
또한, 탄화규소 반도체 재료를 이용하여 이와 같은 MOSFET를 형성한 경우, 탄화규소의 밴드갭 내에 충분히 낮은 p형의 불순물 레벨을 갖는 원소가 존재하지 않기 때문에, 실온 근방에서 저항률이 낮은 p형 탄화규소를 얻을 수 없고, 또한, 이 p형 탄화규소와 금속의 접촉 저항도 높아진다. 따라서, 탄화규소를 이용하여 MOSFET 전력용 반도체 장치를 구성한 경우, 특히 p형 탄화규소로 구성되는 P웰 및 이것과 금속의 접촉 저항의 값이 커지고, 변위 전류에 의해 발생하는 전압도 커진다.
이와 같은 이유에서, 와이드 밴드갭 반도체 재료, 그 중에서도, 탄화규소를 이용한 MOSFET 전력용 반도체 장치를 높은 dV/dt로 구동한 경우에, 스위칭시의 변위 전류에 의해 발생하는 전압이 특히 커진다.
이에 비하여, 와이드 밴드갭 반도체 재료로 구성된 본 실시의 형태의 전력용 반도체 장치에 의하면, 10V/nsec 등의 높은 dV/dt 조건에서 동작시켰다고 하더라도 게이트 절연막(30)인 이산화규소막에 인가되는 전계를 3㎹/㎝ 이하 정도로 작게 할 수 있어, 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
다음으로, 본 발명의 효과를 확인하기 위해, 반도체 장치를 등가 회로로 모델화하고, 이 모델을 사용하여, 게이트 절연막에 발생하는 전계를 구하는 수치 시뮬레이션을 행했다. 모델로서, 제 1 웰 영역(41), 제 2 웰 영역(42, 43) 등의 웰 영역을 포함하는 영역을 나타내는 4종류의 등가 회로를 이용했다.
4종류의 등가 회로는, 반도체 기판(20)의 제 1 주면에 평행하고 서로 직교하는 x 방향, y 방향에 대하여, 윗면에서 보아 x 방향, y 방향의 미소 길이 Δx, Δy의 2변으로 둘러싸이는 구조를, 그 중심에서 대표화시킨 것이다.
도 8은 웰 영역의 각 부분에 대응하는 등가 회로이며, 도 8(a)는 웰 영역 중 소스 패드(10) 및 오믹 전극(71)이 형성된 영역의 미소 평면의 등가 회로, 도 8(b)는 웰 영역 중 웰 영역상에 게이트 절연막(30)을 사이에 두고 게이트 전극(50)이 형성된 영역의 미소 평면의 등가 회로, 도 8(c)는 웰 영역 중 웰 영역상에 필드 절연막(31)을 사이에 두고 게이트 전극(50)이 형성된 영역의 미소 평면의 등가 회로, 도 8(d)는 웰 영역 중 웰 영역상에 소스 패드(10) 및 게이트 전극(50)이 없는 영역 미소 평면의 등가 회로이다.
도 8에 있어서, x 방향, y 방향에 대한 웰 영역의 저항 성분 ΔRSHx, ΔRSHy는, 하기 수학식 1, 수학식 2에 의해 구할 수 있다. 여기서, RSH는 웰 영역의 시트 저항을 나타낸다. 또한, 도 8에 기재된 VD는 드레인 전극의 전압(드레인 전압)을 나타낸다.
Figure 112012080713321-pct00001
Figure 112012080713321-pct00002
도 8(a)의 ΔCD는, Δx와 Δy로 정해지는 미소 평면당, 제 1 도전형의 드리프트층과 제 2 도전형의 웰 영역의 접합에 의해 형성되는 pn 접합의 공핍층 용량을 나타내고, 하기 수학식 3에 의해 구할 수 있다.
Figure 112012080713321-pct00003
여기서, CD는 단위 면적당 공핍층 용량을 나타내고, 제 1 도전형의 캐리어 농도, 제 2 도전형의 캐리어 농도 등으로부터 다음 수학식 4로 구할 수 있다.
Figure 112012080713321-pct00004
단, q는 소전하, ε0은 진공의 유전율, εr은 탄화규소의 비유전율, ND는 제 1 도전형 영역의 캐리어 농도, NA는 제 2 도전형 영역의 캐리어 농도, Vd는 pn 접합의 확산 전위, V는 pn 접합에 인가되는 전압이다.
또한, 도 8(a)에 기재된 ΔRc는, Δx와 Δy로 결정되는 미소 평면당, 웰 영역과 소스 전극의 사이의 콘택트 저항을 나타내고, 하기 수학식 5에 의해 구할 수 있다.
Figure 112012080713321-pct00005
여기서, ρC는 웰 영역과 소스 전극의 사이의 고유 콘택트 저항을 나타낸다.
도 8(b)에 기재된 ΔCOX는, 웰 영역, 게이트 절연막(30), 게이트 전극(50)에 의해 구성되는, Δx와 Δy로 결정되는 미소 평면당 게이트 절연막 용량을 나타내고, 하기 수학식 6에 의해 구할 수 있다.
Figure 112012080713321-pct00006
여기서, εOX는 게이트 절연막(30)의 비유전율, dox는 게이트 절연막(30)의 두께를 나타낸다.
도 8(c)에 기재된 ΔCFL은, 웰 영역, 필드 절연막(31), 게이트 전극(50)으로 구성되는, Δx와 Δy로 결정되는 미소 평면당 필드 절연막 용량을 나타내고, 하기 수학식 7에 의해 구할 수 있다.
Figure 112012080713321-pct00007
εFL은 필드 절연막(31)의 비유전율, dFL은 필드 절연막(31)의 두께를 나타낸다.
다음으로, 도 8에 나타낸 등가 회로 모델의 타당성을 평가하기 위해, 도 9에 나타낸 간이 소자(100)를 제작하고, 이 소자의 과도 응답 특성의 실측값과 계산값(모델에 의한 시뮬레이션)을 비교했다.
도 9는 간이 소자(100)의 평면도 및 단면도이며, 도 9에 있어서, (a)는 간이 소자(100)의 평면도이며, (b)는 그 단면도이다. 도 9에 나타내는 바와 같이, 간이 소자(100)에 있어서, 탄화규소의 n형 반도체 기판(101)상에 탄화규소의 n형층(102)이 에피택셜 성장되고, n형층(102)의 표층의 중앙부에 상부에서 보아 원형의 p형 웰 영역(103)이 형성되어 있다. p형 웰 영역(103)의 표층의 중앙부에는 원형의 p형 웰 콘택트(104)가 형성되고, n형층(102) 및 p형 웰 영역(103)상에는 이산화규소로 구성되는 게이트 절연막(111), 층간 절연막(105)이 아래로부터 차례로 형성되어 있다. 게이트 절연막(111)상의 p형 웰 영역(103)에 대향하는 부분에는 도넛 모양의 게이트 전극(112)이 형성되어 있다. p형 웰 콘택트(104)상에는 게이트 절연막(111) 및 층간 절연막(105)을 관통하는 콘택트 홀(107)이 형성되어 있고, 그 내부에 p형 웰 콘택트(104)측으로부터 차례로 오믹 전극(110), 상부 전극(106)이 형성되어 있다. 게이트 전극(112)의 상부에는 층간 절연막(105)을 관통하는 콘택트 홀을 통해 게이트 상부 전극(113)이 형성되어 있다. n형 반도체 기판(101)의 이면측에는, 이면 오믹 전극(109)을 사이에 두고 이면 전극(108)(드레인 전극)이 형성되어 있다.
이 간이 소자(100)의 상부 전극(106)을 0V로 하여, 간이 소자(100)의 이면 전극(108)에 0V에서 수백 V로 증가하는 상승 전압을 인가하면, p형 웰 영역(103)과 n형층(102)의 사이에 형성되는 pn 접합 용량을 충전하기 위한 충전 전류(변위 전류)가 p형 웰 영역(103) 및 n형층(102)에 발생하고, 이 충전 전류(변위 전류)가 p형 영역(103), p형 웰 콘택트(104)를 통해 상부 전극(106)에 흐르는 것에 의해, p형 웰 영역(103)의 전위가 변화한다.
도 10은 도 9에 나타낸 간이 소자(100)의 상부 전극(106)과 게이트 상부 전극(113)의 전위를 0V로 한 상태에서, 0.3μsec의 사이에 0V에서 100V로 변화하는 상승 전압을 이면 전극(108)에 인가한 경우에, p형 웰 영역(103)으로부터 상부 전극(106)에 흐르는 전류의 시간 의존성의 실측값과 계산값을 나타낸 것이다. 도 10에 있어서, 실선이 실측값, 파선이 계산값이며, 가로축 t는 시간, 세로축 I는 전류값이다.
도 10의 계산값은, 도 9의 간이 소자(100)를 도 8(a)~도 8(d)의 등가 회로 모델을 조합한 회로로 간주하고, VD에 0V에서 100V로 0.3μsec에 변화하는 상승 전압을 인가했을 때에 각 ΔRc에 흐르는 전류를 합계하는 것에 의해 구했다. 또, ΔCox, RSH, ρC 등의 값은, 전용 평가 소자에서 측정하여 구한 값 등을 이용했다.
도 10의 실측값(실선)과 계산값(파선)의 결과를 비교하면, 양자가 잘 일치하고 있는 것을 알 수 있다. 이로부터, 도 8에 나타낸 등가 회로 모델이 타당하다는 것을 확인할 수 있다.
다음으로, 도 8(a)~도 8(d)에 나타낸 등가 회로 모델을 이용하여, 도 3, 도 4에 나타낸 본 발명의 실시의 형태 1의 구조와, 본 발명을 이용하지 않는 구조, 즉, 도 3, 도 4의 구조로부터 웰 콘택트 영역(48)과 오믹 전극(71c)을 제외한 구조를 등가 회로로 치환하고, 양자의 드레인 전극(13)의 전압을 30V/nsec로 온 상태로부터 오프 상태로 이행한 경우의 게이트 절연막(30)에 발생하는 전계 강도를 계산했다. 예컨대, 본 실시의 형태의 구조의 도 3의 단면도 부분에 있어서는, 도 11의 단면도의 a, b, c, d의 영역에 대하여, 도 8(a), 도 8(b), 도 8(c), 도 8(d)의 등가 회로 모델을 적용했다.
계산의 결과, 본 발명을 이용하지 않는 구조에 있어서는 게이트 절연막(30)에 발생하는 전계로서 16㎹/㎝로 높은 전계 강도가 산출된 것에 비하여, 본 발명의 실시의 형태 1의 구조에 있어서는, 게이트 절연막(30)에 발생하는 전계 강도가 1.4㎹/㎝로 극적으로 작아지는 결과를 얻을 수 있었다. 이로부터, 실제의 종형 MOSFET 구조에 있어서도, 본 발명의 유효성이 정량적으로 나타났다.
이와 같이, 본 발명의 본 실시의 형태의 구조에 의하면, 제 2 웰 영역(42, 43)상의 게이트 절연막 필드 절연막 경계(33)보다 제 1 웰 영역(41)과는 반대측에, 즉, 필드 절연막(31)을 관통하여, 제 2 웰 영역(42, 43)으로부터 소스 패드(10)로의 접속 부분을 형성하는 것에 의해, 고속으로 스위치 오프한 경우에 있어서도, 변위 전류에 의해 발생하는 전압을 게이트 절연막(30) 근방에서 저감할 수 있고, 게이트 절연막(30)에 인가되는 전계 강도를 작게 할 수 있다. 그리고, 면적이 큰 제 2 웰 영역(42, 43) 등의 웰 영역의 상부의 절연막이 절연 파괴되는 것을 방지할 수 있다.
따라서, 본 발명의 본 실시의 형태의 전력용 반도체 장치에 의하면, 고속으로 스위칭한 경우에 있어서도 게이트 절연막(30)의 절연 불량이 발생하지 않고, 높은 신뢰성의 반도체 장치를 얻을 수 있다.
또, 본 실시의 형태의 전력용 반도체 장치에 있어서는, 도 1에 나타낸 바와 같이, 소스 패드(10)를 둘러싸도록 게이트 패드(11) 및 게이트 배선(12)을 배치한 예를 나타냈지만, 게이트 패드(11), 소스 패드(10) 등의 배치는, 이 배치와 다른 배치이더라도 좋다. 예컨대, 도 12에 나타내는 바와 같이, 게이트 패드(11)보다 선폭이 좁은 1개 이상의 게이트 배선(12)을 활성 영역과 교대로 배치하더라도 좋다. 도 12에 나타낸 바와 같은 게이트 패드(11), 소스 패드(10)의 배치의 경우라도, 게이트 절연막 필드 절연막 경계(33)의 필드 절연막(31)측에, 즉, 필드 절연막(31)을 관통하여, 제 2 웰 영역(42, 43)으로부터 소스 패드(10)로의 접속 부분을 형성하는 것에 의해, 고속으로 스위칭한 경우에도 게이트 절연막(30)의 절연 불량이 발생하지 않고, 높은 신뢰성의 반도체 장치를 얻을 수 있다.
이와 같이, 게이트 패드(11)의 위치, 개수 및 소스 패드(10)의 형상 등도 매우 다양한 케이스가 있을 수 있지만, 본 실시의 형태의 전력용 반도체 장치의 효과에 조금도 영향을 미치는 것은 아니다. 또한, 제 2 웰 영역(42, 43)은, 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63) 각각의 하부에 있는 것이 일체가 아니라, 분리하여 마련되더라도 좋다.
또한, 본 실시의 형태의 전력용 반도체 장치의 제조 방법에 있어서, 도 13에 그 제조 공정의 도중의 전력용 반도체 장치의 단면 모식도를 나타내는 바와 같이, 제 2 웰 콘택트 홀(63)을 형성하는 부분의 필드 절연막(31)을, 게이트 절연막(30)을 형성하는 셀 영역과 같도록 미리 에칭하여 두면 된다. 도 13은 도 5에 나타낸 공정의 이후에 필드 절연막(31)을 형성하여 제 2 웰 콘택트 홀(63)이 되는 부분을 에칭 후에 게이트 절연막(30)을 형성한 단계의 단면 모식도이며, 도 6에 나타낸 단계에 대응하는 것이다.
제 2 웰 영역(42, 43)상의 필드 절연막(31) 중 제 2 웰 콘택트 홀(63)이 되는 위치의 필드 절연막(31)도 미리 제거하여 두는 것에 의해, 제 2 웰 콘택트 홀(63)의 형성을, 예컨대, 소스 콘택트 홀(61)의 형성과 같은 조건에서 동시에 행할 수 있어, 본 발명의 특징인 제 2 웰 콘택트 홀(63)을 형성하지 않는 종래의 전력용 반도체 장치를 제조하는 경우와 비교하여 제조 공정을 증가시키는 일 없이, 본 실시의 형태의 전력용 반도체 장치를 제조할 수 있다.
또한, 본 실시의 형태의 전력용 반도체 장치에 있어서는, 오믹 전극(71)과 제 1 웰 영역(41), 제 2 웰 영역(42, 43) 각각의 사이의 접촉 저항을 낮추기 위해 제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)을 마련한 것을 설명했지만, 이러한 웰 콘택트 영역은 필수가 아니고, 없어도 좋다. 즉, 오믹 전극(71)을 형성하는 금속을 p형 탄화규소에 적합한 것으로 변경하는 등 하여 충분히 접촉 저항이 낮은 콘택트 저항을 얻을 수 있으면, 이러한 웰 콘택트 영역(46~48)을 형성할 필요는 없다. 또한, 필드 스토퍼 영역(81)에 대해서도, 마찬가지로 필수가 아니고, 없어도 좋다.
또한, 본 실시의 형태의 전력용 반도체 장치의 제조 방법의 설명에 있어서, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 형성과 게이트 콘택트 홀(64)의 형성은 따로 행하는 것으로 했지만, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 형성과 게이트 콘택트 홀(64)의 형성을 동시에 행하더라도 좋다. 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 형성과 게이트 콘택트 홀(64) 형성을 동시에 행하는 것에 의해, 공정을 삭감할 수 있어 제조시의 비용 삭감이 가능하게 된다. 이때, 각 구성의 재료의 선택에 따라서는, 게이트 콘택트 홀(64)의 저면의 게이트 전극(50) 표면에 실리사이드가 형성되는 경우가 있다.
또한, 본 실시의 형태의 전력용 반도체 장치의 제조 방법의 설명에 있어서, 표면측의 오믹 전극(71)의 형성의 열처리와, 이면측의 이면 오믹 전극(72)의 형성의 열처리는, 따로따로 행하는 것으로 했지만, 표면측과 이면측의 양쪽에 Ni를 주성분으로 하는 금속을 형성한 후에 열처리하고, 표면측의 오믹 전극(71)과 이면측의 이면 오믹 전극(72)을 동시에 형성하더라도 좋다. 이렇게 하는 것에 의해서도, 공정을 삭감할 수 있어 제조시의 비용 삭감이 가능하게 된다. 또한, 오믹 전극(71a, 71b, 71c)은, 모두 동일한 금속간 화합물로 되어 있더라도 좋고, 각각에 적합한 별도의 금속간 화합물로 되어 있더라도 좋다. 특히, 오믹 전극(71a)은, 소스 영역(80)에 대해서도 저저항으로 오믹 접속할 필요가 있어, 다른 오믹 전극과 상이한 금속간 화합물을 이용하더라도 좋다. 또한, 오믹 전극(71), 이면 오믹 전극(72)은 본 발명에 필수가 아니고, 오믹 전극(71), 이면 오믹 전극(72)이 없어도 저저항의 오믹 접촉을 얻을 수 있으면 된다.
또, 표면측의 오믹 전극(71)을 형성할 때에, 층간 절연막(32)상에 잔류한 금속을 제거한 후에, 다시 어닐을 행하더라도 좋다. 다시 어닐을 행하는 것에 의해, 더 저저항의 오믹 접촉을 얻을 수 있다.
또한, 전력용 반도체 장치에 있어서는, 온도 센서용의 전극 및 전류 센서용의 전극이 전력용 반도체 장치의 일부에 형성되는 경우가 있지만, 본 실시의 형태에 있어서의 전력용 반도체 장치에 이러한 전극이 형성되어 있더라도 좋다. 온도 센서용의 전극, 전류 센서용의 전극의 유무가, 본 실시의 형태의 전력용 반도체 장치의 효과에 조금도 영향을 미치는 것은 아니다.
또한, 도시하여 설명은 하지 않지만, 전력용 반도체 장치의 상부 표면의 소스 패드(10), 게이트 패드(11), 게이트 배선(12)을, 외부의 제어 회로와 접속할 수 있는 개구를 남기고, 실리콘 질화막이나 폴리이미드 등의 보호막으로 덮더라도 좋다.
또한, 본 실시의 형태의 전력용 반도체 장치에 있어서는, 게이트 전극(50)의 재료로서 불순물 첨가 다결정 실리콘을 사용한 예를 설명했지만, 불순물 첨가 다결정 실리콘의 저항은 충분히 낮지 않기 때문에, 게이트 패드(11)와의 접속 위치로부터 떨어진 부분의 게이트 전극(50)의 전위는, 게이트 패드(11), 게이트 배선(12)의 전위의 사이에 시간적인 어긋남이 생기는 경우가 있다. 이 시간적인 어긋남은, 게이트 전극(50)의 저항 등의 저항 성분 및 소스 패드(10) 등과의 사이에 생기는 기생 용량으로 정해지는 시정수에 의해 정해진다. 본 실시의 형태에 있어서는, 외주부의 게이트 전극(50)에 저저항의 게이트 배선(12)을 병렬로 마련하고 있으므로, 위와 같은 시간적 어긋남의 발생이 억제되고 있다.
또한, 본 실시의 형태의 전력용 반도체 장치에 있어서는, 제 1 웰 영역(41), 제 2 웰 영역(42, 43)의 각각의 p형 불순물 농도 및 깊이가 동일하도록 설명하고 도시했지만, 이러한 영역의 불순물 농도 및 깊이는 동일할 필요는 없고, 각각 다른 값이더라도 좋다.
또한, 셀 영역 내의 유닛 셀의 배치 방법은, 정방형의 유닛 셀이 격자 모양으로 배열된 도 2에 나타낸 것일 필요는 없고, 예컨대, 인접하는 열의 유닛 셀이 어긋나게 배치되더라도 좋다. 또한, 유닛 셀의 형상은 정방형일 필요는 없고, 장방형, 육각형, 삼각형 등이더라도 좋다.
또한, 본 실시의 형태의 전력용 반도체 장치에 있어서는, 웰 콘택트 영역은 콘택트 홀의 하부에 개별적으로 위치하도록 설명했지만, 제 1 웰 콘택트 영역(62), 제 2 웰 콘택트 영역(63)은, 단면 깊이 방향으로 연속하여 형성되더라도 좋다.
또한, 본 실시의 형태의 전력용 반도체 장치에 있어서는, 가장 바깥쪽 둘레의 웰의 웰 콘택트 홀인 제 2 웰 콘택트 홀(63)보다 외측에 게이트 배선(12)을 배치하고 있기 때문에, 게이트 배선(12)의 외측에 필드 플레이트를 형성할 필요가 없어, 전력용 반도체 장치의 크기를 축소할 수 있고, 전력용 반도체 장치의 비용을 저감할 수 있다.
실시의 형태 2.
도 14는 본 발명의 실시의 형태 2의 전력용 반도체 장치를 윗면으로부터 투시한 평면도이다. 또한, 도 15는 도 14의 C-C' 단면의 단면도이며, 도 16은 도 14의 D-D' 단면의 단면도이다.
본 실시의 형태의 전력용 반도체 장치는, 실시의 형태 1의 전력용 반도체 장치로부터 제 1 웰 콘택트 홀(62) 및 제 2 오믹 전극(71b)을 제외한 것이다. 그 밖의 부분에 대해서는, 실시의 형태 1에서 설명한 것과 같으므로 설명을 생략한다.
본 실시의 형태의 전력용 반도체 장치에 있어서도, 전력용 반도체 장치를 온 상태로부터 오프 상태로 스위칭할 때에, 제 2 웰 영역(42, 43)에 발생하는 변위 전류의 대부분이, 게이트 절연막(30)이 형성된 영역의 제 1 웰 영역(41)측과는 반대측에 마련된 필드 절연막(31)을 관통하는 제 2 웰 콘택트 홀(63)을 경유하여 소스 패드(10)에 흐른다.
이 때문에, 본 실시의 형태의 전력용 반도체 장치를 고속 스위칭한 경우에도, 게이트 절연막(30)에 고전계가 인가되지 않는다. 또한, 제 1 웰 콘택트 홀(62)을 마련하는 일 없이, 보다 간단한 구성으로, 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
이와 같이, 본 실시의 형태의 전력용 반도체 장치에 의하면, 실시의 형태 1의 제 2 웰 영역(43)에 마련되어 있던 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 영역(47) 및 제 2 오믹 전극(71b)을 삭제하는 것에 의해, 전력용 반도체 장치의 단면 가로 방향 사이즈를 축소할 수 있어, 전력용 반도체 장치를 소형화할 수 있다.
또, 게이트 절연막(30)에 높은 전계가 인가되는 것을 막기 위해, 제 2 웰 영역(42, 43)의 게이트 절연막(30)측으로의 돌출 길이는, 크더라도 제 2 웰 콘택트 홀(63)로부터 10~20㎛ 정도 이하로 하는 것이 바람직하고, 최대 100㎛ 이하로 하는 것이 바람직하다.
실시의 형태 3.
도 17 및 도 18은 실시의 형태 1의 전력용 반도체 장치의 제 2 웰 영역(42, 43)의 단면 가로 방향의 저항을 작게 하기 위해, 실시의 형태 1의 전력용 반도체 장치의 제 2 웰 영역(42, 43)의 표층부에, 제 2 도전형의 불순물을 고농도로 첨가한 고불순물 농도 웰 영역(45)을 마련한, 본 실시의 형태의 전력용 반도체 장치의 단면 모식도이다. 그 밖의 부분에 대해서는, 실시의 형태 1에서 설명한 것과 같으므로 자세한 설명을 생략한다. 도 19에, 본 실시의 형태의 전력용 반도체 장치의 평면도를 나타낸다. 도 17, 도 18은 각각 도 19의 E-E' 단면의 단면도, F-F' 단면의 단면도에 상당한다.
여기서, 고불순물 농도 웰 영역(45)의 불순물 농도는, 전용 포토리소그래피 공정에 의해 고불순물 농도 웰 영역(45)에 적합한 불순물 농도를 설정하는 경우에는, 제 2 웰 영역(42, 43)의 불순물 농도보다 높고, 1×1020㎝-3 정도로 설정하면 되고, 많아도 1×1021㎝-3 정도로 하는 것이 바람직하다.
또한, 도 20 및 도 21에 그 단면도를 나타내는 바와 같이, 실시의 형태 1의 전력용 반도체 장치의 제 1~제 3 웰 콘택트 영역(46, 47, 48)을 이온 주입법에 의해 형성할 때에, 제 2 웰 콘택트 영역(47) 및 제 3 웰 콘택트 영역(48)의 이온 주입 마스크 패턴을 제 2 웰 영역(42, 43)과 같은 패턴으로 변경하는 것에 의해, 포토리소그래피 공정을 증가시키는 일 없이, 제 2 웰 영역(42, 43)의 단면 가로 방향의 저항을 저감할 수 있다.
본 실시의 형태의 전력용 반도체 장치에 의하면, 제 2 웰 영역(42, 43)의 표층부에 고불순물 농도 웰 영역(45)을 마련하고 있기 때문에, 온 상태로부터 오프 상태로 스위칭했을 때에, 제 2 웰 영역(42, 43)에 발생하는 전류에 의해 발생하는 전압을 저감할 수 있고, 또한, 변위 전류의 대부분이 필드 절연막(31)을 관통하여 마련된 제 2 웰 콘택트 홀(63)을 경유하여 소스 패드(10)에 흐른다. 이 때문에, 고속 스위칭한 경우에도, 게이트 절연막(30)뿐만 아니라 필드 절연막(31)에도 고전계가 인가되는 것을 억제할 수 있어, 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
실시의 형태 4.
도 22는 본 실시의 형태의 전력용 반도체 장치를 윗면으로부터 투시하여 본 평면도이다. 또한, 도 23 및 도 24는, 각각, 도 22의 평면도의 G-G' 부분의 단면, H-H' 부분의 단면을 모식적으로 나타낸 본 실시의 형태에 있어서의 전력용 반도체 장치의 단면 모식도이다.
본 실시의 형태의 전력용 반도체 장치에 있어서는, 실시의 형태 1의 전력용 반도체 장치의 제 2 웰 영역(42, 43) 중, 게이트 전극(50), 게이트 패드(11), 게이트 배선(12) 등이 마련되어 있는 영역에서, 게이트 산화막(30)이 형성되어 있는 영역의 하부를 제외한 부분에만, 제 2 도전형의 불순물을 고농도로 첨가한 고불순물 농도 웰 영역(45)을 마련하고 있다. 그 밖의 부분에 대해서는, 실시의 형태 1에서 설명한 것과 같으므로 자세한 설명을 생략한다.
본 실시의 형태의 전력용 반도체 장치는, 제 2 웰 영역(42, 43) 중, 게이트 전극(50), 게이트 패드(11), 게이트 배선(12) 등이 마련되어 있는 영역에서, 게이트 산화막(30)이 형성되어 있는 영역의 하부를 제외한 부분에, 제 2 도전형의 불순물을 고농도로 첨가한 고불순물 농도 웰 영역(45)을 마련하고 있기 때문에, 실시의 형태 1의 전력용 반도체 장치보다 제 2 웰 영역(42, 43)의 단면 가로 방향의 저항값을 저감할 수 있고, 스위칭시의 변위 전류에 의해 발생하는 전압을 저감할 수 있다. 또한, 실시의 형태 3의 전력용 반도체 장치와 비교하면, 고농도로 불순물을 첨가한 탄화규소층의 위에 게이트 절연막(30)을 형성하는 것을 피할 수 있어, 게이트 절연막(30)의 절연성의 신뢰성을 높게 할 수 있다.
특히, 게이트 절연막(30)을 열산화법으로 형성한 경우에는, 이온 주입법에 의해 고농도로 불순물을 첨가한 탄화규소층을 열산화하여 형성한 게이트 절연막(30)의 절연 신뢰성이 저하되는 경우가 있다. 이 때문에, 본 실시의 형태의 구조를 채용하는 것에 의해, 보다 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
또, 고불순물 농도 웰 영역(45)의 불순물 농도는 3×1018㎝-3 이상 1×1021㎝-3 이하의 범위로 하는 것이 바람직하다. 또한, 제 1~제 3 웰 콘택트 영역(46, 47, 48)을 형성할 때의 포토리소그래피 공정과 동시에 고불순물 농도 웰 영역(45)을 형성하는 것에 의해, 공정을 증가시키는 일 없이, 고불순물 농도 웰 영역(45)을 형성할 수 있다.
실시의 형태 5.
도 25 및 도 26은 본 실시의 형태의 전력용 반도체 장치의 단면을 모식적으로 나타낸 단면 모식도이며, 각각, 실시의 형태 2의 도 14의 평면도의 C-C' 부분의 단면, D-D' 부분의 단면에 대응한 것이다.
본 실시의 형태의 전력용 반도체 장치에 있어서는, 실시의 형태 2의 전력용 반도체 장치의 제 2 웰 영역(42, 43) 중, 게이트 전극(50), 게이트 패드(11), 게이트 배선(12) 등이 마련되어 있는 영역에서, 게이트 산화막(30)이 형성되어 있는 영역의 하부를 제외한 부분에만, 제 2 도전형의 불순물을 고농도로 첨가한 고불순물 농도 웰 영역(45)이 마련되어 있다. 그 밖의 부분에 대해서는, 실시의 형태 2에서 설명한 것과 같으므로 자세한 설명을 생략한다.
본 실시의 형태의 전력용 반도체 장치에 의하면, 제 2 웰 영역(42, 43) 중, 게이트 전극(50), 게이트 패드(11), 게이트 배선(12) 등이 마련되어 있는 영역에서, 게이트 산화막(30)이 형성되어 있는 영역의 하부를 제외한 부분에 고불순물 농도 웰 영역(45)이 마련되어 있으므로, 실시의 형태 2의 전력용 반도체 장치와 비교하여, 고농도로 불순물을 첨가한 탄화규소층의 위에 게이트 절연막(30)을 형성하는 것을 피할 수 있어, 게이트 절연막(30)의 절연성의 신뢰성을 높게 할 수 있다.
본 실시의 형태의 전력용 반도체 장치에 있어서는, 고불순물 농도 웰 영역(45)의 불순물 농도는 3×1018㎝-3 이상 1×1021㎝-3 이하의 범위로 하는 것이 바람직하다. 또한, 제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)을 형성할 때의 포토리소그래피 공정과 동시에 고불순물 농도 웰 영역(45)을 형성하는 것에 의해, 공정을 증가시키는 일 없이, 고불순물 농도 웰 영역(45)을 형성할 수 있다.
또, 상기 실시의 형태 1~5에서는, 셀 영역에 형성하는 반도체 소자가 종형의 MOSFET인 경우를 개시하고 있지만, 예컨대 도 3의 반도체 기판(20)과 이면측의 이면 오믹 전극(72)의 사이에 제 2 도전형의 콜렉터층을 마련하는 것에 의해 IGBT의 셀 영역을 갖는 반도체 소자를 형성하더라도, 상술한 본 발명의 효과가 IGBT의 셀 영역을 갖는 반도체 소자에 대해서도 마찬가지로 얻어진다. 따라서, 본 발명의 효과가 미치는 범위는, MOSFET 혹은 IGBT 등의 MOS 구조를 갖는 스위칭 소자로서의 반도체 소자이다. 또, 반도체 소자가 IGBT인 경우에는, MOSFET의 드레인(전극)이 콜렉터(전극)에 상당하고, MOSFET의 소스(전극)가 이미터(전극)에 상당한다.
또한, 채널 영역이 반도체 기판(20) 표면과 수직으로 형성되는 트렌치형 MOSFET에 있어서도, 필드 절연막(31)의 단부와 게이트 절연막(30)의 접속부보다 게이트 패드(11) 또는 게이트 배선(12)에 가까운 쪽에 제 2 웰 영역(42, 43)으로부터 소스 패드(10)로의 접속 부분을 형성하는 것에 의해, 고속으로 스위치 오프한 경우에 있어서도, 게이트 절연막(30) 근방에서 변위 전류에 의해 발생하는 전압을 저감할 수 있어, 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
또한, 상기 실시의 형태 1~5에서 나타내는 전력용 반도체 장치의 구조를 구비하면, 본 발명의 효과는 그 제조 방법에 의존하는 것이 아니고, 실시의 형태 1~5에서 설명한 제조 방법 이외의 제조 방법을 이용하여 제조한 전력용 반도체 장치 구조에 있어서도, 신뢰성이 높은 전력용 반도체 장치 구조를 얻을 수 있다.
또한, 상기 실시의 형태 1~5에서는, 주로 탄화규소 재료로 구성된 전력용 반도체 장치의 예를 설명했지만, 본 발명은, 탄화규소로 구성된 전력용 반도체 장치로 한정되는 것은 아니고, 질화갈륨 등의 와이드 밴드갭 반도체 재료나 갈륨비소 재료, Si 재료 등의 다른 반도체 재료로 구성된 전력용 반도체 장치이더라도, 같은 효과를 얻을 수 있다.
또한, 실시의 형태 1~5에서 종형 MOSFET로 설명한 전력용 반도체 장치의 게이트 절연막(30)은, 반드시 MOS의 이름대로 이산화규소 등의 산화막일 필요는 없고, 질화규소막, 산화알루미늄막 등의 절연막이더라도 좋다.
또한, 본 발명에 있어서는, 실시의 형태 1~5에서 기재한 MOSFET 구조를 갖는 반도체 소자 자체를 좁은 의미에서 「반도체 장치」로 정의하는 외에, 예컨대, 이 MOSFET 구조를 갖는 반도체 소자와, 이 반도체 소자에 대하여 역병렬로 접속되는 프리휠 다이오드와, 이 반도체 소자의 게이트 전압을 생성, 인가하는 제어 회로 등과 함께 리드프레임에 탑재하여 봉지된 인버터 모듈과 같은, 반도체 소자를 갖는 파워 모듈 자체도, 넓은 의미에서 「반도체 소자」로 정의할 수도 있다.
10 : 소스 패드 11 : 게이트 패드
12 : 게이트 배선 13 : 드레인 전극
20 : 반도체 기판 21 : 드리프트층
30 : 게이트 절연막 31 : 필드 절연막
32 : 층간 절연막 33 : 게이트 절연막 필드 절연막 경계
40 : JTE 영역 41 : 제 1 웰 영역
42, 43 : 제 2 웰 영역 45 : 고불순물 농도 웰 영역
46, 47, 48 : 웰 콘택트 영역 50 : 게이트 전극
61 : 소스 콘택트 홀 62 : 제 1 웰 콘택트 홀
63 : 제 2 웰 콘택트 홀 64 : 게이트 콘택트 홀
71 : 오믹 전극 72 : 이면 오믹 전극
80 : 소스 영역 81 : 필드 스토퍼 영역
100 : 간이 소자 101 : N형 반도체 기판
102 : n형층 103 : P형 웰 영역
104 : p형 웰 콘택트 105 : 층간 절연막
106 : 상부 전극 107 : 콘택트 홀
108 : 이면 전극 109 : 이면 오믹 전극
110 : 오믹 전극 111 : 게이트 절연막
112 : 게이트 전극 113 : 게이트 상부 전극

Claims (29)

  1. 와이드 밴드갭 재료로 이루어지는 제 1 도전형 또는 제 2 도전형의 반도체 기판과,
    상기 반도체 기판의 제 1 주면(主面)측에 형성된 제 1 도전형의 드리프트층과,
    상기 드리프트층의 표층의 일부에 형성되며, 제 2 도전형의 제 1 웰 영역을 갖는 셀 영역과,
    상기 셀 영역과는 다른 영역에 형성된 제 2 도전형의 제 2 웰 영역과,
    상기 셀 영역상과, 상기 제 2 웰 영역상의 상기 셀 영역측에 형성된 게이트 절연막과,
    상기 제 2 웰 영역상의 상기 셀 영역측과는 반대측에 형성되고, 상기 게이트 절연막보다 막 두께가 큰 필드 절연막과,
    상기 게이트 절연막상과, 상기 필드 절연막상에 형성된 게이트 전극과,
    상기 셀 영역상에 형성된 소스 콘택트 홀과,
    상기 제 2 웰 영역상의, 상기 게이트 절연막과 상기 필드 절연막의 경계로부터 상기 셀 영역측과는 반대측에 형성된 제 2 웰 콘택트 홀과,
    상기 소스 콘택트 홀과 상기 제 2 웰 콘택트 홀을 통해 상기 셀 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 패드와,
    상기 제 1 주면과는 반대의 제 2 주면측에 형성된 드레인 전극
    을 구비하는 것을 특징으로 하는 전력용 반도체 장치.
  2. 와이드 밴드갭 재료로 이루어지는 제 1 도전형 또는 제 2 도전형의 반도체 기판과,
    상기 반도체 기판의 제 1 주면측에 형성된 제 1 도전형의 드리프트층과,
    상기 드리프트층의 표층의 일부에 형성되며, 제 2 도전형의 제 1 웰 영역을 갖는 셀 영역과,
    상기 셀 영역과는 다른 영역에 형성된 제 2 도전형의 제 2 웰 영역과,
    상기 셀 영역상과, 상기 제 2 웰 영역상의 상기 셀 영역측에 형성된 게이트 절연막과,
    상기 제 2 웰 영역상의 상기 셀 영역측과는 반대측에 형성되고, 상기 게이트 절연막보다 막 두께가 큰 필드 절연막과,
    상기 게이트 절연막상과, 상기 필드 절연막상에 형성된 게이트 전극과,
    상기 셀 영역상에 형성된 소스 콘택트 홀과,
    상기 제 2 웰 영역상의 상기 게이트 절연막과 상기 필드 절연막의 경계로부터 상기 셀 영역측에 형성된 제 1 웰 콘택트 홀과,
    상기 제 2 웰 영역상의 상기 경계로부터 상기 셀 영역측과는 반대측에 형성된 제 2 웰 콘택트 홀과,
    상기 소스 콘택트 홀과 상기 제 1 웰 콘택트 홀 및 상기 제 2 웰 콘택트 홀을 통해 상기 셀 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 패드와,
    상기 제 1 주면과는 반대의 제 2 주면측에 형성된 드레인 전극
    을 구비하는 것을 특징으로 하는 전력용 반도체 장치.
  3. 제 1 항에 있어서,
    상기 필드 절연막은 0.3㎛ 이상 3㎛ 이하의 두께를 갖는 전력용 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 게이트 절연막은 30㎚ 이상 300㎚ 이하의 두께를 갖는 전력용 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 웰 영역은, 상기 제 2 웰 영역의 표층의 일부이며, 또한 상기 제 2 웰 콘택트 홀 아래에, 상기 제 2 웰 영역 내의 다른 영역보다 제 2 도전형의 불순물 농도가 높은 고불순물 농도 웰 영역을 구비하는 것을 특징으로 하는 전력용 반도체 장치.
  6. 제 5 항에 있어서,
    상기 고불순물 농도 웰 영역은, 상기 제 2 웰 콘택트 홀 아래로부터 상기 게이트 전극 아래에 연속적으로 형성된 것을 특징으로 하는 전력용 반도체 장치.
  7. 제 5 항에 있어서,
    상기 고불순물 농도 웰 영역은, 상기 제 2 웰 영역상에 형성된 상기 게이트 절연막 아래에는 형성되어 있지 않은 것을 특징으로 하는 전력용 반도체 장치.
  8. 제 6 항에 있어서,
    상기 고불순물 농도 웰 영역은, 상기 제 2 웰 영역상에 형성된 상기 게이트 절연막 아래에는 형성되어 있지 않은 것을 특징으로 하는 전력용 반도체 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 웰 영역의 상기 제 2 웰 콘택트 홀로부터 상기 셀 영역측으로의 돌출 길이는, 100㎛ 이하인 것을 특징으로 하는 전력용 반도체 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극상과, 상기 게이트 절연막상과, 상기 필드 절연막상에 형성된 층간 절연막을 더 구비하고,
    상기 제 2 웰 콘택트 홀은, 상기 층간 절연막을 관통하여 형성된
    것을 특징으로 하는 전력용 반도체 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 웰 영역상에 형성된 게이트 콘택트 홀과,
    상기 게이트 콘택트 홀을 통해, 상기 게이트 전극과 전기적으로 접속된 게이트 패드
    를 구비하고,
    상기 제 2 웰 콘택트 홀은, 상기 게이트 콘택트 홀보다 상기 셀 영역측에 형성된
    것을 특징으로 하는 전력용 반도체 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    복수의 상기 제 2 웰 콘택트 홀은, 상기 셀 영역을 둘러싸도록 형성된 것을 특징으로 하는 전력용 반도체 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 와이드 밴드갭 재료는 탄화규소인 것을 특징으로 하는 전력용 반도체 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 셀 영역은, 제 1 도전형의 소스 영역을 포함하고,
    상기 소스 영역과 상기 드리프트층의 사이에 개재된 상기 제 1 웰 영역 내에 형성되는 채널 영역은, 상기 제 1 주면과 평행인
    것을 특징으로 하는 전력용 반도체 장치.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 셀 영역은, 제 1 도전형의 소스 영역을 포함하고,
    상기 소스 영역과 상기 드리프트층의 사이에 개재된 상기 제 1 웰 영역 내에 형성되는 채널 영역은, 상기 제 1 주면과 수직인
    것을 특징으로 하는 전력용 반도체 장치.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 패드와 상기 드레인 전극 사이에 걸리는 전압의 변화 속도가 10V/nsec 이상인 것을 특징으로 하는 전력용 반도체 장치.
  17. 청구항 1 또는 청구항 2에 기재된 전력용 반도체 장치와,
    상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임
    을 구비하는 것을 특징으로 하는 파워 모듈.
  18. 청구항 7에 기재된 전력용 반도체 장치와,
    상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임
    을 구비하는 것을 특징으로 하는 파워 모듈.
  19. 청구항 8에 기재된 전력용 반도체 장치와,
    상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임
    을 구비하는 것을 특징으로 하는 파워 모듈.
  20. 청구항 12에 기재된 전력용 반도체 장치와,
    상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임
    을 구비하는 것을 특징으로 하는 파워 모듈.
  21. 청구항 13에 기재된 전력용 반도체 장치와,
    상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임
    을 구비하는 것을 특징으로 하는 파워 모듈.
  22. 청구항 14에 기재된 전력용 반도체 장치와,
    상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임
    을 구비하는 것을 특징으로 하는 파워 모듈.
  23. 와이드 밴드갭 재료로 이루어지는 제 1 도전형 또는 제 2 도전형의 반도체 기판의 제 1 주면측에 제 1 도전형의 드리프트층을 형성하는 공정과,
    상기 드리프트층의 표층의 일부에, 복수의 제 2 도전형의 제 1 웰 영역을 형성하는 공정과,
    상기 제 1 웰 영역의 각각의 표층의 일부에 제 1 도전형의 소스 영역을 형성하는 공정과,
    복수의 상기 제 1 웰 영역과는 다른 영역에 제 2 도전형의 제 2 웰 영역을 형성하는 공정과,
    상기 제 2 웰 영역상의 상기 제 1 웰 영역측과는 반대측에 필드 절연막을 형성하는 공정과,
    복수의 상기 제 1 웰 영역과 상기 소스 영역의 위 및 상기 제 2 웰 영역상의 상기 제 1 웰 영역측에 상기 필드 절연막보다 막 두께가 작은 게이트 절연막을 형성하는 공정과,
    상기 필드 절연막상과, 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과,
    상기 제 1 웰 영역상에 소스 콘택트 홀을 형성하는 공정과,
    상기 제 2 웰 영역상의 상기 게이트 절연막과 상기 필드 절연막의 경계로부터 상기 제 1 웰 영역측과는 반대측에 제 2 웰 콘택트 홀을 형성하는 공정과,
    상기 소스 콘택트 홀과 상기 제 2 웰 콘택트 홀을 통해, 상기 제 1 웰 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 패드를 형성하는 공정과,
    상기 제 1 주면과는 반대의 제 2 주면측에 드레인 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 필드 절연막을 형성하는 공정은, 상기 제 2 웰 콘택트 홀이 형성되는 부분의 상기 필드 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 필드 절연막을 형성하는 공정의 전에, 상기 제 2 웰 영역의 표층의 일부에, 상기 제 2 웰 영역 내의 다른 영역보다 제 2 도전형의 불순물 농도가 높은 고불순물 농도 웰 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 고불순물 농도 웰 영역은, 상기 제 2 웰 콘택트 홀 아래에 형성되는 것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  27. 삭제
  28. 삭제
  29. 삭제
KR1020127026086A 2010-04-06 2011-02-08 전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법 KR101481878B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2010-087816 2010-04-06
JP2010087816 2010-04-06
PCT/JP2011/000683 WO2011125274A1 (ja) 2010-04-06 2011-02-08 電力用半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20120125401A KR20120125401A (ko) 2012-11-14
KR101481878B1 true KR101481878B1 (ko) 2015-01-12

Family

ID=44762246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127026086A KR101481878B1 (ko) 2010-04-06 2011-02-08 전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (1) US9006819B2 (ko)
JP (4) JP4962665B2 (ko)
KR (1) KR101481878B1 (ko)
CN (1) CN102870217B (ko)
DE (1) DE112011101254B4 (ko)
WO (1) WO2011125274A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190068400A (ko) * 2017-12-08 2019-06-18 한국전자통신연구원 다이오드를 내장한 mos 구조의 사이리스터 소자

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112009004744B4 (de) 2009-04-30 2014-11-13 Mitsubishi Electric Corp. Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2011135995A1 (ja) 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
KR101527270B1 (ko) 2010-06-24 2015-06-09 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치
JP2013093444A (ja) * 2011-10-26 2013-05-16 Rohm Co Ltd 高速スイッチング動作回路
DE112012005591B4 (de) * 2012-01-06 2021-02-11 Mitsubishi Electric Corporation Halbleitervorrichtung
JP5994604B2 (ja) 2012-11-28 2016-09-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2014131008A (ja) 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置
CN104981903B (zh) * 2013-03-14 2017-12-01 富士电机株式会社 半导体装置
JP6135436B2 (ja) * 2013-10-04 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置
US9269765B2 (en) * 2013-10-21 2016-02-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having gate wire disposed on roughened field insulating film
JP6222771B2 (ja) 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
EP3076431B1 (en) 2013-11-28 2020-07-08 Rohm Co., Ltd. Semiconductor device
JP6183200B2 (ja) * 2013-12-16 2017-08-23 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN105378932B (zh) 2014-01-16 2017-10-31 富士电机株式会社 半导体装置
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN106463541B (zh) 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置
FR3024545B1 (fr) * 2014-07-30 2018-05-18 Suez Environnement Systeme de mesure intelligent au point de livraison d'un fluide
WO2016039073A1 (ja) 2014-09-08 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6424524B2 (ja) * 2014-09-08 2018-11-21 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016039069A1 (ja) * 2014-09-11 2016-03-17 富士電機株式会社 半導体装置およびその製造方法
CN106688103B (zh) * 2014-10-01 2019-09-20 三菱电机株式会社 半导体装置
CN105789108B (zh) * 2014-12-16 2019-02-12 中芯国际集成电路制造(上海)有限公司 功率晶体管芯片的制作方法及功率晶体管芯片
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法
US9997510B2 (en) * 2015-09-09 2018-06-12 Vanguard International Semiconductor Corporation Semiconductor device layout structure
JP1555473S (ko) * 2015-10-26 2016-08-08
JP1555474S (ko) * 2015-10-26 2016-08-08
DE112016005768B4 (de) 2015-12-18 2023-03-16 Rohm Co., Ltd. Halbleiterbauteil
DE102016102493B3 (de) * 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
CN106169506B (zh) * 2016-08-01 2019-04-09 上海华虹宏力半导体制造有限公司 Ddd mos器件结构及其制造方法
CN109564882B (zh) * 2016-08-09 2023-08-18 三菱电机株式会社 半导体装置及其制造方法
US10707341B2 (en) * 2016-08-25 2020-07-07 Mitsubishi Electric Corporation Semiconductor device
JP6580270B2 (ja) * 2016-08-25 2019-09-25 三菱電機株式会社 炭化珪素半導体装置
JP6626807B2 (ja) * 2016-09-14 2019-12-25 株式会社日立製作所 半導体装置、パワーモジュールおよび電力変換装置
CN109716531B (zh) * 2016-09-23 2022-07-29 三菱电机株式会社 碳化硅半导体装置
JP6322253B2 (ja) * 2016-10-12 2018-05-09 ローム株式会社 高速スイッチング動作回路を備えたワイヤレス給電装置およびａｃ／ｄｃ電源回路
WO2018084020A1 (ja) * 2016-11-01 2018-05-11 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6887244B2 (ja) * 2016-12-09 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102016015475B3 (de) * 2016-12-28 2018-01-11 3-5 Power Electronics GmbH IGBT Halbleiterstruktur
CN110337725B (zh) * 2017-02-24 2022-08-05 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
WO2018155553A1 (ja) * 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP7087280B2 (ja) * 2017-05-31 2022-06-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7069605B2 (ja) * 2017-08-29 2022-05-18 富士電機株式会社 半導体装置の製造方法
US10601413B2 (en) 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
US10665713B2 (en) * 2017-09-28 2020-05-26 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP6958474B2 (ja) * 2017-09-28 2021-11-02 三菱電機株式会社 炭化珪素半導体装置
US20200335618A1 (en) * 2017-11-13 2020-10-22 Shindengen Electric Manufacturing Co., Ltd. Wide gap semiconductor device
US11342435B2 (en) * 2017-12-14 2022-05-24 Shindengen Electric Manufacturing Co., Ltd. Wide-gap semiconductor device
JP6994991B2 (ja) * 2018-03-16 2022-02-04 株式会社 日立パワーデバイス 半導体装置、パワーモジュールおよび電力変換装置
JP6496063B2 (ja) * 2018-04-06 2019-04-03 ローム株式会社 スイッチング電源回路およびスイッチング素子
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP7095615B2 (ja) * 2019-02-12 2022-07-05 株式会社デンソー 半導体装置
JP6735375B2 (ja) * 2019-03-07 2020-08-05 ローム株式会社 スイッチング電源回路およびスイッチング素子
JP7145817B2 (ja) * 2019-06-14 2022-10-03 日立Astemo株式会社 半導体装置
JP6976489B2 (ja) * 2019-09-06 2021-12-08 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
US11508749B2 (en) * 2020-06-15 2022-11-22 Sandisk Technologies Llc Cutoff gate electrodes for switches for a three-dimensional memory device and method of making the same
CN115917755A (zh) 2020-06-24 2023-04-04 三菱电机株式会社 碳化硅半导体装置
US11664436B2 (en) * 2021-03-01 2023-05-30 Wolfspeed, Inc. Semiconductor devices having gate resistors with low variation in resistance values
JPWO2023062951A1 (ko) 2021-10-14 2023-04-20

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03252166A (ja) * 1990-03-01 1991-11-11 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JPH04229661A (ja) * 1990-06-08 1992-08-19 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH07249765A (ja) * 1994-03-10 1995-09-26 Nippondenso Co Ltd 絶縁ゲート型電界効果トランジスタ
JP2009302091A (ja) * 2008-06-10 2009-12-24 Denso Corp 炭化珪素半導体装置およびその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2785271B2 (ja) * 1988-04-28 1998-08-13 富士電機株式会社 半導体装置
JPH0456163A (ja) * 1990-06-21 1992-02-24 Fujitsu Ltd 半導体装置およびその製造方法
JP2751612B2 (ja) 1990-10-01 1998-05-18 株式会社デンソー 縦型パワートランジスタ及びその製造方法
JPH04346477A (ja) 1991-05-24 1992-12-02 Hitachi Ltd 半導体装置
US5686750A (en) * 1991-09-27 1997-11-11 Koshiba & Partners Power semiconductor device having improved reverse recovery voltage
JP2817536B2 (ja) 1991-09-27 1998-10-30 日本電気株式会社 半導体装置
US5723882A (en) * 1994-03-10 1998-03-03 Nippondenso Co., Ltd. Insulated gate field effect transistor having guard ring regions
JPH08102495A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置
JP3525637B2 (ja) 1996-08-09 2004-05-10 株式会社デンソー 半導体装置
JP2000294770A (ja) 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP4848605B2 (ja) 2001-08-29 2011-12-28 株式会社デンソー 半導体装置の製造方法
JP3952978B2 (ja) * 2003-03-24 2007-08-01 日産自動車株式会社 炭化珪素半導体素子
JP4577480B2 (ja) * 2003-06-06 2010-11-10 サンケン電気株式会社 絶縁ゲート型半導体装置
JP2005243674A (ja) * 2004-02-24 2005-09-08 Renesas Technology Corp 半導体装置
JP2007207784A (ja) 2006-01-30 2007-08-16 Toshiba Corp 半導体装置
JP5098214B2 (ja) 2006-04-28 2012-12-12 日産自動車株式会社 半導体装置およびその製造方法
JP2009004668A (ja) * 2007-06-25 2009-01-08 Toshiba Corp 半導体装置
JP4935741B2 (ja) 2008-04-02 2012-05-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5171363B2 (ja) * 2008-04-08 2013-03-27 三菱電機株式会社 半導体装置の製造方法
JP5309360B2 (ja) * 2008-07-31 2013-10-09 三菱電機株式会社 半導体装置およびその製造方法
US8492836B2 (en) * 2009-10-14 2013-07-23 Mitsubishi Electric Corporation Power semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03252166A (ja) * 1990-03-01 1991-11-11 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JPH04229661A (ja) * 1990-06-08 1992-08-19 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH07249765A (ja) * 1994-03-10 1995-09-26 Nippondenso Co Ltd 絶縁ゲート型電界効果トランジスタ
JP2009302091A (ja) * 2008-06-10 2009-12-24 Denso Corp 炭化珪素半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190068400A (ko) * 2017-12-08 2019-06-18 한국전자통신연구원 다이오드를 내장한 mos 구조의 사이리스터 소자
KR102463902B1 (ko) 2017-12-08 2022-11-08 한국전자통신연구원 다이오드를 내장한 mos 구조의 사이리스터 소자

Also Published As

Publication number Publication date
JPWO2011125274A1 (ja) 2013-07-08
JP6173924B2 (ja) 2017-08-02
DE112011101254B4 (de) 2017-04-06
JP2014082521A (ja) 2014-05-08
JP2017005278A (ja) 2017-01-05
JP6233484B2 (ja) 2017-11-22
CN102870217B (zh) 2016-08-03
US20130020587A1 (en) 2013-01-24
WO2011125274A1 (ja) 2011-10-13
DE112011101254T5 (de) 2013-06-20
JP4962665B2 (ja) 2012-06-27
JP5454595B2 (ja) 2014-03-26
JP2012109602A (ja) 2012-06-07
KR20120125401A (ko) 2012-11-14
CN102870217A (zh) 2013-01-09
US9006819B2 (en) 2015-04-14

Similar Documents

Publication Publication Date Title
KR101481878B1 (ko) 전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법
KR101291838B1 (ko) 전력용 반도체 장치
KR101527270B1 (ko) 전력용 반도체 장치
JP6008145B2 (ja) 電力用半導体装置
KR101230680B1 (ko) 반도체 장치 및 그 제조 방법
JP6172224B2 (ja) 電力用半導体装置
US9825126B2 (en) Semiconductor device
JP5321377B2 (ja) 電力用半導体装置
US8969960B2 (en) Power semiconductor device
JP2020098836A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 5