JP6424524B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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この発明は、炭化珪素基板上に形成したスイッチングデバイスとして用いられる半導体装置および半導体装置の製造方法に関する。

図9は、従来の炭化珪素基板を用いたスイッチングデバイスであるNチャネルMOSFETの断面図である。図9に示すように、n型炭化珪素(SiC)基板1の表面に低濃度のn-型SiC層2が形成され、n-型SiC層2の表面層に複数のp型領域3が形成され、p型領域3の表面層にはn+型ソース領域4とp+型コンタクト領域5形成され、更にn+型ソース領域4とp+型コンタクト領域5との表面にソース電極8が形成されている。またn+型ソース領域4の間のp型領域3とn-型SiC層2の表面にゲート絶縁膜6を介してゲート電極7が形成されている。また、n型炭化珪素基板1の裏面側にはドレイン電極9が形成されている。

また、図10は、ゲートパッド部の平面図である。図11は、ゲートパッド部の断面図(図10のA−A線断面図)である。ゲートパッド(ゲート金属電極)25下にはp型領域21及び高濃度のp+型コンタクト領域22が形成されゲートパッド周辺(活性領域28の終端構造部29でソース電極8へとつながっている。ゲートパッド25下のp型領域21の電位がゲートパッド25周辺部に形成されたソース電極8によりソース電位となるように設計されている(例えば、下記特許文献1参照。)。符号13は絶縁膜、符号14は層間絶縁膜である。

また、図12は、表面にp型SiC層を用いて形成したNチャネルMOSFETの断面図である。n型SiC基板1の表面にn-型SiC層2が形成され、そのn-型SiC層2の表面層に複数のp型領域10が形成される。更に表面にp型SiC層11が形成される。更にp型領域10が形成されていないn-型SiC層2上のp型SiC層11にn型領域12が形成され、更にp型炭化珪素層11の表面にはn+型ソース領域4とp+型コンタクト領域5が形成され、更にn+型ソース領域4とp+型コンタクト領域5との表面にソース電極8が形成されている。また、n+型ソース4領域の間のn型領域12とn型炭化珪素層11表面にゲート絶縁膜6を介してゲート電極7が形成されている。またn型SiC基板1裏面側にはドレイン電極9が形成されている。

図9及び図12の構造のMOSFETにおいて、ソース電極8に対しドレイン電極9に正の電圧が印可された状態でゲート電極7にゲート閾値以下の電圧が印加されている場合には、p型領域3,10とn-型SiC層2の間のPN接合、或いはp型SiC層11とn型領域12の間のPN接合が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極7にゲート閾値以上の電圧を印加すると、ゲート電極7直下のp型領域3,10又はp型SiC層11表面にはn型の反転層(チャネル)が形成されることにより電流が流れるため、ゲート電極7に印加する電圧によってMOSFETのスイッチング動作を行うことができる。MOSFETがオフしている際、ソース電極8に高電位を印加することでp型領域3,10とSiC基板1とn-型SiC層2からなる内蔵PN(pin)ダイオードを駆動する。

特開2012−109602号公報

しかしながら、MOSFETをオフしている際、ソース電極8にプラスの電位を印加してn-型SiC層2とp型領域3,10から成る内蔵PNダイオードを駆動させる場合があり、この内蔵PNダイオードが動作する際に順方向電圧(Vf)が高くなり損失悪化を招く。また、ゲートパッド25下に形成したp型領域21により、ゲートパッド25下にもPNダイオード(p+型コンタクト領域22、p型領域21、n型SiC層2、n型SiC基板1からなるpinダイオード)が形成されているが、内蔵PNダイオードの駆動はソース電極8が形成された部分のゲートパッド25周辺のみに限定した動作になることからVfが高く損失悪化を招く。

この発明は、上述した従来技術による問題点を解消するため、内蔵ダイオードのオン動作時の損失を低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、ゲート金属電極下の前記第1導電型炭化珪素層内に形成された第2導電型の第3半導体領域と、前記第3半導体領域の表面に形成された高濃度の第2導電型の第4半導体領域と、前記第4半導体領域の表面に前記ソース電極につながるよう形成された金属電極と、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極と、前記第1導電型炭化珪素層と、前記第3半導体領域と、前記第半導体領域とによって形成されるPNダイオードと、を備えたことを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、ゲート金属電極下の前記第1導電型炭化珪素層内に複数形成された第2導電型の第3半導体領域と、前記第3半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるJBS構造のSBDを有し、前記ゲート金属電極は、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながることを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、ゲート金属電極下の前記第1導電型炭化珪素層内に複数形成された第2導電型の第3半導体領域と、前記第3半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるJBS構造のSBDと、前記第1導電型炭化珪素層と、前記第1導電型炭化珪素層内に形成された第2導電型の第5半導体領域と前記第5半導体領域の表面に形成された高濃度の第2導電型の第6半導体領域とによって形成されるPNダイオードとを有し、前記金属電極は、前記SBDと前記PNダイオードとを並列に接続し、前記ゲート金属電極は、前記PNダイオードの金属電極の表面を層間絶縁膜によって電気的に分離し、前記ゲート電極につながる、ことを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、ゲート金属電極下の前記第1導電型炭化珪素層内に第2導電型の第3半導体領域を形成し、前記第3半導体領域の表面に高濃度の第2導電型の第4半導体領域を形成することでPNダイオードを形成し、前記第4半導体領域の表面に前記ソース電極につながるよう金属電極を形成し、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成することを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、ゲート金属電極を設ける配置位置下の前記第1導電型炭化珪素層内に第2導電型の第3半導体領域を複数形成し、前記第3半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりJBS構造のSBDを形成し、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成することを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、ゲート金属電極を設ける配置位置下の前記第1導電型炭化珪素層内に第2導電型の第3半導体領域を複数形成し、前記第3半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりJBS構造のSBDを形成し、前記第1導電型炭化珪素層と、前記第1導電型炭化珪素層内に形成された第2導電型の第5半導体領域と、前記第5半導体領域の表面に形成された高濃度の第2導電型の第6半導体領域とによってPNダイオードを形成し、前記SBDと前記PNダイオードとを並列に接続し、前記PNダイオードの金属電極の表面を層間絶縁膜で電気的に分離し、前記ゲート電極につながる前記ゲート金属電極を形成することを特徴とする。

上記構成によれば、ソース電極にプラスの電圧を印加し、ドレイン電極にマイナスの電圧を加えて内蔵PNダイオードを駆動した際、ゲートパッド下に形成したダイオード専用の金属電極により、ゲートパッド下に形成したPNダイオード及びSBDが動作する。これによりVfが低下することで、内蔵ダイオードのオン動作時の損失を低減することができMOSFETの特性劣化を伴うことが無い。また、ゲートパッド下にダイオードを形成しているため、素子面積が増加しない。

本発明にかかる半導体装置および半導体装置の製造方法によれば、内蔵ダイオードのオン動作時の損失を低減することができるという効果を奏する。

図1は、本発明の実施の形態1にかかるMOSFETの断面図である。 図2は、本発明の実施の形態2にかかるMOSFETの断面図である。 図3は、本発明の実施の形態3にかかるMOSFETの断面図である。 図4は、本発明の実施の形態4にかかるMOSFETの断面図である。 図5は、本発明の実施の形態5にかかるMOSFETの断面図である。 図6は、本発明の実施の形態6にかかるMOSFETの断面図である。 図7は、本発明の実施の形態6にかかるゲートパッド下に形成したダイオードの順方向特性を示す図表である。 図8は、本発明の実施の形態7にかかるMOSFETの断面図である。 図9は、従来の炭化珪素基板を用いたスイッチングデバイスであるNチャネルMOSFETの断面図である。 図10は、ゲートパッド部の平面図である。 図11は、ゲートパッド部の断面図である。 図12は、表面にp型SiC層を用いて形成したNチャネルMOSFETの断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

[実施の形態1]
図1は、本発明の実施の形態1にかかるMOSFETの断面図である。なお、平面図は、図10と同様であり、図10のA−A線断面図が図1である。活性領域MOSFETの形成は上述した図9および図12に示したように従来と同様に形成される。そして、この実施の形態1では、ゲートパッド下にPNダイオードを形成する。

図1に示すように、n型(第1導電型)SiC基板1の表面に低濃度のn-型SiC層2が形成され、そのn-型SiC層2の表面にp型領域(第2導電型第1半導体領域)21が形成される。p型領域21の表面には高濃度のp+型コンタクト領域(第2導電型第3半導体領域)22が形成され、p+型コンタクト領域22の表面にソース電極23が形成されている。ソース電極23の表面には層間絶縁膜24が形成され、層間絶縁膜24の表面にはゲートパッド(ゲート金属電極)25が形成される。PNダイオード(p型領域21で形成されたPNダイオード)の表面電極となるソース電極23は、ゲートパッド25の外周部でソース電極8と繋がっている。

このように形成されたMOSFETにおいて、ソース電極8に高電位が印加された際にはSiCのn-型炭化珪素層2と、p型領域3及びp型領域21で形成された内蔵PNダイオードが動作する。このとき損失を小さくするため内蔵ダイオードには順方向電圧(Vf)が低いことが求められる。Vfは、n-型SiC層2とp型領域3及びp型領域21とで形成される拡散電位と、p+型コンタクト領域22とソース電極23とのコンタクト抵抗によって概ね決定されるため、ゲートパッド25の大きさの範囲でp+型コンタクト領域22とソース電極23とのコンタクト面積を大きくすることが効果的である。ソース電極23を設けることで、従来構造(図11)のp型コンタクト領域22とソース電極8とのコンタクト面積と比べて大きくすることができる。

活性部セルは、コンタクト面積(ソース電極8とp+型コンタクト領域(第2導電型第2半導体領域)5とのコンタクト面積)を大きくするとセル密度が低下し、オン抵抗が高くなってしまうため、コンタクト面積を大きくできないが、ゲートパッド25下の内蔵PNダイオードは、オン抵抗に寄与していないことから上記のようにコンタクト面積(p+型コンタクト領域22とソース電極23とのコンタクト面積)を大きくすることができる。このように、実施の形態1では、ゲートパッド25下を内蔵PNダイオードとして有効に動作させることでMOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能となる。

[実施の形態2]
図2は、本発明の実施の形態2にかかるMOSFETの断面図である。実施の形態2において、実施の形態1と異なるのはゲートパッド25下に形成するPNダイオードの表面電極(ソース電極23)をMOSFETの活性領域のバリアメタルと共用している点である。

MOSFET活性部のソースコンタクト部にオーミック電極としてニッケル(Ni)シリサイド(不図示)を形成する。その際に、Niの染み込み防止のためバリアメタルとして窒化チタン(TiN)などを用いる場合があり、このTiNのバリアメタルをゲートパッド25下のダイオードの表面電極として用いる。これにより、工程数の増加を低減しつつゲートパッド25下にダイオードの形成が可能となる。このように形成されたMOSFETは、実施の形態1と同様にゲートパッド25下を内蔵PNダイオードとして有効に動作させることでMOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能である。

[実施の形態3]
図3は、本発明の実施の形態3にかかるMOSFETの断面図である。この実施の形態3が実施の形態1と異なるのはゲートパッド25下のn-型SiC層2表面を掘り下げている点である。これにより、p型領域21の抵抗を低減し、PNダイオードのVfをより低減することが可能になる。また、実施の形態1と同様、ゲートパッド25下を内蔵PNダイオードとして有効に動作させることでMOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能である。

[実施の形態4]
図4は、本発明の実施の形態4にかかるMOSFETの断面図である。MOSFET活性部は、上述した図9又は図12に示したように従来同様に形成される。そして、本実施の形態4では、ゲートパッド25下にSBD(Schottky Barrier Diode)を形成する。

n型SiC基板1の表面に低濃度のn-型SiC層2が形成され、そのn-型SiC層2の表面層にp型領域(第3半導体領域)21を複数形成し、更に表面にソース電極23が形成され、JBS(Junction Barrier Schottky)構造のSBDが形成される。ソース電極23の表面には層間絶縁膜24が形成され、層間絶縁膜24の表面にはゲートパッド(ゲート金属電極)25が形成される。SBDの表面電極となるゲートソース電極23は、ゲートパッド25の外周部でソース電極8と繋がっている。このように形成されたMOSFETにおいて、ゲートパッド25下にSBDが形成されており、SBDの動作でMOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能となる。

[実施の形態5]
図5は、本発明の実施の形態5にかかるMOSFETの断面図である。この実施の形態5が実施の形態4と異なるのはゲートパッド25下のn-型SiC層2表面を掘り下げている点である。これによりSBDの動作におけるn-型SiC層2の抵抗を低減し、SBDのVfをより低減することが可能になる。また、実施の形態4と同様、ゲートパッド25下にSBDを形成しているため、MOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能である。

[実施の形態6]
図6は、本発明の実施の形態6にかかるMOSFETの断面図である。MOSFET活性部は、図9又は図12に示す従来と同様に形成される。そして、本実施の形態6では、ゲートパッド25下にSBDとPNダイオードを形成する。

n型SiC基板1の表面に低濃度のn-型SiC層2が形成され、そのn-型SiC層2の表面層にp型領域21が複数形成され、更に表面にソース電極23が形成され、JBS構造のSBDが形成される。これとは別にn-型SiC層2の表面層にp型領域(2)26が形成され、p型領域(2)26の表面層には高濃度のp+型コンタクト領域(2)27が形成される。p+型コンタクト領域(2)27の表面にはソース電極23が形成され、PNダイオードが形成される。ソース電極23表面には、層間絶縁膜24が形成され、更に層間絶縁膜24の表面にはゲートパッド(ゲート金属電極)25が形成される。ゲートパッド25下に形成したソース電極23は、ゲートパッド25の外周部でソース電極8と繋がっている。

このように形成されたMOSFETにおいてソース電極23に高電位が印加された際には、n-型SiC層2とp型領域3で形成されるPNダイオードと、ゲートパッド25下に形成したSBD及びPNダイオードが順方向にバイアスされ、内蔵ダイオードが動作する。このとき損失を小さくするため内蔵ダイオードにはVfが低いことが求められる。実施の形態6では、ゲートパッド25下にSBDとPNダイオードを形成しており、これを動作させることでMOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能となる。

図7は、本発明の実施の形態6にかかるゲートパッド下に形成したダイオードの順方向特性を示す図表である。横軸は電圧、縦軸は電流である。図7(a)は、SBDとPNダイオードそれぞれのダイオードの特性を示す。図7(b)は、SBDとPNダイオードのダイオードを合わせた特性を示している。図7(b)に示すように、SBDとPNダイオードの2つのダイオードを組み合わせることで内蔵ダイオードのVf低減が可能となる。

[実施の形態7]
図8は、本発明の実施の形態7にかかるMOSFETの断面図である。実施の形態8で実施の形態7と異なるのは、ゲートパッド25下のn-型SiC層2表面を掘り下げている点である。これにより、SBDでは動作におけるn型SiC層2の抵抗を低減することによりSBDのVfをより低減でき、PNダイオードではp型領域26の抵抗を低減することによりPNダイオードのVfをより低減することが可能になる。また、実施の形態4と同様、ゲートパッド25下にSBDを形成しているため、MOSFETの特性に影響を与えることなく、内蔵ダイオードのVf低減が可能である。

以上、各実施の形態で説明したように、MOSFET表面に形成された外部端子に接続するためのゲートパッド下にPNダイオードおよび/またはSBDを形成する。そして、それぞれのダイオードの表面にダイオード専用の金属電極を形成し、この金属電極をソース電極につながるように形成する。更にダイオード用の金属電極上を層間絶縁膜で電気的に絶縁し、その表面にゲートパッドとなるゲート金属電極を形成する。

これにより、ソース電極にプラスの電圧を印加し、ドレイン電極にマイナスの電圧を加えて内蔵PNダイオードを駆動した際、ゲートパッド下に形成したダイオード専用の金属電極により、ゲートパッド下に形成したPNダイオード及びSBDが動作する。これによりVfが低下することで、内蔵ダイオードのオン動作時の損失を低減することができ、MOSFETの特性劣化を伴うことが無い。また、ゲートパッド下にダイオードを形成しているため、素子面積が増加しない。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用である。

1 n型炭化珪素基板
2 n-型炭化珪素層
3 p型領域
4 n+型ソース領域
5 p+型コンタクト領域
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 ドレイン電極
10 p型ベース領域
11 p型炭化珪素層
12 n型領域
13 絶縁膜
14 層間絶縁膜
21 p型領域
22 p+型コンタクト領域
23 ソース電極
24 層間絶縁膜
25 ゲート金属電極
26 p型領域
27 p+型コンタクト領域

Claims (6)

  1. 第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、
    ゲート金属電極下の前記第1導電型炭化珪素層内に形成された第2導電型の第3半導体領域と、
    前記第3半導体領域の表面に形成された高濃度の第2導電型の第4半導体領域と、
    前記第4半導体領域の表面に前記ソース電極につながるよう形成された金属電極と、
    前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極と、
    前記第1導電型炭化珪素層と、前記第3半導体領域と、前記第半導体領域とによって形成されるPNダイオードと、
    を備えたことを特徴とする半導体装置。
  2. 第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、
    ゲート金属電極下の前記第1導電型炭化珪素層内に複数形成された第2導電型の第3半導体領域と、前記第3半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるJBS構造のSBDを有し、
    前記ゲート金属電極は、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる
    ことを特徴とする半導体装置。
  3. 第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、
    ゲート金属電極下の前記第1導電型炭化珪素層内に複数形成された第2導電型の第3半導体領域と、前記第3半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるJBS構造のSBDと、
    前記第1導電型炭化珪素層と、前記第1導電型炭化珪素層内に形成された第2導電型の第5半導体領域と前記第5半導体領域の表面に形成された高濃度の第2導電型の第6半導体領域とによって形成されるPNダイオードとを有し、
    記金属電極は、前記SBDと前記PNダイオードとを並列に接続し、
    前記ゲート金属電極は、前記PNダイオードの金属電極の表面を層間絶縁膜によって電気的に分離し、前記ゲート電極につながる
    ことを特徴とする半導体装置。
  4. 第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、
    ゲート金属電極下の前記第1導電型炭化珪素層内に第2導電型の第3半導体領域を形成し、前記第3半導体領域の表面に高濃度の第2導電型の第4半導体領域を形成することでPNダイオードを形成し、
    前記第4半導体領域の表面に前記ソース電極につながるよう金属電極を形成し、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成する
    ことを特徴とする半導体装置の製造方法。
  5. 第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、
    ゲート金属電極を設ける配置位置下の前記第1導電型炭化珪素層内に第2導電型の第3半導体領域を複数形成し、前記第3半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりJBS構造のSBDを形成し、
    前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成する
    ことを特徴とする半導体装置の製造方法。
  6. 第1導電型炭化珪素基板と、前記第1導電型炭化珪素基板表面に形成された低濃度の第1導電型炭化珪素層と、前記第1導電型炭化珪素層の表面層に選択的に形成された第2導電型の第1半導体領域と、前記第1半導体領域内に形成された第1導電型ソース領域と、前記第1半導体領域内に形成された高濃度の第2導電型の第2半導体領域と、前記第2半導体領域及び前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ソース領域から前記第1半導体領域を経由して前記第1導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、
    ゲート金属電極を設ける配置位置下の前記第1導電型炭化珪素層内に第2導電型の第3半導体領域を複数形成し、前記第3半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりJBS構造のSBDを形成し、
    前記第1導電型炭化珪素層と、前記第1導電型炭化珪素層内に形成された第2導電型の第5半導体領域と、前記第5半導体領域の表面に形成された高濃度の第2導電型の第6半導体領域とによってPNダイオードを形成し、
    前記SBDと前記PNダイオードとを並列に接続し、前記PNダイオードの金属電極の表面を層間絶縁膜で電気的に分離し、前記ゲート電極につながる前記ゲート金属電極を形成する
    ことを特徴とする半導体装置の製造方法。
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