JP5454595B2 - 電力用半導体装置およびその製造方法、ならびにパワーモジュール - Google Patents

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Description

この発明は、炭化珪素半導体装置などの電力用半導体装置に関する。
特許文献１に記載の電力用縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）とダイオードで構成される電力用半導体装置は、同文献の図１及び図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部、すなわち、ゲートパッド部と隣接された領域にダイオードが少なくとも一列に配置されている。このようなダイオードの各々は、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、同文献の図２に示されるＰウェル及びＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、同文献の上記の構造は、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、同文献の図３に示される寄生トランジスタがオンするのを防止することができる。
ここで、同文献の上記構造においては、その図２に示されている様に、ＭＯＳＦＥＴのＰウェルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
特開平５−１９８８１６号公報（図１〜図３）
本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
特許文献１に記載の電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとＰウェルとＮ-ドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、ＰウェルまたはＰウェルと同様にＰ型の領域がＮ-ドレイン層中に設けられている箇所であれば、ＭＯＳＦＥＴのＰウェルにだけでなくダイオードにも発生する。
このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、ＰウェルまたはＰ型の領域を経由してソース電極にまで流れる。
特許文献１に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のＰウェルに内に流れ込んだ変位電流は、ゲートパッド下のＰウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
ここで、ＭＯＳＦＥＴセルのＰウェルとダイオードセルのＰウェルの面積に対してゲートパッド下のＰウェルの面積は非常に大きいので、ゲートパッド下のＰウェルに変位電流が流れると、面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Ｐウェル内に無視し得ない値の電圧が発生する。その結果、Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位が発生することになる。
この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
このようなＭＯＳＦＥＴを備えた電力用半導体装置において、ＭＯＳＦＥＴのゲート絶縁膜がＰウェルとゲート電極とに挟まれている箇所で、ＭＯＳＦＥＴをオン状態からオフ状態へスイッチングした直後にゲート電極の電圧が０Ｖ付近になったときに、前述のようにＰウェルに高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜が破壊される場合があった。
この発明は、このような問題を解決するためになされたもので、高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる、信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とする。
本発明の電力用半導体装置は、ワイドバンドギャップ半導体材料からなる第１導電型の半導体基板と、前記半導体基板の第１の主面側に形成された、ワイドバンドギャップ半導体材料からなる第１導電型のドリフト層と、前記ドリフト層の表層の一部に形成された、複数の第２導電型の第１ウェル領域を含むユニットセルからなるセル領域と、前記セル領域の隣に前記セル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、前記セル領域上と、前記第２ウェル領域上の前記セル領域側とに形成されたゲート絶縁膜と、前記第２ウェル領域上の前記セル領域側とは反対側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記ゲート絶縁膜上と、前記フィールド絶縁膜上とに形成されたゲート電極と、前記セル領域上の前記ゲート絶縁膜を貫通して形成されたソースコンタクトホールと、前記第２ウェル領域上の前記フィールド絶縁膜を貫通して形成された第２ウェルコンタクトホールと、前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記第１の主面とは反対の第２の主面側に形成されたドレイン電極と、前記第２ウェル領域の表層の一部に、前記第２ウェル領域内の他の領域よりも第２導電型の不純物濃度が高い高不純物濃度ウェル領域と、を備え、前記フィールド絶縁膜は、前記ゲート電極と前記高不純物濃度ウェル領域に挟まれた領域に形成されたものである。
本発明の電力用半導体装置の製造方法は、ワイドバンドギャップ半導体材料からなる第１導電型、または第２導電型の半導体基板の第１の主面側にワイドバンドギャップ半導体材料からなる第１導電型のドリフト層を形成する工程と、前記ドリフト層の表層の一部に、複数の第２導電型の第１ウェル領域を形成する工程と、前記第１ウェル領域の各々の表層の一部に第１導電型のソース領域を形成する工程と、前記第１ウェル領域の隣に前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域を形成する工程と、前記第２ウェル領域の表層の一部に、前記第２ウェル領域内の他の領域よりも第２導電型の不純物濃度が高い高不純物濃度ウェル領域を形成する工程と、前記高不純物濃度ウェル上にフィールド絶縁膜を形成する工程と、複数の前記第１ウェル領域と前記ソース領域の上、および、前記高不純物濃度ウェルより前記第１ウェル領域側の前記第２ウェル領域上に、前記フィールド絶縁膜より膜厚の小さなゲート絶縁膜を形成する工程と、前記フィールド絶縁膜上と、前記ゲート絶縁膜上とにゲート電極を形成する工程と、前記第１ウェル領域上の前記ゲート絶縁膜を貫通するソースコンタクトホールを形成する工程と、前記高不純物濃度ウェル領域上の前記フィールド絶縁膜を貫通する第２ウェルコンタクトホールを形成する工程と、前記ソースコンタクトホールと前記第２ウェルコンタクトホールを介して、前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドを形成する工程と、前記第１の主面とは反対の第２の主面側に形成されたドレイン電極を形成する工程と、を備えたものである。
本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。
この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の等価回路モデルを説明する回路図である。 この発明の実施の形態１における電力用半導体装置の等価回路モデル妥当性を評価するための簡易素子を模式的に表す平面図および断面図である。 この発明の実施の形態１における電力用半導体装置の等価回路モデル評価簡易素子の時間応答を示す図である。 この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態２における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態２における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態２における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態３における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態３における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態３における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態３における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態３における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態４における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態４における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態４における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態５における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態５における電力用半導体装置の一部の断面を模式的に表す断面図である。
実施の形態１．
本発明の実施の形態１においては、電力用半導体装置の一例として縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また、下記各実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、半導体の導電型については、その逆であっても構わない。
図１は、本発明の実施の形態１の電力用半導体装置である炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を上面から模式的に見た平面図である。図１において、電力用半導体装置の上面の中央部には、ソースパッド１０が設けられている。ソースパッド１０を上面から見た一方の側には、ゲートパッド１１が設けられている。また、ゲートパッド１１から延伸してソースパッド１０を取り囲むように、ゲート配線１２が設けられている。
ソースパッド１０は、ソースパッド１０の下部に複数設けられたＭＯＳＦＥＴのユニットセルのソース電極に電気的に接続されたものであり、ゲートパッド１１およびゲート配線１２は、ユニットセルのゲート電極に電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加するものである。
図２は、図１に示した本実施の形態における電力用半導体装置のソースパッド１０、ゲートパッド１１などの層より下部の層を上部から透視した平面図である。図２において、図１に示したソースパッド１０の周囲の下部には、ソースパッド１０の下部全面に設けられた層間絶縁膜（図示せず）およびその下のフィールド絶縁膜（図示せず）を貫通して、第２ウェルコンタクトホール６３と呼ぶ孔が形成されている。また、第２ウェルコンタクトホール６３の内側には、層間絶縁膜（図示せず）およびその下のゲート絶縁膜（図示せず）を貫通して、第１ウェルコンタクトホール６２が形成されている。第１ウェルコンタクトホール６２と第２ウェルコンタクトホール６３との間には、層間絶縁膜の下部に形成されたゲート絶縁膜とフィールド絶縁膜の境界（ゲート絶縁膜フィールド絶縁膜境界３３）が位置している。第２ウェルコンタクトホール６３および第１ウェルコンタクトホール６２の下部の炭化珪素で構成された層には、ｐ型炭化珪素の第２ウェル領域４２、４３が形成されている。また、第２ウェル領域４２、４３の外側にはｐ型の接合終端構造（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）領域４０が設けられている。ＪＴＥ領域４０のさらに外側には、所定の間隔をおいてｎ型炭化珪素のフィールドストッパー領域８１が形成されている。
図２の平面図において、第２ウェルコンタクトホール６３、第１ウェルコンタクトホール６２および第２ウェル領域４２、４３で囲まれた内側には、前述のユニットセルが多数設けられたセル領域が設けられている。セル領域には、層間絶縁膜に形成された複数のソースコンタクトホール６１およびそれぞれの下部のｐ型炭化珪素の第１ウェル領域４１がある。
また、第２ウェル領域４２、４３の上部の一部には、ゲート絶縁膜またはフィールド絶縁膜を介して、ゲート電極（図示せず）が形成されており、ゲートパッド１１、ゲート配線１２とゲート電極とを電気的に接続する孔であるゲートコンタクトホール６４が、層間絶縁膜を貫通して形成されている。
図３および図４は、それぞれ、図２の平面図のＡ−Ａ’部分の断面、Ｂ−Ｂ'部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。
図３および図４において、ｎ型で低抵抗の炭化珪素で構成される半導体基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。図２で説明したゲートパッド１１およびゲート配線１２が設けられている領域にほぼ対応する位置のドリフト層２１の表層部には、ｐ型の炭化珪素で構成される第２ウェル領域４２、４３が設けられている。
図３の第２ウェル領域４３の両側、図４の第２ウェル領域４２の右側、すなわちＢ’側（図２において第２ウェル領域４２、４３に取り囲まれた内側）のドリフト層２１の表層部には、第２ウェル領域４２、４３から少なくとも所定の間隔を置いて、ｐ型の炭化珪素で構成された第１ウェル領域４１が複数設けられている。第１ウェル領域４１などが形成された領域が、図２で説明したセル領域に対応する。
第１ウェル領域４１のそれぞれの表層部には、第１ウェル領域４１の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域８０が形成されている。また、第１ウェル領域４１のソース領域８０で囲まれた内部の表層部には、炭化珪素で構成される、低抵抗ｐ型の第１ウェルコンタクト領域４６が設けられている。また、第２ウェル領域４２、４３の表層部の第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の下部には、それぞれ、炭化珪素で構成される、低抵抗ｐ型の、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８が設けられている。
図４の第２ウェル領域４２の左側（Ｂ側、図２の外側）のドリフト層２１の表層部には、炭化珪素で構成される、ｐ型のＪＴＥ領域４０が形成されている。図４のＪＴＥ領域４０のさらに左側（Ｂ側、図２の外側）には、所定の間隔をおいて、炭化珪素で構成される、ｎ型のフィールドストッパー領域８１が形成されている。
第１ウェル領域４１、第２ウェル領域４２、４３、ソース領域８０、第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８およびフィールドストッパー領域８１が形成されたドリフト層２１の上に接して、二酸化珪素で構成されるゲート絶縁膜３０、または、二酸化珪素で構成されるフィールド絶縁膜３１が形成されている。ゲート絶縁膜３０が形成されているのは、セル領域である第１ウェル領域４１およびその周囲の上部と、第２ウェル領域４２の上部の第１ウェル領域４１側であり、フィールド絶縁膜３１が形成されているのは、第２ウェル領域４２の上部の第１ウェル領域４１側とは反対側（図３の内側、図４の左側、Ｂ側、図２の外側）である。本実施の形態の電力用半導体装置においては、ゲート絶縁膜３０とフィールド絶縁膜３１との境界であるゲート絶縁膜フィールド絶縁膜境界３３は、第２ウェル領域４２、４３の上部に形成されている。
ゲート絶縁膜３０およびフィールド絶縁膜３１の上部の一部には、ゲート絶縁膜３０、フィールド絶縁膜３１に接して、ゲート電極５０が形成されている。ゲート電極５０は、第１ウェル領域４１の外周の上のゲート絶縁膜３０の上などに設けられ、ゲート絶縁膜３０上の部分からフィールド絶縁膜３１上の部分まで電気的に接続されている。また、ゲート電極５０は、フィールド絶縁膜３１上で、フィールド絶縁膜３１上に形成された層間絶縁膜３２を貫通して形成されたゲートコンタクトホール６４によってゲートパッド１１またはゲート配線１２と接続されている。
第１ウェル領域４１内のソース領域８０および第１ウェルコンタクト領域４６の上部には、層間絶縁膜３２およびゲート絶縁膜３０を貫通して設けられたソースコンタクトホール６１が設けられている。また、第２ウェル領域４２、４３の第２ウェルコンタクト領域４７、４８の上部には、それぞれ、層間絶縁膜３２を含む絶縁膜を貫通して設けられた第１ウェルコンタクトホール６２および第２ウェルコンタクトホール６３が設けられている。第１ウェルコンタクトホール６２は、層間絶縁膜３２およびゲート絶縁膜３０を貫通して設けられ、第２ウェルコンタクトホール６３は、層間絶縁膜３２およびフィールド絶縁膜３１を貫通して設けられている。
第１ウェル領域４１、第２ウェル領域４２、４３は、オーミック電極７１をそれぞれ間に介して、ソースコンタクトホール６１、第１ウェルコンタクトホール６２および第２ウェルコンタクトホール６３内のソースパッド１０により互いに電気的に接続されている。
また、半導体基板２０の裏面側には、裏面オーミック電極７２を介してドレイン電極１３が形成されている。
次に、図５、図６を用いて、本実施の形態の電力用半導体装置の製造方法を説明する。図５および図６は、本実施の形態の電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表した断面図であり、図５および図６において、それぞれ、（ａ）は図２のＡ−Ａ’断面部、（ｂ）は図２のＢ−Ｂ’断面部の断面図に対応する。
以下、本実施の形態の電力用半導体装置の製造方法を順を追って説明する。
まず、ｎ型で低抵抗の炭化珪素の半導体基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層２１をエピタキシャル成長する。炭化珪素の半導体基板２０は、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。
つづいて、図５に示すように、ドリフト層２１の表層の所定の位置に、イオン注入法により、ｐ型の第１ウェル領域４１、ｐ型の第２ウェル領域４２、４３、ｐ型のＪＴＥ領域４０、ｎ型のソース領域８０、ｎ型のフィールドストッパー領域８１、ｐ型の第１ウェルコンタクト領域４６、ｐ型の第２ウェルコンタクト領域４７およびｐ型の第３ウェルコンタクト領域４８を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニューム）またはＢ（硼素）が好適であり、イオン注入するｎ型不純物としては、Ｎ（窒素）またはＰ（燐）が好適である。また、イオン注入時の半導体基板２０の加熱は、積極的に行なわなくてもよいし、２００〜８００℃で加熱を行なってもよい。
第１ウェル領域４１、第２ウェル領域４２、４３の各々の深さは、エピタキシャル成長層であるドリフト層２１の底面より深くならないように設定する必要があり、例えば、０．３〜２μｍの範囲の値とする。また、第１ウェル領域４１、第２ウェル領域４２、４３の各々のｐ型不純物濃度は、ドリフト層２１の不純物濃度より高く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。
ソース領域８０の深さについては、その底面が第１ウェル領域４１の底面を越えないように設定し、そのｎ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。フィールドストッパー領域８１については、ソース領域８０と同様の条件で形成すればよい。
ただし、ドリフト層２１の最表面近傍に限っては、ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、第１ウェル領域４１、第２ウェル領域４２、４３の各々のｐ型不純物濃度がドリフト層２１のｎ型不純物濃度より低くなってもよい。
第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８については、オーミック電極７１を間に挟んでそれぞれ、第１ウェル領域４１および第２ウェル領域４２、４３とソースパッド１０との良好な電気的接触を得るために設けるもので、第１ウェル領域４１および第２ウェル領域４２、４３のｐ型不純物濃度より高濃度の不純物濃度に設定することが望ましい。また、これら高濃度の不純物をイオン注入する際には、第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７および第３ウェルコンタクト領域４８を低抵抗化する上で、半導体基板２０を１５０℃以上に加熱してイオン注入することが望ましい。
つづいて、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。このアニールを行なう際に、半導体基板２０およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。
次に、上記のようにイオン注入されたドリフト層２１の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質層を除去して清浄な面を露出させる。つづいて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、上述のセル領域にほぼ対応した位置以外の領域にフィールド絶縁膜３１と呼ぶ膜厚が０．５〜２μｍ程度の二酸化珪素膜を形成する。このとき、例えば、フィールド絶縁膜３１を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜３１をフォトリソグラフィー技術、エッチングなどで除去すればよい。
つづいて、セル領域を中心とする領域に、熱酸化法または堆積法を用いて、フィールド絶縁膜３１より厚さが小さく、例えば、厚さがフィールド絶縁膜３１の１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３０を形成する。
ゲート絶縁膜３０の膜厚としては、３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界（ゲート絶縁膜３０に印加される電界）として３ＭＶ／ｃｍ以下の大きさであればよい。
つづいて、図６にその断面図を示すように、ゲート絶縁膜３０およびフィールド絶縁膜３１の上に、ＣＶＤ法、フォトリソグラフィー技術などを用いて、所定の箇所に多結晶シリコン材料のゲート電極５０を形成する。このゲート電極５０に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極５０は、多結晶シリコンと金属との多層膜、または、多結晶シリコンと金属シリサイドとの多層膜であってもよい。
なお、ゲート電極５０の最外端面は、フィールド絶縁膜３１上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜３０の品質劣化を防ぐことができる。
次に、ゲート電極５０などの上に、ＣＶＤ法などの堆積法により二酸化珪素膜で構成される層間絶縁膜３２を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３となる箇所の層間絶縁膜３２を除去する。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成につづいて６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜３２上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにしてソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３内に形成されたシリサイドは、図３、図４に示したオーミック電極７１（ａ）、７１（ｂ）、７１（ｃ）となり、ソース領域８０などのｎ型の炭化珪素領域と、第１ウェル領域４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール６４となる箇所の層間絶縁膜３２を除去する。つづいて、半導体基板２０の裏面（第２の主面）にＮｉを主成分とする金属を形成、熱処理することにより、半導体基板２０の裏側に裏面オーミック電極７２を形成する。
その後、ここまで処理してきた半導体基板２０の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１およびゲート配線１２を形成する。さらに、基板の裏面の裏面オーミック電極７２の表面上に金属膜を形成することによりドレイン電極１３を形成し、図３、図４にその断面図を示した電力用半導体装置が完成する。
次に、本実施の形態の電力用半導体装置の動作について説明する。
まず、本実施の形態の電力用半導体装置を電気回路的に見た構成を説明しておく。本実施の形態の電力用半導体装置において、第１ウェルコンタクトホール６２および第２ウェルコンタクトホール６３によってソースパッド１０に接続された第２導電型（本実施の形態ではｐ型）の第２ウェル領域４２、４３と、半導体基板２０と裏面オーミック電極７２とを介してドレイン電極１３に接続された第１導電型（本実施の形態ではｎ型）のドリフト層２１との間に、ダイオードが形成されている。また、第１導電型のソース領域８０と第１導電型のドリフト層２１との間にある第２導電型の第１ウェル領域４１でゲート絶縁膜３０に接した領域（チャネル領域）の導通をゲート絶縁膜３０上のゲート電極５０の電圧により制御でき、これらが縦型のＭＯＳＦＥＴを構成する。本実施の形態の電力用半導体装置においては、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のソースとゲートとがｐｎダイオードの第２導電型の電極と、また、ＭＯＳＦＥＴのドレインがｐｎダイオードの第１導電型の電極と、それぞれ一体になっており、ＭＯＳＦＥＴのソースとドレインとの間にダイオードが並列に接続されている構成となっている。
つづいて、図７を用いて動作について説明する。図７の（ａ）、（ｂ）はそれぞれ図３、図４に対応する本実施の形態の電力用半導体装置の断面模式図であり、図中の矢印は電流の流れを示す。
本実施の形態の電力用半導体装置において、ＭＯＳＦＥＴのゲート（本実施の形態においてはゲートパッド１１）に印加する電圧を、ＭＯＳＦＥＴがオン状態からオフ状態にスイッチングするように変化させたとき、ＭＯＳＦＥＴのドレイン（本実施の形態においてはドレイン電極１３）の電圧が急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、ｐ型の第１ウェル領域４１、第２ウェル領域４２、４３、ＪＴＥ領域４０と、ｎ型のドリフト層２１との間のそれぞれに発生する寄生容量を介して、図７に示すように、変位電流がｐ型、ｎ型の両方の領域に流れる。ｐ型の領域では、図７の実線矢印で模式的に示すように、ｐ型の第１ウェル領域４１、第２ウェル領域４２などから、オーミック電極７１を経てソースパッド１０に向けて変位電流が流れる。ｎ型の領域では、図７の破線矢印で模式的に示すように、ｎ型のドリフト層２１から半導体基板２０、裏面オーミック電極７２を経てドレイン電極１３に向けて変位電流が流れる。
これらの変位電流により、変位電流が流れる領域の抵抗値、および、変位電流の値、で決まる電圧が発生するが、第１ウェル領域４１の面積は大きくないため、その領域の抵抗値も大きくなく、発生する電圧もある程度の値に留まる。これに対して、第２ウェル領域４２、４３とこれにつながるＪＴＥ領域４０とを合わせたｐ型の領域は、面積が大きいため、面積に相応した大きな電流が流れる。また、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３から距離の離れた第２ウェル領域４２、４３およびＪＴＥ領域４０が存在する。このように、第２ウェル領域４２、４３から第３ウェルコンタクト領域４８、第２ウェルコンタクトホール６３のオーミック電極７１ｃを経由してソースパッド１０にまで大きな電流値の変位電流が流れるとき、コンタクトホール近傍の接触抵抗をも含む電流経路の抵抗値が比較的大きいため、電流経路で発生する電圧が大きな値となる。この電流経路で発生する電圧は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
本実施の形態の電力用半導体装置においては、第２ウェル領域４２、４３およびＪＴＥ領域４０からソースパッド１０に向けて流れる変位電流の大部分が、膜厚の大きなフィールド絶縁膜３１を貫通して形成された第２ウェルコンタクトホール６３を経由してソースパッド１０に流れるように構成したため、ゲート絶縁膜３０の下部の第２ウェル領域４２、４３には大きな電圧は発生せず、ゲート絶縁膜３０に高電界が印加されない。
したがって、ＭＯＳＦＥＴをオフ状態にしてゲート電極５０の電圧が略０Ｖになった場合においても、ゲート電極５０がゲート絶縁膜３０を介してウェル領域と対向している箇所でゲート絶縁膜３０が絶縁破壊することを防止できる。また、高ｄＶ／ｄｔ条件で動作させたとしてもゲート絶縁膜３０に発生する電界を小さくでき、信頼性の高い電力用半導体装置を得ることができる。
ここで、あらためて、炭化珪素などのワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴを高速駆動、すなわち、高ｄＶ／ｄｔで駆動することについて説明しておく。
従来のＳｉ（シリコン）を用いたユニポーラ素子であるＳｉ−ＭＯＳＦＥＴにおいては、動作速度としては２０Ｖ／ｎｓｅｃ以上と比較的高速で動作させているが、１ｋＶ前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなることから、その動作電圧は数１０から数１００Ｖに限られていた。そのため、１ｋＶ前後からそれ以上の高電圧領域では、もっぱらＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が利用されてきた。ところが、ＩＧＢＴはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、ｄＶ／ｄｔを増加させてもスイッチング損失を大きく減らすことができないため、高ｄＶ／ｄｔで駆動する必要はなく、せいぜい数Ｖ／ｎｓｅｃ程度の動作速度で使用されていた。
これに対して、炭化珪素などのワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴでは、１ｋＶ以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。
このような、１ｋＶ以上の高電圧領域動作で例えば１０Ｖ／ｎｓｅｃ以上の高速スイッチングという、従来のＳｉ素子では無かった動作環境において、特許文献１の例で説明したようなスイッチング時の変位電流によりＰウェルに発生する電圧は、より顕著になる。
さらに、炭化珪素半導体材料を用いてこのようなＭＯＳＦＥＴを形成した場合、炭化珪素のバンドギャップ内に十分に浅いｐ型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いｐ型炭化珪素が得られず、また、このｐ型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてＭＯＳＦＥＴ電力用半導体装置を構成した場合、特にｐ型炭化珪素で構成されるＰウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。
このような理由で、ワイドバンドギャップ半導体材料、なかでも、炭化珪素を用いたＭＯＳＦＥＴ電力用半導体装置を高ｄＶ／ｄｔで駆動した場合に、スイッチング時の変位電流によって発生する電圧がとりわけ大きくなる。
これに対し、ワイドバンドギャップ半導体材料で構成された本実施の形態の電力用半導体装置によれば、１０Ｖ／ｎｓｅｃなどの高ｄＶ／ｄｔ条件で動作させたとしてもゲート絶縁膜３０である二酸化珪素膜に印加される電界を３ＭＶ／ｃｍ以下程度に小さくでき、信頼性の高い電力用半導体装置を得ることができる。
次に、本発明の効果を確認するために、半導体装置を等価回路でモデル化し、このモデルを使用して、ゲート絶縁膜に発生する電界を求める数値シミュレーションを行なった。モデルとして、第１ウェル領域４１、第２ウェル領域４２、４３などのウェル領域を含む領域を表す４種類の等価回路を用いた。
４種類の等価回路は、半導体基板２０の第１の主面に平行で互いに直交するｘ方向、ｙ方向に対して、上面から見てｘ方向、ｙ方向の微小長Δｘ、Δｙの２辺で囲まれる構造を、その中心で代表化させたものである。
図８は、ウェル領域の各部分に対応する等価回路であり、図８（ａ）は、ウェル領域のうちソースパッド１０およびオーミック電極７１が形成された領域の微小平面の等価回路、図８（ｂ）は、ウェル領域のうちウェル領域上にゲート絶縁膜３０を介してゲート電極５０が形成された領域の微小平面の等価回路、図８（ｃ）は、ウェル領域のうちウェル領域上にフィールド絶縁膜３１を介してゲート電極５０が形成された領域の微小平面の等価回路、図８（ｄ）は、ウェル領域のうちウェル領域上にソースパッド１０およびゲート電極５０がない領域の微小平面の等価回路である。
図８において、ｘ方向，ｙ方向に対するウェル領域の抵抗成分ΔＲＳＨｘ、ΔＲＳＨｙは、下記数式１、数式２により求めることができる。ここで、ＲＳＨはウェル領域のシート抵抗を表す。また、図８に記載のＶＤはドレイン電極の電圧（ドレイン電圧）を表す。
Figure 0005454595
Figure 0005454595
図８（ａ）のΔＣＤは、ΔｘとΔｙとで決まる微小平面当たりの、第１導電型のドリフト層と第２導電型のウェル領域の接合によって形成されるｐｎ接合の空乏層容量を示し、下記数式３により求めることができる。
Figure 0005454595
ここで、ＣＤは単位面積当たりの空乏層容量を表し、第１導電型のキャリア濃度、第２導電型のキャリア濃度などから次の数式４で求めることができる。
Figure 0005454595
ただし、ｑは素電荷、ε０は真空の誘電率、εｒは炭化珪素の比誘電率、ＮＤは第１導電型領域のキャリア濃度、ＮＡは第２導電型領域のキャリア濃度、Ｖｄはｐｎ接合の拡散電位、Ｖはｐｎ接合に印加される電圧である。
また、図８（ａ）に記載のΔＲｃは、ΔｘとΔｙとで決まる微小平面当たりの、ウェル領域とソース電極との間のコンタクト抵抗を表し、下記数式５により求めることができる。
Figure 0005454595
ここで、ρＣはウェル領域とソース電極との間の固有コンタクト抵抗を表す。
図８（ｂ）に記載のΔＣＯＸは、ウェル領域、ゲート絶縁膜３０、ゲート電極５０によって構成される、ΔｘとΔｙとで決まる微小平面当たりのゲート絶縁膜容量を表し、下記数式６により求めることができる。
Figure 0005454595
ここで、εＯＸはゲート絶縁膜３０の比誘電率、ｄｏｘはゲート絶縁膜３０の膜厚を示す。
図８（ｃ）に記載のΔＣＦＬは、ウェル領域、フィールド絶縁膜３１、ゲート電極５０で構成される、ΔｘとΔｙとで決まる微小平面当たりのフィールド絶縁膜容量を表し、下記数式７により求めることができる。
Figure 0005454595
εＦＬはフィールド絶縁膜３１の比誘電率、ｄＦＬはフィールド絶縁膜３１の膜厚を示す。
次に、図８に示した等価回路モデルの妥当性を評価するために、図９に示した簡易素子１００を作製し、この素子の過渡応答特性の実測値と計算値（モデルによるシミューレーション）とを比較した。
図９は、簡易素子１００の平面図および断面図であり、図９において、（ａ）は、簡易素子１００の平面図であり、（ｂ）は、その断面図である。図９に示すように、簡易素子１００において、炭化珪素のｎ型半導体基板１０１上に炭化珪素のｎ型層１０２がエピタキシャル成長され、ｎ型層１０２の表層の中央部に上部から見て円形のｐ型ウェル領域１０３が形成されている。ｐ型ウェル領域１０３の表層の中央部には円形のｐ型ウェルコンタクト１０４が形成され、ｎ型層１０２およびｐ型ウェル領域１０３上には二酸化珪素で構成されるゲート絶縁膜１１１、層間絶縁膜１０５が下から順に形成されている。ゲート絶縁膜１１１上のｐ型ウェル領域１０３に対向する箇所にはドーナツ状のゲート電極１１２が形成されている。ｐ型ウェルコンタクト１０４上にはゲート絶縁膜１１１および層間絶縁膜１０５を貫通するコンタクトホール１０７が形成されており、その内部にｐ型ウェルコンタクト１０４側から順にオーミック電極１１０、上部電極１０６が形成されている。ゲート電極１１２の上部には層間絶縁膜１０５を貫通するコンタクトホールを介してゲート上部電極１１３が形成されている。ｎ型半導体基板１０１の裏面側には、裏面オーミック電極１０９を介して裏面電極１０８（ドレイン電極）が形成されている。
この簡易素子１００の上部電極１０６を０Ｖとして、簡易素子１００の裏面電極１０８に０Ｖから数百Ｖに増加する上昇電圧を印加すると、ｐ型ウェル領域１０３とｎ型層１０２との間に形成されるｐｎ接合容量を充電するための充電電流（変位電流）がｐ型ウェル領域１０３およびｎ型層１０２に発生し、この充電電流（変位電流）がｐ型領域１０３、ｐ型ウェルコンタクト１０４を通って上部電極１０６に流れることにより、ｐ型ウェル領域１０３の電位が変化する。
図１０は、図９に示した簡易素子１００の上部電極１０６とゲート上部電極１１３の電位を０Ｖとした状態で、０．３μｓｅｃの間に０Ｖから１００Ｖに変化する上昇電圧を裏面電極１０８に印加した場合に、ｐ型ウェル領域１０３から上部電極１０６に流れる電流の時間依存性の実測値と計算値を示したものである。図１０において、実線が実測値、破線が計算値であり、横軸ｔは時間、縦軸Ｉは電流値である。
図１０の計算値は、図９の簡易素子１００を図８の（ａ）〜（ｄ）の等価回路モデルを組み合わせた回路と見なし、ＶＤに０Ｖから１００Ｖに０．３μｓｅｃで変化する上昇電圧を印加したときに各ΔＲｃに流れる電流を合計することにより求めた。なお、ΔＣｏｘ、ＲＳＨ、ρＣなどの値は、専用評価素子で測定して求めた値などを用いた。
図１０の実測値（実線）と計算値（破線）との結果を比較すると、両者が良く一致していることがわかる。このことから、図８に示した等価回路モデルが妥当であることが確認できる。
次に、図８の（ａ）〜（ｄ）に示した等価回路モデルを用いて、図３、図４に示した本発明の実施の形態１の構造と、本発明を用いない構造、すなわち、図３、図４の構造からウェルコンタクト領域４８とオーミック電極７１ｃを除いた構造とを等価回路に置き換え、両者のドレイン電極１３の電圧を３０Ｖ／ｎｓｅｃでオン状態からオフ状態に移行した場合のゲート絶縁膜３０に発生する電界強度を計算した。例えば、本実施の形態の構造の図３の断面図部分に対しては、図１１に示すように、図８の（ａ）、（ｂ）、（ｃ）、（ｄ）の等価回路モデルを適用した。
計算の結果、本発明を用いない構造においては、ゲート絶縁膜３０に発生する電界として１６ＭＶ／ｃｍと高い電界強度が算出されたのに対し、本発明の実施の形態１の構造においては、ゲート絶縁膜３０に発生する電界強度が１．４ＭＶ／ｃｍと劇的に小さくなる結果が得られた。このことから、実際の縦型ＭＯＳＦＥＴ構造においても、本発明の有効性が定量的に示された。
このように、本発明の本実施の形態の構造によれば、第２ウェル領域４２、４３上のゲート絶縁膜フィールド絶縁膜境界３３よりも第１ウェル領域４１とは反対側に、すなわち、フィールド絶縁膜３１を貫通して、第２ウェル領域４２、４３からソースパッド１０への接続箇所を形成することによって、高速でスイッチオフした場合においても、変位電流によって発生する電圧をゲート絶縁膜３０近傍で低減することができ、ゲート絶縁膜３０に印加される電界強度を小さくすることができる。そして、面積の大きな第２ウェル領域４２、４３などのウェル領域の上部の絶縁膜が絶縁破壊するのを防止できる。
したがって、本発明の本実施の形態の電力用半導体装置によれば、高速でスイッチングした場合においてもゲート絶縁膜３０の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。
なお、本実施の形態の電力用半導体装置においては、図１に示したように、ソースパッド１０を取り囲むようにゲートパッド１１およびゲート配線１２を配置した例を示したが、ゲートパッド１１、ソースパッド１０などの配置は、この配置と異なる配置であってもよい。例えば、図１２に示すように、ゲートパッド１１よりも線幅の細い１本以上のゲート配線１２を活性領域と互い違いに配置してもよい。図１２に示したようなゲートパッド１１、ソースパッド１０の配置の場合であっても、ゲート絶縁膜フィールド絶縁膜境界３３のフィールド絶縁膜３１側に、すなわち、フィールド絶縁膜３１を貫通して、第２ウェル領域４２、４３からソースパッド１０への接続箇所を形成することによって、高速でスイッチングした場合にもゲート絶縁膜３０の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。
このように、ゲートパッド１１の位置、個数およびソースパッド１０の形状等も多種多様のケースが有り得るが、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。また、第２ウェル領域４２、４３は、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３それぞれの下部にあるものが一体ではなく、分離して設けられてもよい。
また、本実施の形態の電力用半導体装置の製造方法において、図１３にその製造工程の途中の電力用半導体装置の断面模式図を示すように、第２ウェルコンタクトホール６３を形成する箇所のフィールド絶縁膜３１を、ゲート絶縁膜３０を形成するセル領域と同じようにあらかじめエッチングしておくとよい。図１３は、図５に示した工程の後にフィールド絶縁膜３１を形成して第２ウェルコンタクトホール６３となる箇所をエッチング後に、その太線で囲った箇所にゲート絶縁膜３０を形成した段階の断面模式図であり、図６に示した段階に対応するものである。
第２ウェル領域４２、４３上のフィールド絶縁膜３１のうち第２ウェルコンタクトホール６３となる位置のフィールド絶縁膜３１もあらかじめ除去しておくことにより、第２ウェルコンタクトホール６３の形成を、例えば、ソースコンタクトホール６１の形成と同じ条件で同時に行なうことができ、本発明の特徴である第２ウェルコンタクトホール６３を形成しない従来の電力用半導体装置を製造する場合と比較して製造工程を増加させることなく、本実施の形態の電力用半導体装置を製造することができる。
また、本実施の形態の電力用半導体装置においては、オーミック電極７１と第１ウェル領域４１、第２ウェル領域４２、４３それぞれとの間の接触抵抗を下げるために第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８を設けたものを説明したが、これらのウェルコンタクト領域は必須のものではなく、なくてもよい。すなわち、オーミック電極７１を形成する金属をｐ型炭化珪素に適したものに変更するなどして十分に接触抵抗の低いコンタクト抵抗が得られれば、これらウェルコンタクト領域４６〜４８を形成する必要はない。また、フィールドストッパー領域８１についても、同様に必須のものではなく、なくてもよい。
さらに、本実施の形態の電力用半導体装置の製造方法の説明において、ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の形成とゲートコンタクトホール６４の形成とは別々に行なうこととしたが、ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の形成とゲートコンタクトホール６４の形成とを同時に行なってもよい。ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の形成とゲートコンタクトホール６４形成とを同時に行なうことにより、工程を削減でき製造時のコスト削減が可能になる。このとき、各構成の材料の選択によっては、ゲートコンタクトホール６４の底面のゲート電極５０表面にシリサイドが形成される場合がある。
また、本実施の形態の電力用半導体装置の製造方法の説明において、表面側のオーミック電極７１の形成の熱処理と、裏面側の裏面オーミック電極７２の形成の熱処理は、別々に行なうとしたが、表面側と裏面側との両方にＮｉを主成分とする金属を形成した後に熱処理し、表面側のオーミック電極７１と裏面側の裏面オーミック電極７２とを同時に形成してもよい。このようにすることによっても、工程を削減でき製造時のコスト削減が可能になる。また、オーミック電極７１（ａ）、７１（ｂ）、７１（ｃ）は、全て同一の金属間化合物からなっていてもよいし、それぞれに適した別々の金属間化合物からなっていてもよい。特に、オーミック電極７１（ａ）は、ソース領域８０対しても低抵抗でオーミック接続するがあり、他のオーミック電極と異なる金属間化合物を用いてもよい。また、オーミック電極７１、裏面オーミック電極７２は本発明に必須のものではなく、オーミック電極７１、裏面オーミック電極７２がなくても低抵抗なオーミック接触が得られれば良い。
なお、表面側のオーミック電極７１を形成する際に、層間絶縁膜３２上に残留した金属を除去した後に、再アニールを行なってもよい。再アニールによって、さらに低抵抗なオーミック接触を得ることができる。
さらに、電力用半導体装置においては、温度センサー用の電極および電流センサー用の電極が電力用半導体装置の一部に形成される場合があるが、本実施の形態における電力用半導体装置にこれらの電極が形成されていてもよい。温度センサー用の電極、電流センサー用の電極の有無が、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。
また、図示して説明はしないが、電力用半導体装置の上部表面のソースパッド１０、ゲートパッド１１、ゲート配線１２を、外部の制御回路と接続できるような開口を残して、シリコン窒化膜やポリイミドなどの保護膜で覆っても良い。
さらに、本実施の形態の電力用半導体装置においては、ゲート電極５０の材料として不純物添加多結晶シリコンを使用した例を説明したが、不純物添加多結晶シリコンの抵抗は十分に低くないため、ゲートパッド１１との接続位置から離れた箇所のゲート電極５０の電位は、ゲートパッド１１、ゲート配線１２の電位との間に時間的なずれを生じる場合がある。この時間的なずれは、ゲート電極５０の抵抗などの抵抗成分およびソースパッド１０などとの間にできる寄生容量で定まる時定数によって決まる。本実施の形態においては、外周部のゲート電極５０に低抵抗のゲート配線１２を並列に設けているので、上記のような時間的ずれの発生が抑制されている。
また、本実施の形態の電力用半導体装置においては、第１ウェル領域４１、第２ウェル領域４２、４３の各々のｐ型不純物濃度および深さが同一であるように説明し図示したが、これらの領域の不純物濃度および深さは同一である必要はなく、それぞれ別々の値であってもよい。
さらに、セル領域内のユニットセルの配置方法は、正方形のユニットセルが格子状に並んだ図２に示したものである必要はなく、例えば、隣接する列のユニットセルが互い違いに配置されてもよい。また、ユニットセルの形状は正方形である必要はなく、長方形、六角形、三角形などであってもよい。
また、本実施の形態の電力用半導体装置においては、ウェルコンタクト領域はコンタクトホールの下部に個別に位置するように説明したが、第１ウェルコンタクト領域６２、第２ウェルコンタクト領域６３は、断面奥行き方法に連続して形成されてもよい。
さらに、本実施の形態の電力用半導体装置においては、最外周のウェルのウェルコンタクトホールである第２ウェルコンタクトホール６３より外側にゲート配線１２を配置しているために、ゲート配線１２の外側にフィールドプレートを形成する必要がなく、電力用半導体装置の大きさを縮小でき、電力用半導体装置のコストを低減することができる。
実施の形態２．
図１４は、本発明の実施の形態２の電力用半導体装置を上面から透視した平面図である。また、図１５は、図１４のＣ−Ｃ’断面の断面図であり、図１６は、図１４のＤ−Ｄ’断面の断面図である。
本実施の形態の電力用半導体装置は、実施の形態１の電力用半導体装置から第１ウェルコンタクトホール６２および第２オーミック電極７１ｂを除いたものである。その他の部分については、実施の形態１で説明したものと同様であるので説明を省略する。
本実施の形態の電力用半導体装置においても、電力用半導体装置をオン状態からオフ状態にスイッチングしたときに、第２ウェル領域４２、４３に発生する変位電流の大部分が、ゲート絶縁膜３０が形成された領域の第１ウェル領域４１側とは反対側に設けられたフィールド絶縁膜３１を貫通する第２ウェルコンタクトホール６３を経由してソースパッド１０に流れる。
このため、本実施の形態の電力用半導体装置を高速スイッチングした場合であっても、ゲート絶縁膜３０に高電界が印加されない。また、第１ウェルコンタクトホール６２を設けることなく、より簡易な構成で、信頼性の高い電力用半導体装置を得ることができる。
このように、本実施の形態の電力用半導体装置によれば、実施の形態１の第２ウェル領域４３にもうけていた第１ウェルコンタクトホール６２、第２ウェルコンタクト領域４７、および、第２オーミック電極７１ｂを削除することで、電力用半導体装置の断面横方向サイズを縮小でき、電力用半導体装置を小型化できる。
なお、ゲート絶縁膜３０に高い電界が印加されるのを防ぐため、第２ウェル領域４２、４３のゲート絶縁膜３０側への張り出し長さは、大きくても第２ウェルコンタクトホール６３から１０〜２０μｍ程度以下にすることが望ましく、最大でも１００μｍ以下にすることが望ましい。
実施の形態３．
図１７および図１８は、実施の形態１の電力用半導体装置の第２ウェル領域４２、４３の断面横方向の抵抗を小さくするために、実施の形態１の電力用半導体装置の第２ウェル領域４２、４３の表層部に、第２導電型の不純物を高濃度に添加した高不純物濃度ウェル領域４５を設けた、本実施の形態の電力用半導体装置の断面模式図である。その他の部分については、実施の形態１で説明したものと同様であるので詳しい説明を省略する。図１９に、本実施の形態の電力用半導体装置の上面図を示す。図１７、図１８はそれぞれ図１９のＥ−Ｅ’断面の断面図、Ｆ−Ｆ’断面の断面図に相当する。
ここで、高不純物濃度ウェル領域４５の不純物濃度は、専用のフォトリソグラフィー工程により高不純物濃度ウェル領域４５に適した不純物濃度を設定する場合には、第２ウェル領域４２、４３の不純物濃度より高く、１×１０２０ｃｍ−３程度に設定すればよく、多くとも１×１０２１ｃｍ-3程度とするのが望ましい。
また、図２０および図２１にその断面図を示すように、実施の形態１の電力用半導体装置の第１〜第３ウェルコンタクト領域４６、４７、４８をイオン注入法により形成する際に、第２ウェルコンタクト領域４７および第３ウェルコンタクト領域４８のイオン注入マスクパターンを第２ウェル領域４２、４３と同じパターンに変更することにより、フォトリソグラフィー工程を増加させることなく、第２ウェル領域４２、４３の断面横方向の抵抗を低減することができる。
本実施の形態の電力用半導体装置によれば、第２ウェル領域４２、４３の表層部に高不純物濃度ウェル領域４５を設けているために、オン状態からオフ状態にスイッチングしたときに、第２ウェル領域４２、４３に発生する電流のよって発生する電圧を低減することができ、また、変位電流の大部分がフィールド絶縁膜３１を貫通して設けられた第２ウェルコンタクトホール６３を経由してソースパッド１０に流れる。このため、高速スイッチングした場合であっても、ゲート絶縁膜３０のみならずフィールド絶縁膜３１にも高電界が印加されることを抑制でき、信頼性の高い電力用半導体装置を得ることができる。
実施の形態４．
図２２は、本実施の形態の電力用半導体装置を上面から透視して見た平面図である。また、図２３および図２４は、それぞれ、図２２の平面図のＧ−Ｇ’部分の断面、Ｈ−Ｈ’部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。
本実施の形態の電力用半導体装置においては、実施の形態１の電力用半導体装置の第２ウェル領域４２、４３のうち、ゲート電極５０、ゲートパッド１１、ゲート配線１２などが設けられている領域で、ゲート酸化膜３０が形成されている領域の下部を除いた部分にのみ、第２導電型の不純物を高濃度に添加した高不純物濃度ウェル領域４５を設けている。その他の部分については、実施の形態１で説明したものと同様であるので詳しい説明を省略する。
本実施の形態の電力用半導体装置は、第２ウェル領域４２、４３のうち、ゲート電極５０、ゲートパッド１１、ゲート配線１２などが設けられている領域で、ゲート酸化膜３０が形成されている領域の下部を除いた部分に、第２導電型の不純物を高濃度に添加した高不純物濃度ウェル領域４５を設けているために、実施の形態１の電力用半導体装置より第２ウェル領域４２、４３の断面横方向の抵抗値を低減することができ、スイッチング時の変位電流によって発生する電圧を低減することができる。また、実施の形態３の電力用半導体装置と比較すると、高濃度に不純物を添加した炭化珪素層の上にゲート絶縁膜３０を形成することを避けることができ、ゲート絶縁膜３０の絶縁性の信頼性を高くすることができる。
特に、ゲート絶縁膜３０を熱酸化法で形成した場合には、イオン注入法により高濃度に不純物を添加した炭化珪素層を熱酸化して形成したゲート絶縁膜３０の絶縁信頼性が低下する場合がある。このため、本実施の形態の構造を採ることにより、より信頼性の高い電力用半導体装置を得ることができる。
なお、高不純物濃度ウェル領域４５の不純物濃度は３×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲とするのが好ましい。また、第１〜第３ウェルコンタクト領域４６、４７、４８を形成する際のフォトリソグラフィー工程と同時に高不純物濃度ウェル領域４５を形成することにより、工程を増加させることなく、高不純物濃度ウェル領域４５を形成することができる。
実施の形態５．
図２５および図２６は、本実施の形態の電力用半導体装置の断面を模式的に表した断面模式図であり、それぞれ、実施の形態２の図１４の平面図のＣ−Ｃ’部分の断面、Ｄ−Ｄ’部分の断面に対応したものである。
本実施の形態の電力用半導体装置においては、実施の形態２の電力用半導体装置の第２ウェル領域４２、４３のうち、ゲート電極５０、ゲートパッド１１、ゲート配線１２などが設けられている領域で、ゲート酸化膜３０が形成されている領域の下部を除いた部分にのみ、第２導電型の不純物を高濃度に添加した高不純物濃度ウェル領域４５が設けられている。その他の部分については、実施の形態２で説明したものと同様であるので詳しい説明を省略する。
本実施の形態の電力用半導体装置によれば、第２ウェル領域４２、４３のうち、ゲート電極５０、ゲートパッド１１、ゲート配線１２などが設けられている領域で、ゲート酸化膜３０が形成されている領域の下部を除いた部分に高不純物濃度ウェル領域４５が設けているので、実施の形態２の電力用半導体装置と比較して、高濃度に不純物を添加した炭化珪素層の上にゲート絶縁膜３０を形成することを避けることができ、ゲート絶縁膜３０の絶縁性の信頼性を高くすることができる。
本実施の形態の電力用半導体装置においては、高不純物濃度ウェル領域４５の不純物濃度は３×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲とするのが好ましい。また、第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８を形成する際のフォトリソグラフィー工程と同時に高不純物濃度ウェル領域４５を形成することにより、工程を増加させることなく、高不純物濃度ウェル領域４５を形成することができる。
なお、上記実施の形態１〜５では、セル領域に形成する半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図３の半導体基板２０と裏面側の裏面オーミック電極７２との間に第２導電型のコレクタ層を設けることによりＩＧＢＴのセル領域を有する半導体素子を構成しても、上述した本発明の効果がＩＧＢＴのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がＩＧＢＴの場合には、ＭＯＳＦＥＴのドレイン（電極）がコレクタ（電極）に相当し、ＭＯＳＦＥＴのソース（電極）がエミッタ（電極）に相当する。
また、チャネル領域が半導体基板２０表面と垂直に形成されるトレンチ型ＭＯＳＦＥＴにおいても、フィールド絶縁膜３１の端部とゲート絶縁膜３０の接続部よりもゲートパッド１１またはゲート配線１２に近い側に第２ウェル領域４２、４３からソースパッド１０への接続箇所を形成することによって、高速でスイッチオフした場合においても、ゲート絶縁膜３０近傍で変位電流によって発生する電圧を低減することができ、信頼性の高い電力用半導体装置を得ることができる。
さらに、上記実施の形態１〜５で示される電力用半導体装置の構造を備えれば、本発明の効果はその製造方法に依存するものではなく、実施の形態１〜５で説明した製造方法以外の製造方法を用いて製造した電力用半導体装置構造においても、信頼性の高い電力用半導体装置構造を得ることができる。
また、上記実施の形態１〜５では、主に炭化珪素材料で構成された電力用半導体装置の例を説明したが、本発明は、炭化珪素構成された電力用半導体装置に限るものではなく、窒化ガリウムなどのワイドバンドギャップ半導体材料やガリウム砒素材料、Ｓｉ材料などの他の半導体材料で構成された電力用半導体装置であっても、同様の効果を奏する。
また、実施の形態１〜５で縦型ＭＯＳＦＥＴと説明した電力用半導体装置のゲート絶縁膜３０は、必ずしもＭＯＳの名の通りの二酸化珪素などの酸化膜である必要はなく、窒化珪素膜、酸化アルミニューム膜などの絶縁膜であってもよい。
さらに、本発明においては、実施の形態１〜５で記載したＭＯＳＦＥＴ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義するほかに、例えば、このＭＯＳＦＥＴ構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で「半導体装置」と定義することもできる。
１０ ソースパッド、１１ ゲートパッド、１２ ゲート配線、１３ ドレイン電極、２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２ 層間絶縁膜、３３ ゲート絶縁膜フィールド絶縁膜境界、４０ ＪＴＥ領域、４１ 第１ウェル領域、４２、４３ 第２ウェル領域、４５ 高不純物濃度ウェル領域、４６、４７、４８ ウェルコンタクト領域、５０ ゲート電極、６１ ソースコンタクトホール、６２ 第１ウェルコンタクトホール、６３ 第２ウェルコンタクトホール、６４ ゲートコンタクトホール、７１ オーミック電極、７２ 裏面オーミック電極、８０ ソース領域、８１ フィールドストッパー領域、１００ 簡易素子、１０１ ｎ型半導体基板、１０２ ｎ型層、１０３ ｐ型ウェル領域、１０４ ｐ型ウェルコンタクト、１０５ 層間絶縁膜、１０６ 上部電極、１０７ コンタクトホール、１０８ 裏面電極、１０９ 裏面オーミック電極、１１０ オーミック電極、１１１ ゲート絶縁膜、１１２ ゲート電極１１３ ゲート上部電極。

Claims (13)

  1. ワイドバンドギャップ半導体材料からなる第１導電型の半導体基板と、
    前記半導体基板の第１の主面側に形成された、ワイドバンドギャップ半導体材料からなる第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に形成された、複数の第２導電型の第１ウェル領域を含むユニットセルからなるセル領域と、
    前記セル領域の隣に前記セル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、
    前記セル領域上と、前記第２ウェル領域上の前記セル領域側とに形成されたゲート絶縁膜と、
    前記第２ウェル領域上の前記セル領域側とは反対側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記ゲート絶縁膜上と、前記フィールド絶縁膜上とに形成されたゲート電極と、
    前記セル領域上の前記ゲート絶縁膜を貫通して形成されたソースコンタクトホールと、
    前記第２ウェル領域上の前記フィールド絶縁膜を貫通して形成された第２ウェルコンタクトホールと、
    前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
    前記第１の主面とは反対の第２の主面側に形成されたドレイン電極と、
    前記第２ウェル領域の表層の一部に、前記第２ウェル領域内の他の領域よりも第２導電型の不純物濃度が高い高不純物濃度ウェル領域と、を備え、
    前記フィールド絶縁膜は、前記ゲート電極と前記高不純物濃度ウェル領域に挟まれた領域に形成されたこと
    を特徴とする電力用半導体装置。
  2. ワイドバンドギャップ半導体材料からなる第２導電型の半導体基板と、
    前記半導体基板の第１の主面側に形成された、ワイドバンドギャップ半導体材料からなる第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に形成された、複数の第２導電型の第１ウェル領域を含むユニットセルからなるセル領域と、
    前記セル領域の隣に前記セル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、
    前記セル領域上と、前記第２ウェル領域上の前記セル領域側とに形成されたゲート絶縁膜と、
    前記第２ウェル領域上の前記セル領域側とは反対側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記ゲート絶縁膜上と、前記フィールド絶縁膜上とに形成されたゲート電極と、
    前記セル領域上の前記ゲート絶縁膜を貫通して形成されたソースコンタクトホールと、
    前記第２ウェル領域上の前記フィールド絶縁膜を貫通して形成された第２ウェルコンタクトホールと、
    前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
    前記第１の主面とは反対の第２の主面側に形成されたドレイン電極と、
    前記第２ウェル領域の表層の一部に、前記第２ウェル領域内の他の領域よりも第２導電型の不純物濃度が高い高不純物濃度ウェル領域と、を備え、
    前記フィールド絶縁膜は、前記ゲート電極と前記高不純物濃度ウェル領域に挟まれた領域に形成されたこと
    を特徴とする電力用半導体装置。
  3. 前記高不純物濃度ウェルは、３×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下の範囲の第２導電型の不純物濃度を有すること
    を特徴とする請求項１又は２に記載の電力用半導体装置。
  4. 前記第２ウェル領域上に形成されたゲートコンタクトホールと、
    前記ゲートコンタクトホールを介して、前記ゲート電極と電気的に接続されたゲートパッドと、
    を備え、
    前記第２ウェルコンタクトホールは、前記ゲートコンタクトホールよりも前記セル領域側に形成されたこと
    を特徴とする請求項１から３のいずれか１項に記載の電力用半導体装置。
  5. 前記高不純物濃度ウェル領域は、前記第２ウェルコンタクトホール下から前記ゲート電極下に連続的に形成されたこと
    を特徴とする請求項１から４のいずれか１項に記載の電力用半導体装置。
  6. 複数の前記第２ウェルコンタクトホールは、前記セル領域を取り囲むように形成されたこと
    を特徴とする請求項１から５のいずれか１項に記載の電力用半導体装置。
  7. 前記ワイドバンドギャップ半導体材料は炭化珪素であること
    を特徴とする請求項１から６のいずれか１項に記載の電力用半導体装置。
  8. 前記ユニットセルは、第１導電型のソース領域と第２導電型の第１ウェル領域とを含み、前記ソース領域と前記ドリフト層とに挟まれた前記第１ウェル領域内に形成されるチャネル領域は、前記第１の主面と平行であること
    を特徴とする請求項１から７のいずれか１項に記載の電力用半導体装置。
  9. 前記ユニットセルは、第１導電型のソース領域と第２導電型の第１ウェル領域とを含み、前記ソース領域と前記ドリフト層とに挟まれた前記第１ウェル領域内に形成されるチャネル領域は、前記第１の主面と垂直であること
    を特徴とする請求項１から７のいずれか１項に記載の電力用半導体装置。
  10. 前記ソースパッドと前記ドレイン電極間にかかる電圧の変化速度が１０Ｖ／ｎｓｅｃ以上であること
    を特徴とする請求項１から９のいずれか１項に記載の電力用半導体装置。
  11. 請求項１から１０のいずれか１項に記載の電力用半導体装置と、前記電力用半導体装置の動作を制御する制御回路とを搭載したリードフレームを備えること
    を特徴とするパワーモジュール。
  12. ワイドバンドギャップ半導体材料からなる第１導電型、または第２導電型の半導体基板の第１の主面側にワイドバンドギャップ半導体材料からなる第１導電型のドリフト層を形成する工程と、
    前記ドリフト層の表層の一部に、複数の第２導電型の第１ウェル領域を形成する工程と、
    前記第１ウェル領域の各々の表層の一部に第１導電型のソース領域を形成する工程と、
    前記第１ウェル領域の隣に前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域を形成する工程と、
    前記第２ウェル領域の表層の一部に、前記第２ウェル領域内の他の領域よりも第２導電型の不純物濃度が高い高不純物濃度ウェル領域を形成する工程と、
    前記高不純物濃度ウェル上にフィールド絶縁膜を形成する工程と、
    複数の前記第１ウェル領域と前記ソース領域の上、および、前記高不純物濃度ウェルより前記第１ウェル領域側の前記第２ウェル領域上に、前記フィールド絶縁膜より膜厚の小さなゲート絶縁膜を形成する工程と、
    前記フィールド絶縁膜上と、前記ゲート絶縁膜上とにゲート電極を形成する工程と、
    前記第１ウェル領域上の前記ゲート絶縁膜を貫通するソースコンタクトホールを形成する工程と、
    前記高不純物濃度ウェル領域上の前記フィールド絶縁膜を貫通する第２ウェルコンタクトホールを形成する工程と、
    前記ソースコンタクトホールと前記第２ウェルコンタクトホールを介して、前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドを形成する工程と、
    前記第１の主面とは反対の第２の主面側に形成されたドレイン電極を形成する工程と、
    を備えること
    を特徴とする電力用半導体装置の製造方法。
  13. 前記フィールド絶縁膜を形成する工程は、前記第２ウェルコンタクトホールが形成される箇所の前記フィールド絶縁膜を除去する工程を含むこと
    を特徴とする請求項１２に記載の電力用半導体装置の製造方法。
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