KR101230680B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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겐이치 오츠카
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나오키 유타니
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미쓰비시덴키 가부시키가이샤
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Abstract

제 1 도전형의 반도체 기판의 제 1 주면 내의 셀 영역에서 표층에 제 2 도전형의 제 1 웰이 형성되어 있다. 제 1 웰 내에서 표층에 제 1 도전형의 확산 영역이 형성되어 있다. 제 1 웰 상에 제 1 게이트 절연막이 형성되고, 그 위에 제 1 게이트 전극이 형성되어 있다. 셀 영역의 외주부에서 제 1 주면의 표층에 제 2 도전형의 제 2 웰이 형성되어 있다. 제 2 웰 상에 제 2 게이트 절연막이 형성되고, 그 외주측에 두꺼운 필드 산화막이 형성되어 있다. 게이트 절연막 및 필드 산화막 상에 연속하여, 제 1 게이트 전극에 접속된 제 2 게이트 전극이 형성되어 있다. 제 1 셀, 제 2 웰 및 확산 영역에 제 1 전극이 접속되어 있다. 반도체 기판의 제 2 주면에 제 2 전극이 형성되어 있다. 셀 영역의 외주를 일주하도록 필드 산화막 상에, 제 2 게이트 전극에 접속된 게이트 배선이 형성되어 있다. 게이트 배선은, 제 2 게이트 전극의 구성 물질을 실리사이드화시킨 것이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, MOS 구조의 스위칭 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 전력용 수직형 MOSFET에서, 게이트 전극은 도전성이 좋지 않은 폴리실리콘으로 형성되어 있다. 그래서, 저 저항의 Al 또는 그 합금이나 구리를 포함하는 금속막으로 이루어지는 게이트 배선을 칩 외주에 형성함으로써, 각 유닛 셀의 게이트 전극에 전위를 공급하기 쉽게 하여, 스위칭의 고속화를 도모하고 있다(예컨대, 특허 문헌 1, 2 참조). 이 게이트 배선이나 게이트 패드 하의 반도체에는, 공핍층의 신장도를 지원하여 내압의 열화를 방지하기 위해서 p형 웰이 형성되어 있다.
또한, 유닛 셀이 형성된 셀 영역의 외주부(게이트 패드부를 포함함)에 미세한 다이오드를 일렬로 배치한 반도체 장치가 제안되어 있다(예컨대 특허 문헌 1의 도 1, 2). 이 다이오드는, MOSFET가 ON 상태(순방향 바이아스)로부터 OFF 상태(역방향 바이아스)로 스위칭(turn off)할 때에, 순방향 바이아스 시에 p형 웰로부터 n형 드레인층에 주입된 홀을 흡수하여, 기생 트랜지스터가 ON하는 것을 방지할 수 있다(예컨대, 특허 문헌 1의 도 3 참조).
MOSFET가 턴 오프하면, 드레인 전극의 전압(드레인 전압)이 약 0V로부터 수백 V로 급격히 상승한다. 이 때문에, p형 웰과 n형 드레인층과의 사이에 존재하는 기생 용량을 거쳐서, 변위 전류가 p형 웰 내로 유입된다. 이것은 MOSFET의 p형 웰에서도, 다이오드의 p형 웰에서도, 게이트 배선 하의 p형 웰이에서도 마찬가지이다.
p형 웰은 콘택트 홀을 거쳐서 필드 플레이트에 전기적으로 접속되고, 필드 플레이트는 소스 전극에 전기적으로 접속되어 있다. 따라서, 게이트 배선 하의 p형 웰 내로 유입된 변위 전류는, 콘택트 홀 및 필드 플레이트를 거쳐서 소스 전극에 유입된다.
특허 문헌 1 : 일본 특허 공개 제5-198816호
특허 문헌 2 : 일본 특허 공개 제2006-19608호
칩 외주의 게이트 배선은, 수 μm 내지 수십μm의 폭을 갖고, 소스 패드로부터 충분한 간격을 두어 형성된다. 이것은, 게이트 배선 및 소스 패드로 되는 금속막의 두께가 수μm 내지 10μm에도 미치기 때문에, 그들의 패터닝에 있어서의 프로세스 마진을 확보하기 위해서이다. 이 때문에, 예컨대, 소스 패드로부터 게이트 배선의 외측까지의 길이는, 수μm 내지 100μm에 미친다. 따라서, 게이트 배선 하의 p형 웰은, MOSFET의 p형 웰이나 다이오드의 p형 웰에 비해 면적이 매우 크다.
p형 웰 자체에 저항이 존재하기 때문에, 면적이 큰 게이트 배선 하의 p형 웰에 변위 전류가 흐르면, 상기 p형 웰 내에 무시할 수 없는 값의 전위 강하가 발생한다. 따라서, 상기 p형 웰의 콘택트 홀로부터 떨어진 개소는 비교적 큰 전위를 갖는다. 이 전위는, 드레인 전압 V의 시간 t에 대한 변동 dV/dt이 커질수록 커진다.
또한, 게이트 배선 하의 p형 웰의 콘택트 홀로부터 떨어진 개소 위에, 게이트 배선에 접속된 게이트 전극이 게이트 절연막을 거쳐서 마련되어 있다. 그리고, MOSFET가 턴 오프한 직후에, 게이트 전극의 전압은 0V에 가깝다. 따라서, 게이트 전극과 게이트 배선 하의 p형 웰의 사이의 게이트 절연막에 큰 전계가 걸려, 게이트 절연막이 파괴된다. 이것에 의해, 게이트 전극과 소스 전극의 사이의 단락이 발생하여, 신뢰성이 저하된다고 하는 문제가 있었다.
또한, 현재에는, SiC(탄화 규소)를 기판 재료로 하는 스위칭 소자(MOSFET나 IGBT)가, 저 소비 전력의 스위칭 소자로서 기대되고 있다. 이 SiC 디바이스를 인버터의 스위칭 소자로서 이용하는 것에 의해, 인버터의 손실을 저감할 수 있다. 손실을 더 저감하기 위해서는, 스위칭 소자의 고속 구동화(dV/dt를 크게 함)가 더 필요하다. 그러나, SiC를 기판 재료로 하는 스위칭 소자는, SiC의 밴드 갭이 크기 때문에, Si를 기판 재료로 하는 스위칭 소자에 비해 반도체층의 충분한 저 저항화가 곤란하다. 이 때문에, 기생 저항이 커져, p형 웰에 발생하는 전위가 커지기 때문에, 상기 문제가 심각했다.
본 발명은, 상술한 바와 같이 과제를 해결하기 위해서 이루어진 것으로, 그 목적은, 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
제 1 발명은,
서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판과,
상기 제 1 주면 내의 셀 영역에서 상기 제 1 주면의 표층에 형성된 제 2 도전형의 제 1 웰과,
상기 제 1 웰 내에서 상기 제 1 주면의 표층에 형성된 제 1 도전형의 확산 영역과,
상기 제 1 웰 상에 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극과,
상기 셀 영역의 외주부에서 상기 제 1 주면의 표층에 형성된 제 2 도전형의 제 2 웰과,
상기 제 2 웰 상에 형성된 제 2 게이트 절연막과,
상기 제 2 게이트 절연막보다도 외주측에서 상기 제 2 웰 상에 형성되고, 상기 제 2 게이트 절연막보다도 두꺼운 필드 산화막과,
상기 제 2 게이트 절연막 및 상기 필드 산화막 상에 연속하여 형성되고, 상기 제 1 게이트 전극에 전기적으로 접속된 제 2 게이트 전극과,
상기 제 1 웰, 상기 제 2 웰 및 상기 확산 영역에 전기적으로 접속된 제 1 전극과,
상기 반도체 기판의 상기 제 2 주면에 형성된 제 2 전극과,
상기 셀 영역의 외주를 일주하도록 상기 필드 산화막 상에 형성되고, 상기 제 2 게이트 전극에 전기적으로 접속된 게이트 배선과,
상기 게이트 배선에 전기적으로 접속된 게이트 패드를 구비하며,
상기 게이트 배선은, 상기 제 2 게이트 전극의 구성 물질을 실리사이드화시킨 것을 특징으로 하는 반도체 장치이다.
제 2 발명은,
서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판을 준비하는 공정과,
상기 제 1 주면 내의 셀 영역에서 상기 제 1 주면의 표층에 제 2 도전형의 제 1 웰을 형성하며, 상기 셀 영역의 외주부에서 상기 제 1 주면의 표층에 제 2 도전형의 제 2 웰을 형성하는 공정과,
상기 제 1 웰 내에서 상기 제 1 주면의 표층에 제 1 도전형의 확산 영역을 형성하는 공정과,
상기 제 1 웰 상에 제 1 게이트 절연막을 형성하고, 상기 제 2 웰 상에 제 2 게이트 절연막을 형성하는 공정과,
상기 제 2 게이트 절연막보다도 외주측에서 상기 제 2 웰 상에, 상기 제 2 게이트 절연막보다도 두꺼운 필드 산화막을 형성하는 공정과,
상기 제 1 게이트 절연막 상에 제 1 게이트 전극을 형성하는 공정과,
상기 제 2 게이트 절연막 및 상기 필드 산화막 상에 연속하고, 상기 제 1 게이트 전극에 전기적으로 접속된 제 2 게이트 전극을 형성하는 공정과,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 제 1 주면에 층간 절연막을 형성하는 공정과,
상기 층간 절연막을 에칭하고, 상기 제 1 웰 및 상기 확산 영역상에 제 1 콘택트 홀을 형성하며, 상기 제 2 웰 상에 제 2 콘택트 홀을 형성하는 공정과,
상기 층간 절연막을 에칭하고, 상기 제 2 게이트 전극의 일부를 노출시키는 공정과,
노출시킨 상기 제 2 게이트 전극의 일부를 실리사이드화시키는 것에 의해, 상기 셀 영역의 외주를 일주하도록 상기 필드 산화막 상에 게이트 배선을 형성하는 공정과,
상기 제 1 콘택트 홀을 거쳐서 상기 제 1 웰 및 상기 확산 영역에 전기적으로 접속되고, 상기 제 2 콘택트 홀을 거쳐서 상기 제 2 웰에 전기적으로 접속된 제 1 전극을 형성하는 공정과,
상기 반도체 기판의 상기 제 2 주면에 제 2 전극을 형성하는 공정과,
상기 게이트 배선에 전기적으로 접속된 게이트 패드를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
본 발명에 의해, 신뢰성을 향상시킬 수 있다.
도 1은 실시예 1에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 영역 A를 확대한 평면도이다.
도 3은 도 2에 대한 변형예를 도시하는 평면도이다.
도 4는 도 2에 대한 변형예를 도시하는 평면도이다.
도 5는 도 2의 B-B'에 있어서의 단면도이다.
도 6은 도 2에 있어서 소스 패드, 층간 절연막 및 게이트 패드를 생략한 투시 평면도이다.
도 7은 도 6에 대한 변형예를 도시하는 평면도이다.
도 8은 도 6의 게이트 전극이나 필드 산화막의 아래에 위치하는 n형 SiC 드리프트층을 나타내는 투시 평면도이다.
도 9는 도 8에 대한 변형예를 도시하는 평면도이다.
도 10은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15는 실시예 2에 따른 반도체 장치를 나타내는 단면도이다.
도 16은 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17은 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 18은 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 19는 실시예 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 20은 실시예 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 21은 실시예 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 22는 실시예 4에 따른 반도체 장치를 나타내는 단면도이다.
실시예 1
(장치의 구조)
도 1은, 실시예 1에 따른 반도체 장치를 나타내는 평면도이다. n형 SiC 기판(10)은, 서로 대향하는 상면(제 1 주면) 및 하면(제 2 주면)을 갖는다. n형 SiC 기판(10)의 상면 내에, MOSFET의 최소 단위 구조인 복수의 유닛 셀(도 1에서는 도시하지 않음)이 병렬로 배치된 셀 영역(12)이 존재한다. 이 셀 영역(12) 상에, 각 유닛 셀의 소스에 접속된 소스 패드(14)(소스 전극)가 형성되어 있다. 셀 영역(12)의 외주부에서 셀 영역(12)의 외주를 일주하도록, 소스 패드(14)는 이간되어 게이트 배선(16)이 형성되어 있다.
셀 영역(12)의 외주부(구체적으로는 n형 SiC 기판(10)의 상면 외주의 1변의 중앙부)에 게이트 패드(18)가 형성되어 있다. 게이트 패드(18)는 게이트 배선(16)에 전기적으로 접속되어 있다. 게이트 패드(18)에는 외부의 제어 회로(도시하지 않음)로부터 게이트 전압이 인가된다. 이 게이트 전압이 게이트 배선(16)을 거쳐서 각 유닛 셀의 게이트에 공급된다.
도 2는, 도 1의 영역 A를 확대한 평면도이다. 도 2에 있어서 게이트 패드(18)를 투시하여 파선으로 나타내고 있다. 게이트 배선(16)은, 게이트 패드(18)의 하측 영역에서 도면 하방을 통해서 좌측 위 및 우측 위로부터 나와 있다. 도 3, 도 4는 도 2에 대한 변형예를 도시하는 평면도이다. 도 3에서는 게이트 배선(16)은 게이트 패드(18)의 하측 영역에서 도면 상방을 통해서 좌측 위 및 우측 위로부터 나와 있다. 도 4에서는 게이트 배선(16)은 게이트 패드(18)의 하측 영역에서 전체 면으로 넓어져 좌측 위 및 우측 위로부터 나와 있다.
도 5는 도 2의 B-B'에 있어서의 단면도이다. n형 SiC 기판(10) 상에 n형 SiC 드리프트층(20)이 형성되어 있다. n형 SiC 드리프트층(20)의 불순물 농도는 1×1013cm-3~1×1018cm-3, 두께는 5μm~200μm이다.
셀 영역(12)에 있어서 n형 SiC 드리프트층(20)의 상면의 표층에 p형 웰(22)이 형성되어 있다. p형 웰(22) 내에서 n형 SiC 드리프트층(20)의 상면의 표층에 n형 소스 영역(24) 및 p+형 웰 콘택트 영역(26)이 형성되어 있다. n형 소스 영역(24)의 바닥면은 p형 웰(22)의 바닥면을 넘지 않는다. n형 소스 영역(24)의 불순물 농도는 1×1017cm-3~ 1×1021cm-3이며, p형 웰(22)의 불순물 농도를 넘어 있다.
셀 영역(12)의 외주부에서 n형 SiC 드리프트층(20)의 상면의 표층에 p형 웰(28) 및 JTE(Junction Termination Extension) 영역(30)이 형성되어 있다. p형 웰(28) 내에서 n형 SiC 드리프트층(20)의 상면 표층에 p+형 웰 콘택트 영역(32)이 형성되어 있다. 외단부에 있어서 n형 SiC 드리프트층(20)의 상면 표층에 n형 필드 스토퍼 영역(34)이 형성되어 있다.
p형 웰(22, 28)은, 깊이가, 예컨대, 0.3μm~2.0μm이며, n형 SiC 드리프트층(20)의 바닥면을 초과하지 않는다. p형 웰(22, 28)의 불순물 농도는 1×1015cm-3~1×1019cm-3이며, n형 SiC 드리프트층(20)의 불순물 농도를 초과하고 있다. 단, n형 SiC 드리프트층(20)의 최표면 근방에 한해서는, SiC 반도체 장치의 채널 영역에서의 도전성을 높이기 위해서, p형 웰(22, 28)의 불순물 농도가 n형 SiC 드리프트층(20)의 불순물 농도를 하회하고 있어도 된다. 또한, n형 불순물로서 N(질소) 또는 P(인)가 적합하며, p형 불순물로서 Al(알루미늄) 또는 B(붕소)가 적합하다.
p형 웰(22) 상에 게이트 절연막(36)이 형성되어 있다. 게이트 절연막(36) 상에 게이트 전극(38)이 형성되어 있다. 한편, p형 웰(28) 상에 게이트 절연막(40)이 형성되어 있다. 게이트 절연막(40)보다도 외주측에서 p형 웰(28) 상에 필드 산화막(42)이 형성되어 있다. 이 필드 산화막(42)의 막 두께는 게이트 절연막(40)의 막 두께의 10배 정도인 것이 바람직하고, 예컨대, 0.5μm~2μm이다. 그리고, 게이트 절연막(40) 및 필드 산화막(42) 상에 연속하여 게이트 전극(44)이 형성되어 있다. 이 게이트 전극(44)은 게이트 전극(38)에 전기적으로 접속되어 있다. 게이트 전극(38, 44)은 폴리실리콘으로 이루어진다.
게이트 배선(16)이, 게이트 전극(44)보다도 외주측에서 필드 산화막(42) 상에 형성되어 있다. 게이트 배선(16)은, 그 직하 또는 수평 방향의 위치에서 게이트 전극(44)에 전기적으로 접속되어 있다. 게이트 배선(16)은, 게이트 전극(44)의 구성 물질인 폴리실리콘을 실리사이드화시킨 것이다.
전체 면에 층간 절연막(46)이 형성되고, 이 층간 절연막(46)에는 n형 소스 영역(24) 및 p+형 웰 콘택트 영역(26) 상에 콘택트 홀(48)이 형성되며, p+형 웰 콘택트 영역(32) 상에 콘택트 홀(50)이 형성되고, 게이트 배선(16) 상에 콘택트 홀(52)이 형성되어 있다. 콘택트 홀(48, 50, 52)의 폭은 0.1μm~100μm이다. 단, 콘택트 홀(50, 52)의 폭을 가능한 한 짧게(예컨대, 수μm) 하면, p형 웰(28)의 폭을 축소할 수 있기 때문에 바람직하다.
오믹 전극(54)이 콘택트 홀(48)을 거쳐서 n형 소스 영역(24) 및 p+형 웰 콘택트 영역(26)에 오믹 접촉하고, 오믹 전극(56)이 콘택트 홀(50)을 통해서 p+형 웰 콘택트 영역(32)에 오믹 접촉하고 있다. 소스 패드(14)는, 오믹 전극(54, 56)을 거쳐서 p형 웰(22, 28) 및 n형 소스 영역(24)에 전기적으로 접속되어 있다. 또한, 이면 오믹 전극(58)이 n형 SiC 기판(10)의 하면에 오믹 접촉하고, 이면 오믹 전극(58) 상에 드레인 전극(60)이 형성되어 있다.
셀 영역(12)에 종형 MOSFET의 복수의 유닛 셀이 형성되어 있다. 각 유닛 셀은 p형 웰(22), p+형 웰 콘택트 영역(26) 및 n형 소스 영역(24)을 포함한다. 한편, 셀 영역(12)의 외주부에서 다이오드가 형성되어 있다. 다이오드는 n형 SiC 드리프트층(20), p형 웰(28) 및 p+형 웰 콘택트 영역(32)을 포함한다. 다이오드는 각 유닛 셀에 병렬 접속되어 있다. 다이오드의 애노드에 소스 패드(14)가 접속되고, 다이오드의 캐소드에 드레인 전극(60)이 접속되어 있다.
도 6은, 도 2에 있어서 소스 패드(14), 층간 절연막(46) 및 게이트 패드(18)를 생략한 투시 평면도이다. 게이트 전극(44)의 외측면에 게이트 배선(16)이 접속되어 있다. 게이트 전극(38, 44)은, 콘택트 홀(48, 50)을 형성하기 위해서, 일부 개구되어 있다. 도 7은 도 6에 대한 변형예를 도시하는 평면도이다. 도 7에 나타낸 바와 같이, 게이트 전극(44)이 게이트 배선(16)보다도 외측에 연장되어 있어도 된다.
도 8은, 도 6의 게이트 전극(44)이나 필드 산화막(42)의 아래에 위치하는 n형 SiC 드리프트층(20)을 나타내는 투시 평면도이다. n형 SiC 드리프트층(20)의 상면의 표층에는, 콘택트 홀(48, 50)의 중앙 하부에 각각 p+형 웰 콘택트 영역(26, 32)이 형성되어 있다. 콘택트 홀(48)의 하부 및 그 주위에 n형 소스 영역(24)이 형성되어 있다. p+형 웰 콘택트 영역(26) 및 n형 소스 영역(24)을 내포하도록 p형 웰(22)이 형성되어 있다. p+형 웰 콘택트 영역(32)을 내포하도록 p형 웰(28)이 형성되어 있다. p형 웰(22, 28) 및 n형 소스 영역(24)은, 콘택트 홀(48, 50)을 거쳐서 소스 패드(14)가 전기적으로 접속되어, 거의 동전위가 된다. p형 웰(28) 및 JTE 영역(30)은 필드 산화막(42)의 하측의 일부에 형성되어 있다.
도 9는 도 8에 대한 변형예를 도시하는 평면도이다. 도 8에서는 유닛 셀 및다이오드가 상하 좌우에 등간격으로 배치되어 있지만, 도 9에 나타낸 바와 같이 유닛 셀 및 다이오드가 번갈아 배치되어 있어도 된다.
(장치의 제조 방법)
실시예 1에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 도 10-14는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 10에 나타낸 바와 같이, n형 SiC 기판(10)을 준비한다. n형 SiC 기판(10)은, c축 방향에 대하여 8°이하로 경사되어 있어도 되고, 경사되어 있지 않아도 되며, 어떠한 면방향을 갖고 있어도 된다. n형 SiC 기판(10) 상에 n형 SiC 드리프트층(20)을 에피택셜 성장시킨다.
다음에, 포토리소그래피에 의해 가공된 레지스트 마스크 또는 산화막 마스크 등을 이용하여 n형 SiC 드리프트층(20)의 상면의 표층에 불순물을 이온 주입하여, p형 웰(22), p형 웰(28), n형 소스 영역(24) 및 JTE 영역(30), n형 필드 스토퍼 영역(34)을 형성한다.
다음에, p형 웰(22, 28)과 소스 패드(14)의 양호한 금속 접촉을 실현하기 위해서, p형 웰(22, 28)보다도 짙은 불순물 농도를 갖는 p+형 웰 콘택트 영역(26, 32)을, 이온 주입에 의해 각각 p형 웰(22, 28) 내에 형성한다. 또한, 이온 주입은, 150℃ 이상의 기판 온도로 하는 것이 바람직하다.
다음에, 아르곤이나 질소 등의 불활성 가스 분위기 또는 진공 중에서, 온도 1500℃~2200℃에서 0.5분~60분의 열 처리를 함으로써 주입된 불순물을 전기적으로 활성화한다. 그 후, 희생 산화에 의해서 n형 SiC 드리프트층(20)의 상면에 산화막(도시하지 않음)을 형성하고, 이 산화막의 불산에 의한 제거로 표면 변질층을 제거하여 청정한 면을 얻는다.
다음에, 도 11에 나타낸 바와 같이, 실리콘 산화막으로 이루어지는 필드 산화막(42)을 CVD법 등에 의해서 퇴적하고, 필드 산화막(42)을 패터닝하여 셀 영역(12) 및 다이오드의 부분에 개구를 형성한다. 이 개구 부분에, 예컨대 열 산화법 또는 퇴적법에 의해서 게이트 절연막(36, 40)을 형성한다.
다음에, 폴리실리콘을 CVD법에 의해 퇴적하고, 포토리소그래피 및 건식 에칭에 의해서 패터닝하여 게이트 전극(38, 44)을 형성한다. 이 폴리실리콘에는, 시트 저항을 낮게 하기 위해서 인이나 붕소를 함유시킨다. 인이나 붕소는, 폴리실리콘의 성막 중에 포함되더라도 되고, 이온 주입과 그 후의 열 처리에 의해서 도입할 수도 있다.
여기서, 게이트 전극(44)의 외단면이 필드 산화막(42) 상에 존재하도록 한다. 이것에 의해, 게이트 전극(44)의 건식 에칭에 있어서의 오버에칭에 의해서, 단면에서 노출이 되는 게이트 절연막(40)의 품질 열화를 방지할 수 있다. 또한, 이후에 형성되는 게이트 배선(16)을 필드 산화막(42) 상에 마련할 수 있다. 이것에 의해, 게이트 배선(16)의 실리사이드화에 의한 게이트 절연막(40)의 관통을 방지하여, 게이트/소스 사이의 단락을 방지할 수 있다.
다음에, 도 12에 나타낸 바와 같이, 게이트 전극(38, 44)을 덮도록 n형 SiC 드리프트층(20) 상에 층간 절연막(46)을 CVD법 등에 의해서 형성한다. 그리고, 층간 절연막(46)을, 예컨대, 건식 에칭하여, 콘택트 홀(48, 50, 52)을 형성한다. 또한, 도 13에 나타낸 바와 같이, 콘택트 홀(52) 대신에, 게이트 전극(44)의 외단면보다도 외측의 층간 절연막(46)을 모두 제거하여, 게이트 전극(44)의 일부를 노출시키더라도 된다.
다음에, 전면에 Ni를 주로 한 금속막(도시하지 않음)을 성막한다. 그리고, 600~1100℃에서의 열 처리에 의해서 SiC 및 폴리실리콘의 실리사이드를 형성한다. 또한, 층간 절연막(46) 상에 잔류한 금속막을 황산이나 질산이나 염산이나 그들의 과산화수소 혼합액 등으로 제거한다. 이것에 의해, 도 14에 나타낸 바와 같이, 콘택트 홀(48, 50)에서 노출시킨 n형 SiC 드리프트층(20)의 표면을 실리사이드화시키는 것에 의해, 오믹 전극(54, 56)을 자기 정합적으로 형성한다. 그리고, 콘택트 홀(52)에서 노출시킨 게이트 전극(44)의 일부를 실리사이드화시키는 것에 의해, 게이트 배선(16)을 자기 정합적으로 형성한다.
여기서, 금속막과 SiC의 반응 속도보다도 금속막과 폴리실리콘의 반응 속도 쪽이 빠르다. 따라서, 오믹 전극(54, 56)의 실리사이드를 형성하기 위해서 1000℃에서 2분 간의 열 처리를 행하면, 게이트 배선(16)의 실리사이드는, Ni와 접촉하고 있는 폴리실리콘 상면으로부터 깊이 방향으로 형성될 뿐만 아니라, Ni와 접촉하지 않고 있는 층간 절연막(46) 하의 폴리실리콘에도 형성된다.
또한, 게이트 배선(16) 및 오믹 전극(54, 56)을 형성하는 과정에서, n형 SiC 기판(10)의 이면에 마찬가지의 금속막을 성막한 후에, 열 처리를 행하여 이면 오믹 전극(58)을 형성한다. 이에 의해, n형 SiC 기판(10)과 드레인 전극(60)의 사이에서 양호한 오믹 접촉이 형성된다.
다음에, Al 등의 배선 금속을 스퍼터법 또는 증착법에 의해서 형성하여 패터닝함으로써, 게이트 패드(18) 및 소스 패드(14)를 형성한다. 그리고, 이면 오믹 전극(58) 상에 금속막을 형성하여 드레인 전극(60)을 형성한다. 이상의 공정에 의해, 실시예 1에 따른 반도체 장치가 제조된다.
또한, 도시하지 않지만, n형 SiC 기판(10)의 표면측을 실리콘 질화막이나 폴리이미드 등의 보호막으로 덮더라도 된다. 단, 게이트 패드(18) 및 소스 패드(14)의 적절한 위치에서 보호막에 개구를 형성하여, 외부의 제어 회로와 접속할 수 있도록 한다.
(효과)
MOSFET가 ON 상태로부터 OFF 상태로 스위칭하면, 드레인 전극의 전압(드레인 전압)이 약 0V로부터 수백V로 급격히 상승한다. 그러면 p형 웰(22, 28) 및 JTE 영역(30)과 n형 SiC 드리프트층(20)과의 사이에 존재하는 기생 용량을 거쳐서, 변위 전류가 p형 웰(22, 28)에 유입된다.
p형 웰(22)은 면적이 작기 때문에 내부의 기생 저항이 작고, 어느 정도 큰 변위 전류가 흐르더라도 p형 웰(22)의 전위 상승은 작다. 한편, p형 웰(28)과 JTE 영역(30)을 합한 p형 영역은 면적이 크기 때문에 내부의 기생 저항이 크고, p형 웰(28)의 전위 상승은 크다.
그래서, 실시예 1에서는, 게이트 전극(38, 44)에 전위를 공급하는 게이트 배선(16)으로서 실리사이드를 이용하고 있다. 실리사이드는, 종래의 금속제의 게이트 전극보다도 횡방향 면적을 작게 형성할 수 있다. 이 때문에, 소스 패드(14)로부터 게이트 배선(16)의 외측까지의 거리를 짧게 할 수 있다. 이 짧게 한 분만큼 게이트 배선(16) 하의 p형 웰(28)을 작게 할 수 있다. 따라서, p형 웰(28)에서 발생하는 변위 전류가 작게 되어, p형 웰(28)의 전위 상승이 작게 된다. 이것에 의해, 게이트 절연막(40) 하의 p형 웰(28)에 있어서의 고 전계의 발생을 방지하여, 게이트 절연막(40)의 파괴를 방지할 수 있다. 따라서, 게이트 절연막(40)의 파괴에 의한 게이트 전극(38, 44)과 소스 패드(14)의 사이의 단락을 방지하여 신뢰성을 향상시킬 수 있다.
또한, p형 웰(28)(JTE 영역(30))의 외단부에는, MOSFET가 ON 상태로부터 OFF 상태로 스위칭했을 때에 고 전계가 집중하기 쉽다. 그래서, 게이트 절연막(40)의 파괴에 의한 게이트 전극(38, 44)과 소스 패드(14)의 사이의 단락을 방지하기 위해서, p형 웰(28)(JTE 영역(30))의 외단부와 게이트 전극(44) 및 게이트 배선(16)의 거리를 확보할 필요가 있다. 이것에 대하여, 실시예 1에서는, 양자의 거리를 확보하면서, p형 웰(28)을 작게 할 수 있다.
또한, 실시예 1에서는, 게이트 배선(16) 하의 p형 웰과 다이오드의 p형 웰이 p형 웰(28)에서 공통이다. 이 때문에, 소스 패드(14)는, 게이트 전극(44) 및 게이트 절연막(40)보다도 상면의 내측에서 p형 웰(28)에 접속되어 있다. 이것에 의해, 게이트 배선(16) 하의 p형 웰에 전위를 주는 필드 플레이트를 별도로 마련할 필요가 없기 때문에, 구조가 간단하게 되고, 장치를 축소할 수 있다. 또한, p형 웰(28)이 소스 패드(14)에 접속된 부분과 게이트 절연막(40)과의 거리가 작게 되기 때문에, 게이트 절연막(40) 하의 부분에서 p형 웰(28)의 전위가 커지는 것을 방지할 수 있다. 따라서, 이 구성에도 게이트 절연막(40)의 파괴를 방지하는 효과가 있다.
또한, SiC은 저 저항화가 곤란하기 때문에, p형 웰(28)에 발생하는 전위가 커진다. 따라서, 기판 재료가 SiC인 경우에 실시예 1의 구성은 특히 유효하다.
또한, 게이트 전극(38, 44)은 폴리실리콘으로 이루어진다. 폴리실리콘은 도전성이 좋지 않기 때문에, 게이트 패드(18)와 게이트 전극(38, 44)의 위치가 분리되면, 양자의 전위에 시간적인 어긋남이 발생한다. 이 시간적인 어긋남은, 폴리실리콘의 저항과, 소스 패드(14) 및 게이트 취득 배선층으로 결정되는 기생 용량과의 시정수로 결정된다. 그래서, 셀 영역(12)의 외주를 일주하도록 저 저항의 실리사이드로 이루어지는 게이트 배선(16)을 형성함으로써, 각 유닛 셀의 게이트 전극(38, 44)에 전위를 공급하기 쉽게 하여, 스위칭의 고속화를 도모하고 있다. 또한, 게이트 배선(16)은, 게이트 전극(44)의 구성 물질인 폴리실리콘을 실리사이드화시킨 것이다. 이것에 의해, 게이트 전극(44)에 연속하여 게이트 배선(16)을 자기 정합적으로 형성할 수 있다.
또한, 통상의 제품에서는, 온도 센서나 전류 센서용의 전극이 형성되어 있는 경우가 많다. 또한, 게이트 패드(18)의 위치 및 개수나 소스 패드(14)의 형상 등도 다종 다양하다. 그러나, 이들은, 실시예 1에 따른 반도체 장치의 효과에 아무런 영향을 미치게 하지 않는다.
실시예 2
도 15는, 실시예 2에 따른 반도체 장치를 나타내는 단면도이다. 게이트 전극(38, 44)은 폴리실리콘(62), 금속 질화물(64) 및 금속(66)의 적층막으로 이루어진다. 금속(66)은 Ti, Mo, W, Nb, Ta, Si 중 적어도 하나이다. 금속 질화물(64)은 Ti, Mo, W, Nb, Ta, Si 중 적어도 하나의 질화물이다. 게이트 배선(16)은, 실리사이드층(68) 및 합금(70, 72)의 적층막으로 이루어진다. 그 밖의 구성은 실시예 1과 마찬가지이다.
실시예 2에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 1의 도 11의 폴리실리콘의 게이트 전극(38, 44) 대신에, 도 16에 나타낸 바와 같이, 폴리실리콘(62), 금속 질화물(64) 및 금속(66)을 스퍼터법이나 CVD법 등에 의해 퇴적하고, 패터닝하여 게이트 전극(38, 44)을 형성한다.
다음에, 도 17에 나타낸 바와 같이, 층간 절연막(46)을 CVD법 등에 의해서 퇴적한다. 그리고, 예컨대, 건식 에칭법에 의해서 콘택트 홀(48, 50)을 형성한다. 이 때, 게이트 전극(44)의 외단면보다도 외측의 층간 절연막(46)을 모두 제거하거나, 적어도 게이트 전극(44)의 외측면이 노출하도록 층간 절연막(46)을 패터닝한다.
다음에, 도 18에 나타낸 바와 같이, 실시예 1과 마찬가지로 게이트 배선(16) 및 오믹 전극(54, 56)을 형성한다. 여기서, 게이트 전극(44)을 구성하는 폴리실리콘(62), 금속 질화물(64) 및 금속(66)은, 실리사이드화의 열 처리 전에 각각 게이트 전극(44)의 측벽에서 금속막(도시하지 않음)에 접하여, 열 처리에 의해서 각각 실리사이드층(68) 및 합금(70, 72)으로 된다. 이 열 처리에 있어서, 금속 질화물(64)은 폴리실리콘(62)으로의 금속(66)의 확산을 방지한다. 또한, 열 처리 온도가 저온이면, 질소 분포 및 규소 분포에 의해서 분별되는 3층 이상으로 형성되지만, 열 처리 온도가 고온이면 상호 확산에 의해서 경계가 불명료한 합금층이 형성된다.
다음에, 실시예 1과 마찬가지로 게이트 패드(18), 소스 패드(14) 및 드레인 전극(60)을 형성한다. 이상의 공정에 의해 실시예 2에 따른 반도체 장치가 제조된다.
실시예 2에서는, 게이트 전극(38, 44)은, 폴리실리콘(62), 금속 질화물(64) 및 금속(66)의 적층막으로 이루어진다. 이것에 의해, 게이트 전극(38, 44)의 시트 저항이 저감하기 때문에, 보다 고속의 스위칭 동작을 행할 수 있다.
실시예 3
실시예 3에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 1의 도 11의 구조를 제조한다. 그리고, 도 19에 나타낸 바와 같이, 층간 절연막(46)을 퇴적하여, 콘택트 홀(48, 50)을 형성한다. 즉, 실시예 1과는 달리, 이 시점에서는 콘택트 홀(52)을 형성하지 않고, 게이트 전극(44)을 노출시키지 않는다.
다음에, 전체 면에 Ni를 주로 한 금속막(도시하지 않음)를 성막한다. 그리고, 600~1100℃에서의 열 처리에 의해서 SiC 및 폴리실리콘과의 실리사이드를 형성한다. 또한, 층간 절연막(46) 상에 잔류한 금속막을 황산이나 질산이나 염산이나 그들의 과산화수소 혼합액 등으로 제거한다. 이것에 의해, 도 20에 나타낸 바와 같이, 콘택트 홀(48, 50)에서 노출시킨 n형 SiC 드리프트층(20)의 표면을 실리사이드화시켜 오믹 전극(54, 56)을 형성한다. 이 때, n형 SiC 기판(10)의 이면에 마찬가지의 금속막을 성막한 후에, 열 처리를 행하여 이면 오믹 전극(58)을 형성한다.
다음에, 도 21에 나타낸 바와 같이, 층간 절연막(46)에 콘택트 홀(52)을 형성하여 게이트 전극(44)의 일부를 노출시킨다. 그리고, 전체 면에 Ni를 주로 한 금속막(도시하지 않음)을 성막하고, 열 처리를 행하며, 노출시킨 게이트 전극(44)의 일부를 실리사이드화하여 게이트 배선(16)을 형성한다.
다음에, 실시예 1와 마찬가지로 게이트 패드(18), 소스 패드(14) 및 드레인 전극(60)을 형성한다. 이상의 공정에 의해 실시예 3에 따른 반도체 장치가 제조된다.
실시예 3에서는, 오믹 전극(54, 56)과 게이트 배선(16)을 개별적으로 형성하기 때문에, 게이트 배선(16)의 조성을 자유롭게 설계할 수 있다.
여기서, 금속막과 SiC의 반응 속도보다도 금속막과 폴리실리콘의 반응 속도 쪽이 빠르다. 따라서, 후자의 경우, 전자의 경우보다도 저온으로 실리사이드가 형성된다. 따라서, 오믹 전극(54, 56)을 형성한 온도보다도 저온, 예컨대, 400℃에서의 열 처리에 의해서 게이트 배선(16)을 형성할 수 있다. 그리고, 폴리실리콘과 실리사이드층을 형성하는 금속막은, 오믹 전극(54, 56)의 형성 시에 이용한 금속막과 동일하지 않아도 되며, 자유롭게 선택할 수 있다. 예컨대, 저온 프로세스가 바람직한 경우에는, 보다 저온으로 실리사이드층을 형성하는 금속막을 선택할 수 있다. 게이트 배선(16)의 형성을 저온으로 함으로써 금속의 폴리실리콘중에의 이상 확산을 방지할 수 있다. 이것에 의해, 상기 이상 확산에 의한 게이트 절연막(40)이나 필드 산화막(42)의 절연 불량에 의한 소자의 불량을 억제할 수 있고, 양품율을 향상시킬 수 있다.
또한, 실시예 3에 따른 반도체 장치의 제조 방법은, 실시예 2와 같이 게이트 전극(38, 44)이 적층막으로 이루어지는 경우에도 마찬가지로 적용할 수 있다.
실시예 4
도 22는, 실시예 4에 따른 반도체 장치를 나타내는 단면도이다. 실시예 1의 소스 패드(14) 대신에 에미터 전극(74), n형 소스 영역(24) 대신에 n형 에미터 영역(76), 드레인 전극(60) 대신에 컬렉터 전극(78)이 마련되어 있다. 그리고, n형 SiC 기판(10)의 하면과 컬렉터 전극(78)의 사이에 p형 컬렉터층(80)이 형성되어 있다. 그 밖의 구성은 실시예 1과 마찬가지이다. 즉, 실시예 1의 셀 영역(12)에는 세로형 MOSFET가 형성되어 있는 데 대하여, 실시예 4의 셀 영역(12)에는 IGBT이 형성되어 있다. 이 구성에 의해, 게이트 절연막(40)의 파괴에 의한 게이트 전극(38, 44)과 에미터 전극(74)의 사이의 단락을 방지하여 신뢰성을 향상시킬 수 있다.
이와 같이, 본 발명은 MOSFET나 IGBT 등의 MOS 구조의 스위칭 소자에 적용할 수 있다. 단, 본 발명의 반도체 장치는, 스위칭 소자 뿐만 아니라, 스위칭 소자에 대하여 역병렬로 접속되는 프리휠(freewheel) 다이오드나, 스위칭 소자의 게이트 전압을 생성·인가하는 제어 회로 등을 리드 프레임에 탑재하여 밀봉한 인버터 모듈 등의 파워 모듈도 포함한다.
(산업상 이용 가능성)
본 발명은, 예컨대, 인버터 같은 전력 변환기에 이용가능하다.
10 : n형 SiC 기판(반도체 기판)
12 : 셀 영역
14 : 소스 패드(제 1 전극)
16 : 게이트 배선
18 : 게이트 패드
20 : n형 SiC 드리프트층(반도체 기판)
22 : p형 웰(제 1 웰)
24 : n형 소스 영역(확산 영역)
28 : p형 웰(제 2 웰)
36 : 게이트 절연막(제 1 게이트 절연막)
38 : 게이트 전극(제 1 게이트 전극)
40 : 게이트 절연막(제 2 게이트 절연막)
42 : 필드 산화막
44 : 게이트 전극(제 2 게이트 전극)
46 : 층간 절연막
60 : 드레인 전극(제 2 전극)
74 : 에미터 전극(제 1 전극)
76 : n형 에미터 영역(확산 영역)
78 : 컬렉터 전극(제 2 전극)
80 : p형 컬렉터층(컬렉터층)

Claims (9)

  1. 서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판과,
    상기 제 1 주면 내의 셀 영역에서 상기 제 1 주면의 표층에 형성된 제 2 도전형의 제 1 웰과,
    상기 제 1 웰 내에서 상기 제 1 주면의 표층에 형성된 제 1 도전형의 확산 영역과,
    상기 제 1 웰 상에 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극과,
    상기 셀 영역의 외주부에서 상기 제 1 주면의 표층에 형성된 제 2 도전형의 제 2 웰과,
    상기 제 2 웰 상에 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막보다도 외주측에서 상기 제 2 웰 상에 형성되고, 상기 제 2 게이트 절연막보다도 두꺼운 필드 산화막과,
    상기 제 2 게이트 절연막 및 상기 필드 산화막 상에 연속하여 형성되고, 상기 제 1 게이트 전극에 전기적으로 접속된 제 2 게이트 전극과,
    상기 제 1 웰, 상기 제 2 웰 및 상기 확산 영역에 전기적으로 접속된 제 1 전극과,
    상기 반도체 기판의 상기 제 2 주면에 형성된 제 2 전극과,
    상기 셀 영역의 외주를 일주하도록 상기 필드 산화막 상에 형성되고, 상기 제 2 게이트 전극에 전기적으로 접속된 게이트 배선과,
    상기 게이트 배선에 전기적으로 접속된 게이트 패드를 구비하며,
    상기 게이트 배선은, 상기 제 2 게이트 전극의 구성 물질을 실리사이드화시킨 것을 특징으로 하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은, 상기 제 2 게이트 전극 및 상기 제 2 게이트 절연막보다도 상기 제 1 주면의 내측에서 상기 제 2 웰에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판의 기판 재료는 SiC인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은, 폴리실리콘과, Ti, Mo, W, Nb, Ta, Si 중 적어도 하나의 금속 또는 상기 금속의 질화물을 포함하는 층의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 확산 영역은 소스 영역이고,
    상기 제 1 전극은 소스 전극이며,
    상기 제 2 전극은 드레인 전극인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판의 상기 제 2 주면과 상기 제 2 전극의 사이에 형성된 제 2 도전형의 컬렉터층을 더 구비하며,
    상기 확산 영역은 에미터 영역이며,
    상기 제 1 전극은 에미터 전극이며,
    상기 제 2 전극은 컬렉터 전극인 것을 특징으로 하는 반도체 장치.
  8. 서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판을 준비하는 공정과,
    상기 제 1 주면 내의 셀 영역에서 상기 제 1 주면의 표층에 제 2 도전형의 제 1 웰을 형성하고, 상기 셀 영역의 외주부에서 상기 제 1 주면의 표층에 제 2 도전형의 제 2 웰을 형성하는 공정과,
    상기 제 1 웰 내에서 상기 제 1 주면의 표층에 제 1 도전형의 확산 영역을 형성하는 공정과,
    상기 제 1 웰 상에 제 1 게이트 절연막을 형성하고, 상기 제 2 웰 상에 제 2 게이트 절연막을 형성하는 공정과,
    상기 제 2 게이트 절연막보다도 외주측에서 상기 제 2 웰 상에, 상기 제 2 게이트 절연막보다도 두꺼운 필드 산화막을 형성하는 공정과,
    상기 제 1 게이트 절연막 상에 제 1 게이트 전극을 형성하는 공정과,
    상기 제 2 게이트 절연막 및 상기 필드 산화막 상에 연속하여, 상기 제 1 게이트 전극에 전기적으로 접속된 제 2 게이트 전극을 형성하는 공정과,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 제 1 주면에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막을 에칭하여, 상기 제 1 웰 및 상기 확산 영역 상에 제 1 콘택트 홀을 형성하며, 상기 제 2 웰 상에 제 2 콘택트 홀을 형성하는 공정과,
    상기 층간 절연막을 에칭하여, 상기 제 2 게이트 전극의 일부를 노출시키는 공정과,
    노출시킨 상기 제 2 게이트 전극의 일부를 실리사이드화시키는 것에 의해, 상기 셀 영역의 외주를 일주하도록 상기 필드 산화막 상에 게이트 배선을 형성하는 공정과,
    상기 제 1 콘택트 홀을 거쳐서 상기 제 1 웰 및 상기 확산 영역에 전기적으로 접속되고, 상기 제 2 콘택트 홀을 거쳐서 상기 제 2 웰에 전기적으로 접속된 제 1 전극을 형성하는 공정과,
    상기 반도체 기판의 상기 제 2 주면에 제 2 전극을 형성하는 공정과,
    상기 게이트 배선에 전기적으로 접속된 게이트 패드를 형성하는 공정을 구비하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 게이트 전극을 노출시키지 않고, 상기 층간 절연막을 에칭하여 상기 제 1 콘택트 홀 및 상기 제 2 콘택트 홀을 형성하며, 상기 제 1 콘택트 홀 및 상기 제 2 콘택트 홀에서 노출시킨 상기 반도체 기판의 표면을 실리사이드화시키며,
    상기 반도체 기판의 표면을 실리사이드화시킨 후에, 상기 층간 절연막을 에칭하여 상기 제 2 게이트 전극의 일부를 노출시키며, 노출시킨 상기 제 2 게이트 전극의 일부를 실리사이드화시켜 상기 게이트 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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