DE112009004744T5 - Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

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Abstract

In einem Zellenbereich einer ersten Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps befindet sich eine erste Mulde eines zweiten Leitfähigkeitstyps in einer oberen Oberfläche. Ein Diffusionsbereich eines ersten Leitfähigkeitstyps befindet sich in der oberen Oberfläche in der ersten Mulde. Eine erste Gateisolierschicht befindet sich an der ersten Mulde und eine erste Gateelektrode an der ersten Gateisolierschicht. Eine zweite Mulde eines zweiten Leitfähigkeitstyps befindet sich in der oberen Oberfläche der ersten Hauptoberfläche an einem Umfangsbereich des Zellenbereichs. Eine zweite Gateisolierschicht befindet sich an der zweiten Mulde, und eine dicke Feldoxidschicht befindet sich an der Umfangsseite der zweiten Gateisolierschicht. Eine zweite Gateelektrode befindet sich sequentiell an der zweiten Gateisolierschicht und der Feldoxidschicht und ist mit der ersten Gateelektrode elektrisch verbunden. Eine erste Elektrode ist mit der ersten Mulde, der zweiten Mulde und dem Diffusionsbereich verbunden. Eine zweite Elektrode ist mit einer zweiten Hauptoberfläche des Halbleitersubstrats verbunden. Eine Gateverdrahtung befindet sich an der Feldoxidschicht, wobei sie um einen Umfang des Zellenbereichs herum verläuft und mit der zweiten Gate-elektrode elektrisch verbunden ist. Die Gateverdrahtung ist ein Silizid einer Bestandteilssubstanz der zweiten Gateelektrode.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, das die Schaltelemente aufweist, welche eine MOS-Struktur haben, und insbesondere ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, das die Zuverlässigkeit verbessern kann.
  • Stand der Technik
  • Bei herkömmlichen vertikalen Leistungs-MOSFETS sind die Gateelektroden aus Polysilizium gebildet, das eine mangelhafte Leitfähigkeit hat. Deshalb wird das Anlegen eines Potentials and die Gateelektroden von jeweiligen Einheitszellen durch das Ausbilden einer Gateverdrahtung erleichtert, die aus einer Metallschicht, bestehend aus Al oder Legierungen davon oder Kupfer, an dem Umfang des Chips besteht, um die Schaltgeschwindigkeit zu erhöhen (siehe beispielsweise die Patentdokumente 1 und 2). Bei einem Halbleiter mit einer Gateverdrahtung oder einem Gatepad ist eine Mulde vorn p-Typ ausgebildet, um zur Verbreitung der Verarmungsschicht beizutragen und eine Verschlechterung der Druckfestigkeit zu verhindern.
  • Es ist ein Halbleiterbauelement vorgeschlagen worden (siehe beispielsweise die 1 und 2 des Patentdokuments 1), bei dem winzige Dioden an dem Umfang des Zellenbereichs linear angeordnet sind, bei dem Einheitszellen ausgebildet sind (einschließlich des Gatepadbereichs). Diese Dioden können dann, wenn der MOS-FET aus dem EIN-Zustand (Durchlaßvorspannung) in den AUS-Zustand (Sperrvorspannung) geschaltet wird (Ausschalten) zu der Zeit der Durchlaßvorspannung Löcher von der p-Typ Mulde zu der n-Typ Drainschicht absorbieren, und der parasitäre Transistor kann am Einschalten gehindert werden (siehe beispielsweise 3 des Patentdokuments 1).
  • Wenn der MOSFET ausgeschaltet wird, dann wird die Spannung der Drainelektrode (Drainspannung) rasch von 0 Volt auf mehrere hundert Volt erhöht. Aus diesem Grund läßt man den Verschiebungsstrom über den parasitären Kondensator, der zwischen der p-Typ Mulde und der n-Typ Drainschicht vorhanden ist, in die p-Typ Mulde fließen. Dies ist bei der p-Typ Mulde des MOSFET, der p-Typ Mulde einer Diode oder der p-Typ Mulde unter dieser Gateverdrahtung das Gleiche.
  • Die p-Typ Mulde ist über ein Kontaktloch mit einer Feldplatte elektrisch verbunden, und die Feldplatte ist mit einer Sourceelektrode elektrisch verbunden. Deshalb fließt der Verschiebungsstrom, den man in die p-Typ Mulde unter der Gateverdrahtung fließen läßt, über das Kontaktloch und die Feldplatte in die Sourceelektrode.
    • Patentdokument 1: Japanische Patentoffenlegungsschrift JP-A-5-198816
    • Patentdokument 2: Japanische Patentoffenlegungsschrift JP-A-2006-19608
  • Offenbarung der Erfindung
  • Mit der Erfindung zu lösende Probleme
  • Die Gateverdrahtung an dem Umfang des Chips hat eine Breite von einigen μm bis einigen zehn μm und ist in einem ausreichenden Abstand von dem Sourcepad ausgebildet. Dies dient dazu, den Prozeßspielraum bei ihrer Stukturierung zu sichern, da die Dicke der Metallschicht, welche die Gateverdrahtung bilden soll, und des Sourcepads einige μm bis 10 μm erreicht. Aus diesem Grund hat die Länge von dem Sourcepads zu der Außenseite der Gateverdrahtung Werte von einigen μm bis zu 100 μm. Deshalb ist beispielsweise die Fläche der p-Typ Mulde unter der Gateverdrahtung im Vergleich mit der Fläche der p-Typ Mulde des MOSFET oder der p-Typ Mulde der Diode viel größer.
  • Da ein Widerstand in der p-Typ Mulde selbst vorhanden ist, wenn ein Verschiebungsstrom in der p-Typ Mulde unter der Gateverdrahtung fließt, die eine große Fläche hat, tritt in der p-Typ Mulde ein nicht vernachlässigbarer Potentialabfall auf. Deshalb haben die von dem Kontaktloch der p-Typ Mulde entfernten Stellen ein relativ großes Potential. Dieses Potential wird größer, wenn die Schwankung dV/dt der Drainspannung V gegenüber der Zeit t größer wird.
  • An einer Stelle, die von dem Kontaktloch der p-Typ Mulde unter der Gateverdrahtung entfernt liegt, ist eine mit der Gateverdrahtung verbundene Gateelektrode über eine Gateisolierschicht angeordnet. Unmittelbar nach dem Ausschalten des MOSFET ist die Spannung der Gateelektrode nahezu 0 Volt. Daher wird an die Gateisolierschicht zwischen der Gateelektrode und der p-Typ Mulde unter der Gateverdrahtung ein großes elektrisches Feld angelegt, und die Gateisolierschicht wird beschädigt. Dadurch bestand ein Problem darin, dass zwischen der Gateelektrode und der Sourceelektrode ein Kurzschluß auftrat und die Zuverlässigkeit verringert war.
  • In den letzten Jahren hat man angenommen, dass ein Schaltelement (MOSFET oder IGBT), das SiC (Siliziumcarbid) als Material des Substrats verwendet, ein Schaltelement mit geringem Energieverbrauch ist. Durch Verwendung dieser SiC-Vorrichtung als Schaltelement des Inverters können die Verluste des Inverters verringert werden. Zur weiteren Reduzierung der Verluste ist das Ansteuern mit weiter erhöhter Geschwindigkeit (Erhöhung von dV/dt) des Schaltelements erforderlich.
  • Da jedoch das Schaltelement, das SiC als Material des Substrats verwendet, einen großen Bandabstand hat, ist es schwierig, einen ausreichend niedrigeren Widerstandswert der Halbleiterschicht im Vergleich mit einem Schaltelement zu erhalten, das Si als Material des Substrats verwendet. Aus diesem Grund war das oben beschriebene Problem ein sehr ernsthaftes Problem, da der parasitäre Widerstandswert hoch und das in der p-Typ Mulde erzeugte Potential groß wird.
  • Die vorliegende Erfindung wurde realisiert, um die oben beschriebenen Probleme zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung anzugeben, das dessen Zuverlässigkeit verbessern kann.
  • Mittel zur Lösung des Problems
  • Der erste Aspekt der Erfindung betrifft ein Halbleiterbauelement, das Folgendes aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche hat, die einander gegenüberliegen; eine erste Mulde eines zweiten Leitfähigkeitstyps in einer oberen Oberfläche der ersten Hauptoberfläche in einem Zellenbereich der ersten Hauptoberfläche; einen Diffusionsbereich eines ersten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche in der ersten Mulde; eine erste Gateisolierschicht auf der ersten Mulde; eine erste Gateelektrode auf der ersten Gateisolierschicht; eine zweite Mulde eines zweiten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche an einem Umfangsbereich des Zellenbereichs; eine zweite Gateisolierschicht an der zweiten Mulde; eine Feldoxidschicht an der zweiten Mulde an der Umfangsseite der zweiten Gateisolierschicht, welche dicker als die zweite Gateisolierschicht ist; eine zweite Gateelektrode, die an der zweiten Gateisolierschicht und der Feldoxidschicht sequentiell vorgesehen und mit der ersten Gateelektrode elektrisch verbunden ist; eine erste Elektrode, die mit der ersten Mulde, der zweiten Mulde und dem Diffusionsbereich elektrisch verbunden ist; eine zweite Elektrode an der zweiten Hauptoberfläche des Halbleitersubstrats; eine Gateverdrahtung an der Feldoxidschicht, die um den Umfang des Zellenbereichs herum verläuft und mit der zweiten Gateelektrode elektrisch verbunden ist; und ein Gatepad, das mit der Gateverdrahtung elektrisch verbunden ist, wobei die Gateverdrahtung ein Silizid einer Substanz der zweiten Gateelektrode ist.
  • Der zweite Aspekt der Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, das die folgenden Schritte aufweist: Bereitstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche hat, die einander gegenüberliegen; Bilden einer ersten Mulde eines zweiten Leitfähigkeitstyps in einer oberen Oberfläche der ersten Hauptoberfläche in einem Zellenbereich der ersten Hauptoberfläche und einer zweiten Mulde eines zweiten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche an einem Umfangsbereich des Zellenbereichs; Bilden eines Diffusionsbereichs eines ersten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche in der ersten Mulde; Bilden einer ersten Gateisolierschicht an der ersten Mulde und einer zweiten Gateisolierschicht an der zweiten Mulde; Bilden einer Feldoxidschicht an der zweiten Mulde an der Umfangsseite der zweiten Gateisolierschicht, welche dicker als die zweite Gateisolierschicht ist; Bilden einer ersten Gateelektrode an der ersten Gateisolierschicht; sequentielles Bilden einer zweiten Gateelektrode an der zweiten Gateisolierschicht und der Feldoxidschicht und elektrisches Verbinden mit der ersten Gateelektrode; Bilden einer Zwischenlagenisolierschicht an der ersten Hauptoberfläche, um die erste Gateelektrode und die zweite Gateelektrode abzudecken; Ätzen der Zwischenlagenisolierschicht, um ein erstes Kontaktloch in der ersten Mulde und dem Diffusionsbereich und ein zweites Kontaktloch in der zweiten Mulde zu bilden; Ätzen der Zwischenlagenisolierschicht, um einen Teil der zweiten Gateelektrode freizulegen; Bilden einer Gateverdrahtung, die um den Umfang des Zellenbereichs an der Feldoxidschicht herum verläuft, durch Silizidierung des freigelegten Teils der zweiten Gateelektrode; Bilden einer ersten Elektrode, die mit der ersten Mulde und dem Diffusionsbereich über das erste Kontaktloch elektrisch verbunden ist und mit der zweiten Mulde über das zweite Kontaktloch elektrisch verbunden ist; Bilden einer zweiten Elektrode an der zweiten Hauptoberfläche des Halbleitersubstrats; und Bilden eines Gatepads, das mit der Gateverdrahtung elektrisch verbunden ist.
  • Wirkung der Erfindung
  • Die vorliegende Erfindung ermöglicht es, die Zuverlässigkeit zu verbessern.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Draufsicht, die ein Halbleiterbauelement gemäß der ersten Ausführungsform zeigt.
  • 2 ist eine Draufsicht, die einen vergrößerten Bereich A in 1 zeigt.
  • 3 und 4 sind Draufsichten, die das modifizierte Beispiel gemäß 2 zeigen.
  • 5 ist eine Schnittansicht entlang der Linie B-B' in 2.
  • 6 ist eine perspektivische Ansicht von oben, wobei das Sourcepad, die Zwischenlagenisolierschicht und das Gatepad 18 gemäß 2 weggelassen sind.
  • 7 ist eine Draufsicht, die ein modifiziertes Beispiel gemäß 6 zeigt.
  • 8 ist eine perspektivische Ansicht von oben, welche die n-Typ SiC-Driftschicht zeigt, die unter der Gateelektrode und der Feldoxidschicht gemäß 6 angeordnet ist.
  • 9 ist eine Draufsicht, die ein modifiziertes Beispiel gemäß 8 zeigt.
  • 10 bis 14 sind Schnittansichten zur Darstellung des Verfahrens zur Herstellung des Halbleiterbauelements gemäß der ersten Ausführungsform.
  • 15 ist eine Schnittansicht, die ein Halbleiterbauelement gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • 16 bis 18 sind Schnittansichten zur Darstellung des Verfahrens zur Herstellung des Halbleiterbauelements gemäß der zweiten Ausführungsform.
  • 19 bis 21 sind Schnittansichten zur Darstellung des Verfahrens zur Herstellung des Halbleiterbauelements gemäß der dritten Ausführungsform.
  • 22 ist eine Schnittansicht, die das Halbleiterbauelement gemäß der vierten Ausführungsform zeigt.
  • Bezugszeichenliste
    • 10
    n-Typ SiC-Substrat (Halbleitersubstrat)
    12
    Zellenbereich
    14
    Sourcepad (erste Elektrode)
    16
    Gateverdrahtung
    18
    Gatepad
    20
    n-Typ SiC-Driftschicht (Halbleitersubstrat)
    22
    p-Typ Mulde (erste Mulde)
    24
    n-Typ Sourcebereich (Diffusionsbereich)
    28
    p-Typ Mulde (zweite Mulde)
    36
    Gateisolierschicht (erste Gateisolierschicht)
    38
    Gateelektrode (erste Gateelektrode)
    40
    Gateisolierschicht (zweite Gateisolierschicht)
    42
    Feldoxidschicht
    44
    Gateelektrode (zweite Gateelektrode)
    46
    Zwischenlagenisolierschicht
    60
    Drainelektrode (zweite Elektrode)
    74
    Emitterelektrode (erste Elektrode)
    76
    n-Typ Emitterbereich (Diffusionsbereich)
    78
    Kollektorelektrode (zweite Elektrode)
    80
    p-Typ Kollektorschicht (Kollektorschicht)
  • Beste Art und Weise zur Ausführung der Erfindung
  • Erste Ausführungsform
  • Struktur des Bauelements
  • 1 ist eine Draufsicht, die ein Halbleiterbauelement gemäß der ersten Ausführungsform zeigt. Ein n-Typ SiC-Substrat 10 hat eine obere Oberfläche (erste Hauptoberfläche) und eine untere Oberfläche (zweite Hauptoberfläche), die einander zugewandt sind. An der oberen Oberfläche des n-Typ SiC-Substrats 10 ist ein Zellenbereich 12 vorhanden, wobei eine Vielzahl von Einheitszellen (in 1 nicht gezeigt), welche die kleinste Einheitsstruktur des MOSFET sind, parallel angeordnet sind.
  • An diesem Zellenbereich 12 ist ein Sourcepad 14 (Sourceelektrode), das mit den Sources von jeweiligen Einheitszellen verbunden ist, ausgebildet. An dem Umfangsbereich des Zellenbereichs 12 ist eine Gateverdrahtung 16 so ausgebildet, dass sie um den Umfang des Zellenbereichs 12 herum verläuft, um eine Trennung gegenüber dem Sourcepad 14 zu bilden.
  • Ein Gatepad 18 ist an dem Umfangsbereich des Zellenbereich 12 (genau genommen dem Zentralbereich einer Seite des Umfangs der oberen Oberfläche des n-Typ SiC-Substrats 10) ausgebildet. Das Gatepad 18 ist mit einer Gateverdrahtung 16 elektrisch verbunden. Eine Gatespannung wird dem Gatepad 18 von einer äußeren Steuerschaltung (nicht gezeigt) zugeführt. Die Gatespannung wird dem Gate jeder Einheitszelle über die Gateverdrahtung 16 zugeführt.
  • 2 ist eine Draufsicht, die einen vergrößerten Bereich A gemäß 1 zeigt. In 2 ist das phantomartig dargestellte Gatepad 18 in Strichlinien gezeigt. Die Gateverdrahtung 16 verläuft durch den unteren Teil der Zeichnung in dem unteren Bereich des Gatepads 18 und tritt oben links und rechts aus. 3 und 4 sind Draufsichten, welche das modifizierte Beispiel gemäß 2 zeigen. In 3 verläuft die Gateverdrahtung 16 durch den oberen Teil in der Zeichnung in dem unteren Bereich des Gatepads 18 und tritt oben rechts und links aus. In 4 breitet sich die Gateverdrahtung 16 zur gesamten Oberfläche in dem unteren Bereich des Gatepads 18 aus und tritt oben rechts und links aus.
  • 5 ist eine Schnittansicht entlang der Linie B-B gemäß 2. Eine n-Typ SiC-Driftschicht 20 ist auf dem n-Typ SiC-Substrat 10 ausgebildet. Die Störstellenkonzentration der n-Typ SiC-Driftschicht 20 ist 1 × 1013 cm–3 bis 1 × 1018 cm–3, und ihre Dicke ist 5 μm bis 200 μm.
  • In dem Zellenbereich 12 ist eine p-Typ Mulde 22 in der oberen Oberfläche der n-Typ SiC-Driftschicht 20 ausgebildet. In der p-Typ Mulde 22 ist ein n-Typ Sourcebereich 24 und ein p+-Typ Muldenkontaktbereich 26 in der oberen Oberfläche der n-Typ SiC-Driftschicht 20 ausgebildet. Die untere Oberfläche des n-Typ Sourcebereichs 24 ist nicht über der unteren Oberfläche der p-Typ Mulde 22. Die Störstellenkonzentration des n-Typ Sourcebereichs 24 ist 1 × 1017 cm–3 bis 1 × 2021 cm–3 und überschreitet die Störstellenkonzentration der p-Typ Mulde 22.
  • In dem Umfangsbereich des Zellenbereichs 12 sind eine p-Typ Mulde 28 und ein JTE-Bereich 30 (JTE = junction termination extension) in der oberen Oberfläche der n-Typ SiC-Driftschicht 20 ausgebildet. In der p-Typ Mulde 28 ist ein p+-Typ Muldenkontaktbereich 32 in der oberen Oberfläche der n-Typ SiC-Driftschicht 20 ausgebildet. In der oberen Oberfläche des äußeren Endes der n-Typ SiC-Driftschicht 20 ist ein n-Feldstoppbereich 34 gebildet.
  • Die Tiefe der p-Typ Mulden 22 und 28 ist beispielsweise 0,3 μm bis 2,0 μm und geht nicht über die untere Oberfläche der n-Typ SiC-Driftschicht 20 hinaus. Die Störstellenkonzentration der p-Typ Mulden 22 und 28 ist 1 × 1015 cm–3 bis 1 × 1019 cm–3 und überschreitet nicht die Störstellenkonzentration der n-Typ SiC-Driftschicht 20. Nur in der Nähe der äußersten Oberfläche der n-Typ SiC-Driftschicht 20 kann die Störstellenkonzentration der p-Typ Mulden 22 und 28 jedoch niedriger als die Störstellenkonzentration der n-Typ SiC-Driftschicht 20 sein, um die elektrische Leitfähigkeit des Kanalbereichs des SiC-Halbleiterbauelements zu erhöhen. Dabei wird N (Stickstoff) oder P (Phosphor) als n-Störstelle bevorzugt, und Al (Aluminium) oder B (Bor) wird als p-Störstelle bevorzugt.
  • Eine Gateisolierschicht 36 ist an der p-Typ Mulde 22 gebildet. Eine Gateelektrode 38 ist an der Gateisolierschicht 36 gebildet. Dagegen ist eine Gateisolierschicht 40 an der p-Typ Mulde 28 ausgebildet. An der Umfangsseite der Gateisolierschicht 40 ist eine Feldoxidschicht 42 an der p-Typ Mulde 28 ausgebildet. Es wird bevorzugt, dass die Dicke der Feldoxidschicht 42 ungefähr das 10fache der Dicke der Gateisolierschicht 40 ist, beispielsweise 0,5 μm bis 2 μm. Ferner ist eine Gateelektrode 44 sequentiell an der Gateisolierschicht 40 und der Feldoxidschicht 42 ausgebildet. Diese Gateelektrode 44 ist mit der Gateelektrode 38 elektrisch verbunden. Die Gateelektroden 38 und 44 bestehen aus Polysilizium.
  • Die Gateverdrahtung 16 ist an der Feldoxidschicht 42 in der Umfangsseite der Gateelektrode 44 ausgebildet. Die Gateverdrahtung 16 ist mit der Gateelektrode 44 an der Stelle unmittelbar darunter oder in horizontaler Richtung elektrisch verbunden. Die Gateverdrahtung 16 besteht aus silizidiertem Polysilizium, das eine Bestandteilssubstanz der Gateelektrode 44 ist.
  • Eine Zwischenlagenisolierschicht 46 ist auf der gesamten Oberfläche ausgebildet; in der Zwischenlagenisolierschicht 46 ist ein Kontaktloch 48 in dem n-Typ Sourcebereich 24 und dem p+-Typ Muldenkontaktbereich 26 ausgebildet; ein Kontaktloch 50 ist in dem p+-Typ Muldenkontaktbereich 32 ausgebildet; und ein Kontaktloch 52 ist in der Gateverdrahtung 16 ausgebildet. Die Breiten der Kontaktlöcher 48, 50 und 52 sind 0,1 μm bis 100 μm. Es wird jedoch bevorzugt, dass die Breiten der Kontaktlöcher 50 und 52 möglichst gering sind (beispielsweise einige μm), damit die Breite der p-Typ Mulde 28 geringer wird.
  • Eine ohmsche Elektrode 54 steht mit dem n-Typ Sourcebereich 24 und dem p+-Typ Muldenkontaktbereich 26 über das Kontaktloch 48 in ohmschem Kontakt, und eine ohmsche Elektrode 56 steht mit dem p+-Typ Muldenkontaktbereich 32 über das Kontaktloch 50 in ohmschem Kontakt. Das Sourcepad 14 steht mit den p-Typ Mulden 22 und 28 und dem n-Typ Sourcebereich 24 über die ohmschen Elektroden 54 und 56 in elektrischem Kontakt. Ferner steht eine rückseitige ohmsche Elektrode 58 mit der unteren Oberfläche des n-Typ SiC-Substrats 10 in ohmschem Kontakt, und eine Drainelektrode 60 ist an der rückseitigen ohmschen Elektrode 58 ausgebildet.
  • In dem Zellenbereich 12 sind eine Vielzahl von Einheitszellen des vertikalen MOSFET ausgebildet. Jede Einheitszelle enthält die p-Typ Mulde 22, einen p+-Typ Muldenkontaktbereich 26 und einen n-Typ Sourcebereich 24. Dagegen ist eine Diode in dem Umfangsbereich des Zellenbereichs 12 ausgebildet. Jede Diode enthält eine n-Typ SiC-Driftschicht 20, die p-Typ Mulde 28 und den p+-Typ Muldenkontaktbereich 32. Jede Diode ist mit jeder Einheitszelle parallel geschaltet. Ein Sourcepad 14 ist mit der Anode der Diode verbunden, und eine Drainelektrode 60 ist mit der Kathode der Diode verbunden.
  • 6 ist eine perspektivische Ansicht von oben, wobei das Sourcepad 14, die Zwischenlagenisolierschicht 46 und das Gatepad 18 gemäß 2 weggelassen sind. Die Gateverdrahtung 16 ist mit der Außenoberfläche der Gateelektrode 44 verbunden. Teile der Gateelektroden 38 und 44 sind geöffnet, um die Kontaktlöcher 48 und 50 zu bilden. 7 ist eine Draufsicht, die ein modifiziertes Beispiel gemäß 6 zeigt. Wie 7 zeigt, kann sich die Gateelektrode 44 nach außen über die Gateverdrahtung 16 hinaus erstrecken.
  • 8 ist eine perspektivische Ansicht von oben, welche die n-Typ SiC-Driftschicht 20 zeigt, die unter der Gateelektrode 44 und der Feldoxidschicht 42 liegt, wie es in 6 gezeigt ist. An der Außenschicht der oberen Oberfläche der n-Typ SiC-Driftschicht 20 sind die p+-Typ Muldenkontaktbereiche 26 und 32 in den unteren Zentralbereichen der Kontaktlöcher 48 bzw. 50 ausgebildet. Der n-Typ Sourcebereich 24 ist an dem unteren Bereich des Kontaktlochs 48 und dem Umfang davon ausgebildet. Die p-Typ Mulde 22 ist so ausgebildet, dass sie den p+-Typ Muldenkontaktbereich 26 und den n-Typ Sourcebereich 24 aufweist.
  • Die p-Typ Mulde 28 ist so ausgebildet, dass sie den p+-Typ Muldenkontaktbereich 32 aufweist. Die p-Typ Mulden 22 und 28 und der n-Typ Sourcebereich 24 sind mit dem Sourcepad 14 über die Kontaktlöcher 48 und 50 elektrisch verbunden und erreichen nahezu das gleiche Potential. Die p-Typ Mulde 28 und der JTE-Bereich 30 sind unter einem Teil der Feldoxidschicht 42 gebildet.
  • 9 ist eine Draufsicht, die ein modifiziertes Beispiel gemäß 8 zeigt. In 8 sind Einheitszellen und Dioden zwar in einer Matrix gleich beabstandet gezeigt, die Einheitszellen und die Dioden können jedoch alternierend bzw. versetzt angeordnet sein, wie es in 9 gezeigt ist.
  • Verfahren zur Herstellung des Bauelements
  • Es wird nachstehend ein Verfahren zur Herstellung des Halbleiterbauelements gemäß der ersten Ausführungsform beschrieben. 10 bis 14 sind Schnittansichten zur Darstellung des Verfahrens zur Herstellung des Halbleiterbauelements gemäß der ersten Ausführungsform.
  • Wie 10 zeigt, wird zunächst ein n-Typ SiC-Substrat 10 hergestellt. Das n-Typ SiC-Substrat 10 kann um 8° oder weniger gegenüber der c-Achsenrichtung geneigt werden oder auch nicht geneigt werden und kann jede Ebenenorientierung haben. Eine n-Typ SiC-Driftschicht 20 läßt man epitaxial auf dem n-Typ SiC-Substrat 10 aufwachsen.
  • Dann werden die Ionen eines Dotierstoffs an der Außenschicht der oberen Oberfläche der n-Typ SiC-Driftschicht 20 unter Verwendung einer Resistmaske Ader einer Oxidschichtmaske, hergestellt durch Photolithographie, implantiert; dann werden eine p-Typ Mulde 22, eine p-Typ Mulde 28, ein n-Typ Sourcebereich 24 und ein JTE-Bereich 30 sowie ein n-Feldstoppbereich 34 gebildet.
  • Danach werden, zur Realisierung eines vorteilhaften Metallkontakts der p-Typ Mulden 22 und 28 und des Sourcepads 14, p+-Typ Muldenkontaktbereiche 26 und 32, die eine höhere Störstellenkonzentration als die p-Typ Mulden 22 und 28 haben, in den p-Typ Mulden 22 bzw. 28 gebildet. Die Ionenimplantation wird bevorzugt bei einer Substrattemperatur von 150°C oder mehr ausgeführt.
  • Dann wird durch Ausführen einer Wärmebehandlung in einer inerten Atmosphäre, wie etwa Argon und Stickstoff, oder in einem Vakuum bei einer Temperatur von 1500°C bis 2200°C für eine Dauer von 0,5 min bis 60 min die implantierte Störstelle elektrisch aktiviert. Danach wird eine Oxidschicht (nicht gezeigt) an der oberen Oberfläche der n-Typ SiC-Driftschicht 20 durch Opferoxidation gebildet, und die oberflächenveränderte Schicht wird durch das Entfernen unter Verwendung der Oxidschicht durch Fluorwasserstoffsäure entfernt, um eine saubere Oberfläche zu erhalten.
  • Wie 11 zeigt, wird dann eine aus einer Siliziumoxidschicht bestehende Feldoxidschicht 42 laminiert, indem die Feldoxidschicht 42 unter Verwendung eines CVD-Verfahrens oder dergleichen strukturiert wird, und Öffnungen werden in dem Zellenbereich 12 und einem Diodenbereich gebildet. An dem Öffnungsbereich werden Gateisolierschichten 36 und 40 beispielsweise durch ein thermisches Oxidationsverfahren oder ein Abscheidungsverfahren gebildet.
  • Dann wird Polysilizium mit einem CVD-Verfahren auflaminiert und durch Photolithographie und Trockenätzen strukturiert, um Gateelektroden 38 und 44 zu bilden. In diesem Polysilizium ist Phosphor oder Bor enthalten, um den Schichtwiderstand zu senken. Phosphor oder Bor können eingebaut werden, wenn die Polysiliziumschicht gebildet wird, oder sie können durch Wärmebehandlung eingeführt werden.
  • Dabei wird bewirkt, dass die äußere Endoberfläche der Gateelektrode 44 an der Feldoxidschicht 42 vorhanden ist. Dadurch kann eine Verschlechterung der Gute der an der Endoberfläche freiliegenden Gateisolierschicht 40 durch Überätzung während des Trockenätzens der Gateelektrode 44 verhindert werden. Ferner kann die Gateverdrahtung 16, die später zu bilden ist, an der Feldoxidschicht 42 ausgebildet werden. Aufgrund der Silizidierung der Gateverdrahtung 16 geht die Gateverdrahtung 16 nicht durch die Gateisolierschicht 40 hindurch, und ein Kurzschließen zwischen dem Gate und der Source kann verhindert werden.
  • Wie 12 zeigt, wird dann eine Zwischenlagenisolierschicht 46 an der n-Typ SiC-Driftschicht 20 unter Anwendung eines CVD-Verfahrens oder dergleichen gebildet, um die Gateelektroden 38 und 44 abzudecken. Dann werden Kontaktfächer 48, 50 und 52 beispielsweise durch Trockenätzen der Zwischenlagenisolierschicht 46 gebildet. Wie auch in 13 gezeigt ist, kann anstelle des Kontaktlochs 52 ein Teil der Gateelektrode 44 freigelegt werden, indem die gesamte Zwischenlagenisolierschicht 46, die sich außerhalb der äußeren Endoberfläche der Gateelektrode 44 befindet, entfernt wird.
  • Dann wird eine Metallschicht (nicht gezeigt), die hauptsächlich aus Ni besteht, an der gesamten Oberfläche gebildet. Danach wird das Silizid von SiC und Polysilizium durch die Wärmebehandlung bei 600 bis 1100°C gebildet. Ferner wird die auf der Zwischenlagenisolierschicht 46 verbliebene Metallschicht mit Schwefelsäure, Salpetersäure, Salzsäure oder einer Mischlösung davon mit Wasserstoffperoxid oder dergleichen entfernt.
  • Wie 14 zeigt, werden dadurch selbstausgefluchtete ohmsche Elektroden 54 und 56 durch die Silizidierung der Oberfläche der freiliegenden n-Typ SiC-Driftschicht 20 in den Kontaktlöchern 48 und 50 gebildet. Dann wird die selbstausgefluchtete Gateverdrahtung 16 durch die Silizidierung eines Teils der freiliegenden Gateelektrode 44 in dem Kontaktloch 42 gebildet.
  • Dabei ist die Reaktionsgeschwindigkeit der Metallschicht und des Polysiliziums höher als die Reaktionsgeschwindigkeit der Metallschicht und des SiC. Wenn die Wärmebehandlung bei 1000°C für eine Dauer von 2 min ausgeführt wird, um das Silizid der ohmschen Elektroden 54 und 56 zu bilden, wird deshalb das Silizid der Gateverdrahtung 16 nicht nur in der Tiefenrichtung von der oberen Oberfläche von Polysilizium in Kontakt mit Ni, sondern auch an Polysilizium unter der Zwischenlagenisolierschicht 46 nicht in Kontakt mit Ni gebildet.
  • In dem Verfahren zum Ausbilden der Gateverdrahtung 16 und der ohmschen Elektroden 54 und 56 nach dem Ausbilden der ähnlichen Metallschicht an der Rückseite des n-Typ SiC-Substrats 10 wird eine Wärmebehandlung ausgeführt, um eine rückseitige ohmsche Elektrode 58 zu bilden. Dadurch wird ein vorteilhafter ohmscher Kontakt zwischen dem n-Typ SiC-Substrat 10 und der Drainelektrode 60 gebildet.
  • Dann werden durch Formen und Strukturieren des Verdrahtungsmetalls, wie etwa Al, durch Sputtern oder Dampfabscheidung das Gatepad 18 und das Sourcepad 14 gebildet. Dann wird eine Metallschicht an der rückseitigen ohmschen Elektrode 58 gebildet, um eine Drainelektrode 60 auszubilden. Mit dem oben beschriebenen Verfahren wird das Halbleiterbauelement gemäß der ersten Ausführungsform hergestellt.
  • Obwohl dies in der Zeichnung nicht gezeigt ist, kann die Oberflächenseite des n-Typ SiC-Substrats 10 mit einer Schutzschicht wie etwa einer Siliziumnitridschicht oder einer Polyimidschicht beschichtet werden. Es sind jedoch Öffnungen in den geeigneten Stellen der Schutzschichten des Gatepads 18 und des Sourcepads 14 gebildet, so dass eine Verbindung mit der äußeren Steuerschaltung möglich ist.
  • Wirkungen
  • Wenn ein MOSFET schnell aus dem EIN-Zustand in den AUS-Zustand geschaltet wird, so wird die Spannung einer Drainelektrode (Drainspannung) rasch von 0 Volt auf einige hundert Volt erhöht. Dann fließt ein Verschiebungsstrom in den p-Typ Mulden 22 und 28, und zwar über einen parasitären Kondensator, der zwischen den p-Typ Mulden 22 und 28 und zwischen dem JTE-Bereich 30 und der n-Typ SiC-Driftschicht 20 vorhanden ist.
  • Da die Fläche der p-Typ Mulde 22 klein ist, so ist der innere parasitäre Widerstand gering, und selbst dann, wenn ein ziemlich großer Verschiebungsstrom fließt, ist die Potentialerhöhung der p-Typ Mulde 22 gering. Wenn dagegen die Fläche des p-Typ Bereichs, der durch die Kombination der p-Typ Mulde 28 und des JTE-Bereichs 30 gebildet ist, groß ist, so ist der innere parasitäre Widerstand groß, und die Potentialerhöhung der p-Typ Mulde 28 ist groß.
  • Deshalb wird bei der ersten Ausführungsform Silizid als Gateverdrahtung 16 verwendet, die den Gateelektroden 38 und 44 Potential zuführt. Die laterale Fläche von Silizid kann kleiner als die herkömmliche metallische Gateelektrode ausgebildet werden. Aus diesem Grund kann die Distanz von dem Sourcepad 14 zu der Außenseite der Gateverdrahtung 16 kleiner ausgebildet werden. Die p-Typ Mulde 28 unter der Gateverdrahtung 16 kann um diesen verkürzten Bereich kleiner sein. Deshalb wird der in der p-Typ Mulde 28 erzeugte Verschiebungsstrom geringer, und die Potentialerhöhung der p-Typ Mulde 28 wird kleiner.
  • Dadurch kann die Erzeugung des hohen elektrischen Feldes in der p-Typ Mulde 28 unter der Gateisolierschicht 40 verhindert werden, und ein Ausfall der Gateisolierschicht 40 kann verhindert werden. Daher kann ein Kurzschließen zwischen Gateelektroden 44 und 48 und dem Sourcepad 14 aufgrund des Ausfalls der Gateisolierschicht 40 verhindert werden, und die Zuverlässigkeit kann verbessert werden.
  • Außerdem werden hohe elektrische Felder auf einfache Weise in dem äußeren Endbereich der p-Typ Mulde 28 (JTE-Bereich 30) konzentriert, wenn der MOS-FET aus dem EIN-Zustand in den AUS-Zustand geschaltet wird. Um ein Kurzschließen zwischen Gateelektroden 44 und 48 und dem Sourcepad 14 aufgrund des Ausfalls der Gateisolierschicht 40 zu verhindern, ist es deshalb erforderlich, den Abstand zwischen dem äußeren Endbereich der p-Typ Mulde 28 (JTE-Bereich 30) und der Gateelektrode 44 und der Gateverdrahtung 16 sicherzustellen. Bei der ersten Ausführungsform kann dagegen die p-Typ Mulde 28 kleiner ausgebildet und gleichzeitig die Distanz zwischen den beiden gewährleistet werden.
  • Ferner bilden bei der ersten Ausführungsform die p-Typ Mulde unter der Gateverdrahtung 16 und die p-Typ Mulde der Diode gemeinsam die p-Typ Mulde 28. Deshalb ist das Sourcepad 14 verbunden mit der p-Typ Mulde 28 an der Innenseite der Gateelektrode 44 und der Gateisolierschicht 40 an der oberen Oberfläche. Da keine Notwendigkeit besteht, separat eine Feldplatte zu schaffen, um ein Potential zu der p-Typ Mulde unter der Gateverdrahtung 16 zuzuführen, wird dadurch die Struktur einfach, und die Größe des Bauelements kann verringert werden.
  • Da ferner die Distanz zu dem Bereich, wo die p-Typ Mulde 28 mit dem Sourcepad 14 und der Gateisolierschicht 40 verbunden ist, geeignet gewählt ist, kann die Erhöhung des Potentials der p-Typ Mulde 28 an dem Bereich unter der Gateisolierschicht 40 verhindert werden. Deshalb hat auch diese Anordnung die Wirkung, den Ausfall der Gateisolierschicht 40 zu verhindern.
  • Da die Reduzierung des Widerstandswerts von SiC schwierig ist, wird das in der p-Typ Mulde 28 erzeugte Potential erhöht. Deshalb ist die Anordnung der ersten Ausführungsform besonders dann effektiv, wenn das Material des Substrats SiC ist.
  • Die Gateelektroden 38 und 44 bestehen aus Polysilizium. Da die elektrische Leitfähigkeit von Polysilizium gering ist und da die Orte des Gatepads 18 und der Gateelektroden 38 und 44 getrennt sind, tritt eine zeitliche Verzerrung in den Potentialen beider auf. Diese zeitliche Verzerrung wird durch den Widerstandswert von Polysilizium und die Zeitkonstante der parasitären Kapazität bestimmt, die von dem Sourcepad 14 und der Gate-Verdrahtungsschicht bestimmt wird. Deshalb wird durch das Ausbilden der Gateverdrahtung 16, die aus widerstandsarmem Silizid besteht, derart, dass der Umfang des Zellenbereichs 12 gerundet wird, die Zuführung des Potentials zu den Gateelektroden 38 und 44 von jeweiligen Einheitszellen erleichtert, und es wird eine Erhöhung der Schaltgeschwindigkeit angestrebt.
  • Ferner wird die Gateverdrahtung 16 durch Silizidierung von Polysilizium gebildet, das ein Bestandteil der Gateelektrode 44 ist. Dadurch kann die Gateverdrahtung 16 durch kontinuierliche Selbstausfluchtung mit der Gateelektrode 44 gebildet werden.
  • Bei normalen Produkten werden häufig Elektroden für den Temperatursensor oder den Stromsensor gebildet. Außerdem sind die Lage und die Anzahl der Gatepads 18 oder die Gestalt der Sourcepads 14 sehr vielfältig. Diese haben jedoch keine Wirkungen auf das Halbleiterbauelement gemäß der ersten Ausführungsform.
  • Zweite Ausführungsform
  • 15 ist eine Schnittansicht, die ein Halbleiterbauelement gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt. Die Gateelektroden 38 und 44 bestehen aus einer Verbundfolie aus einer Polysiliziumschicht 62, einer Metallnitridschicht 64 und einer Metallschicht 66. Das Metall 66 ist mindestens eines von Ti, Mo, W, Nb, Ta und Si. Das Metallnitrid 64 ist mindestens eines von dem Nitrid von Ti, Mo, W, Nb, Ta und Si. Die Gateverdrahtung 16 besteht aus einer Verbundfolie aus einer Silizidschicht 68 und Legierungsschichten 70 und 72. Andere Ausbildungen oder Komponenten sind mit der Ausbildung der ersten Ausführungsform identisch.
  • Es wird ein Verfahren zur Herstellung des Halbleiterbauelements gemäß der zweiten Ausführungsform beschrieben. Zunächst werden anstelle von Polysilizium-Gateelektroden 38 und 44, die in 11 der ersten Ausführungsform gezeigt sind, eine Polysiliziumschicht 62, eine Metallnitridschicht 64 und eine Metallschicht 66 durch ein Sputter- oder Zerstäubungsverfahren oder ein CVD-Verfahren laminiert und strukturiert, um Gateelektroden 38 und 44 zu bilden, wie es in 16 gezeigt ist.
  • Dann wird, wie 17 zeigt, eine Zwischenlagenisolierschicht 46 durch ein CVD-Verfahren oder dergleichen aufgebracht. Dann werden beispielsweise durch ein Trockenätzverfahren Kontaktlöcher 48 und 50 gebildet. Dabei wird die gesamte Zwischenlagenisolierschicht 46 außerhalb der äußeren Randfläche der Gateelektrode 44 entfernt, oder die Zwischenlagenisolierschicht 46 wird so strukturiert, dass zu mindest die äußere Randfläche der Gateelektrode 44 freiliegt.
  • Wie 18 zeigt, werden dann auf die gleiche Weise wie bei der ersten Ausführungsform die Gateverdrahtung 16 und die ohmschen Elektroden 54 und 56 gebildet. Dabei gelangen das Polysilizium 62, das Metallnitrid 64 und das Metall 66, welche die Gateelektrode 44 bilden, mit der Metallschicht (nicht gezeigt) an den jeweiligen Seitenwänden der Gateelektrode 44 vor der Wärmebehandlung zur Silizidierung in Kontakt und werden durch Wärmebehandlung zu der Silizidschicht 68 bzw. den Legierungen 70 und 72.
  • Durch diese Wärmebehandlung verhindert das Metallnitrid 64 die Diffusion des Metalls 66 in das Polysilizium 62. Wenn die Wärmebehandlungstemperatur niedrig ist, werden zwar drei oder mehr Schichten gebildet, die durch Stickstoffausbreitung oder Siliziumausbreitung getrennt sind. Wenn jedoch die Wärmebehandlungstemperatur hoch ist, wird eine Legierungsschicht mit unklaren Rändern aufgrund von gegenseitiger Diffusion gebildet.
  • Dann werden auf die gleiche Weise wie bei der ersten Ausführungsform das Gatepad 18, das Sourcepad 14 und die Drainelektrode 60 mit den oben beschriebenen Verfahren gebildet; somit wird das Halbleiterbauelement gemäß der zweiten Ausführungsform hergestellt.
  • Bei der zweiten Ausführungsform bestehen die Gateelektroden 38 und 44 aus der Verbundfolie aus einer Polysiliziumschicht 62, einer Metallnitridschicht 64 und einer Metallschicht 66. Da der Schichtwiderstand der Gateelektroden 38 und 44 verringert ist, kann dadurch eine schnellere Schaltoperation ausgeführt werden.
  • Dritte Ausführungsform
  • Es wird ein Verfahren zur Herstellung des Halbleiterbauelements gemäß der dritten Ausführungsform beschrieben. Zunächst wird die in 11 der ersten Ausführungsform gezeigte Struktur gebildet. Wie 19 zeigt, wird dann eine Zwischenlagenisolierschicht 46 aufgebracht, und Kontaktlöcher 48 und 50 werden gebildet. Im Gegensatz zu der ersten Ausführungsform wird jedoch das Kontaktloch 52 dabei nicht gebildet, und die Gateelektrode 44 wird nicht freigelegt.
  • Danach wird eine Metallschicht (nicht gezeigt), die hauptsächlich aus Ni besteht, auf der gesamten Oberfläche gebildet. Dann werden SiC und Silizid mit Polysilizium durch Wärmebehandlung bei 600 bis 1100°C gebildet. Ferner wird die auf der Zwischenlagenisolierschicht 46 verbliebene Metallschicht unter Verwendung von Schwefelsäure, Salpetersäure, Salzsäure oder der Mischlösung davon mit Hydrogenperoxid entfernt.
  • Wie 20 zeigt, wird dadurch die Oberfläche der n-Typ SiC-Driftschicht 20, die in den Kontaktlöchern 48 und 50 freiliegt, silizidiert, um die ohmschen Elektroden 54 und 56 zu bilden. Dabei wird nach der Bildung der ähnlichen Metallschicht an der Rückseite des n-Typ SiC-Substrats 10 eine Wärmebehandlung ausgeführt, um die rückseitige ohmsche Elektrode 58 zu bilden.
  • Wie 21 zeigt, wird dann ein Kontaktloch 52 in der Zwischenlagenisolierschicht 46 gebildet, um einen Teil der Gateelektrode 44 freizulegen. Dann werden eine Metallschicht (nicht gezeigt), hauptsächlich aus Ni bestehend, auf der gesamten Oberfläche gebildet und ein Teil der freiliegenden Gateelektrode 44 wird silizidiert, um die Gateverdrahtung 16 zu bilden.
  • Danach werden auf die gleiche Weise wie bei der ersten Ausführungsform das Gatepad 18, das Sourcepad 14 und die Drainelektrode 60 gebildet. Mit dem oben beschriebenen Verfahren wird das Halbleiterbauelement gemäß der dritten Ausführungsform hergestellt.
  • Da die ohmschen Elektroden 54 und 56 und die Gateverdrahtung 16 separat gebildet werden, kann bei der dritten Ausführungsform die Ausbildung der Gateverdrahtung 16 fakultativ gestaltet werden.
  • Dabei ist die Reaktionsgeschwindigkeit der Metallschicht mit Polysilizium höher als die Reaktionsgeschwindigkeit der Metallschicht mit SiC. Deshalb kann im letzteren Fall Silizid bei einer niedrigeren Temperatur gebildet werden als im ersteren Fall. Aus diesem Grund kann die Gateverdrahtung 16 durch Wärmebehandlung bei einer niedrigeren Temperatur als der Temperatur zur Bildung der ohmschen Elektroden 54 und 56 gebildet werden, beispielsweise bei 400°C.
  • Die Metallschicht, die das Polysilizium und die Silizidschicht bildet, ist nicht notwendigerweise die gleiche wie die Metallschicht, die verwendet wird, wenn die ohmschen Elektroden 54 und 56 gebildet werden, sondern kann fakultativ gewählt werden. Wenn beispielsweise ein Niedrigtemperaturverfahren vorteilhaft ist, kann eine Metallschicht, die eine Silizidschicht bei einer niedrigeren Temperatur bildet, gewählt werden.
  • Durch Bilden der Gateverdrahtung 16 bei einer niedrigen Temperatur kann die abnormale Diffusion des Metalls in Polysilizium verhindert werden. Dadurch kann ein negativer Einfluß durch mangelhafte Isolierung der Gateisolierschicht 40 oder der Feldoxidschicht 42 aufgrund einer solchen abnormalen Diffusion unterdrückt werden, und die Rate zufriedenstellender Produkte kann verbessert werden.
  • Das Verfahren zur Herstellung des Halbleiterbauelements gemäß der dritten Ausführungsform kann auch bei den Produkten angewandt werden, bei denen die Gateelektraden 38 und 44 aus Verbundfolien bestehen, wie bei der zweiten Ausführungsform.
  • Vierte Ausführungsform
  • 22 ist eine Schnittansicht, die das Halbleiterbauelement gemäß der vierten Ausführungsform zeigt. Eine Emitterelektrode 74 wird anstelle des Sourcepads 14 in der ersten Ausführungsform gebildet; ein n-Typ Emitterbereich 76 wird anstelle von dem n-Typ Sourcebereich 24 gebildet; und eine Kollektorelektrode 78 wird anstelle der Drainelektrode 60 gebildet. Eine p-Typ Kollektorschicht 80 wird zwischen der unteren Fläche des n-Typ SiC-Substrats 10 und der Kollektorelektrode 78 gebildet. Andere Ausbildungen und Einzelheiten sind mit denen der ersten Ausführungsform identisch.
  • Insbesondere wird zwar der vertikale MOSFET in dem Zellenbereich 12 der ersten Ausführungsform gebildet, während ein IGBT in dem Zellenbereich 12 der vierten Ausführungsform gebildet wird. Durch diese Ausbildung kann ein Kurzschließen zwischen den Gateelektroden 44 und 48 und der Emitterelektrode 74 aufgrund des Ausfalls der Gateisolierschicht 40 verhindert werden, und die Zuverlässigkeit kann verbessert werden.
  • Wie oben beschrieben, kann die vorliegende Erfindung bei Schaltelementen mit einer MOS-Struktur, wie etwa bei einem MOSFET und IGBT angewandt werden. Die Halbleiterbauelemente gemäß der vorliegenden Erfindung weisen jedoch nicht nur Schaltelemente auf, sondern auch Leistungsmodule, wie etwa Freilaufdioden, die mit den Schaltelementen antiparallel geschaltet sind, und Invertermodule, wobei Steuerschaltungen oder dergleichen zum Bilden und Zuführen der Gatespannung der Schaltelemente an dem Systemträger angebracht sind.
  • Gewerbliche Anwendbarkeit
  • Die vorliegende Erfindung kann in elektrischen Leistungsumformern wie etwa Invertern verwendet werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 5-198816 A [0005]
    • JP 2006-19608 A [0005]

Claims (9)

  1. Halbleiterbauelement, das folgendes aufweist: – ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche hat, die einander gegenüber liegen; – eine erste Mulde eines zweiten Leitfähigkeitstyps in einer oberen Oberfläche der ersten Hauptoberfläche in einem Zellenbereich der ersten Hauptoberfläche; – einen Diffusionsbereich eines ersten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche in der ersten Mulde; – eine erste Gateisolierschicht an der ersten Mulde; – eine erste Gateelektrode an der ersten Gateisolierschicht; – eine zweite Mulde eines zweiten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche an einem Umfangsbereich des Zellenbereichs; – eine zweite Gateisolierschicht an der zweiten Mulde; – eine Feldoxidschicht an der zweiten Mulde an der Umfangsseite der zweiten Gateisolierschicht, welche dicker als die zweite Gateisolierschicht ist; – eine zweite Gateelektrode, die an der zweiten Gateisolierschicht und der Feldoxidschicht sequentiell vorgesehen und mit der ersten Gateelektrode elektrisch verbunden ist; – eine erste Elektrode, die mit der ersten Mulde, der zweiten Mulde und dem Diffusionsbereich elektrisch verbunden ist; – eine zweite Elektrode an der zweiten Hauptoberfläche des Halbleitersubstrats; – eine Gateverdrahtung an der Feldoxidschicht, die um einen Umfang des Zellenbereichs herum verläuft und mit der zweiten Gateelektrode elektrisch verbunden ist; und – ein Gatepad, das mit der Gateverdrahtung elektrisch verbunden ist, – wobei die Gateverdrahtung ein Silizid einer Bestandteilssubstanz der zweiten Gateelektrode ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die erste Elektrode verbunden ist mit der zweiten Mulde an der Innenseite der zweiten Gateelektrode mit der zweiten Gateisolierschicht an der ersten Hauptoberfläche.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei das Halbleitersubstrat SiC ist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die erste Gateelektrode und die zweite Gateelektrode aus Polysilizium bestehen.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die erste Gateelektrode und die zweite Gatelektrode Verbundfolien aus einer Polysiliziumschicht und einer Schicht sind, die ein Metall aufweist, das mindestens eines von Ti, Mo, W, Nb, Ta und Si oder ein Nitrid des Metalls ist.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei der Diffusionsbereich ein Sourcebereich ist, die erste Elektrode eine Sourceelektrode ist und die zweite Elektrode eine Drainelektrode ist.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, das ferner eine Kollektorschicht eines zweiten Leitfähigkeitstyps zwischen der zweiten Hauptoberfläche des Halbleitersubstrats und der zweiten Elektrode aufweist, wobei der Diffusionsbereich ein Emitterbereich ist, die erste Elektrode eine Emitterelektrode ist und die zweite Elektrode eine Kollektorelektrode ist.
  8. Verfahren zur Herstellung eines Halbleiterbauelements, das die folgenden Schritte aufweist: – Herstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche hat, die einander gegenüber liegen; – Bilden einer ersten Mulde eines zweiten Leitfähigkeitstyps in einer oberen Oberfläche der ersten Hauptoberfläche in einem Zellenbereich der ersten Hauptoberfläche und einer zweiten Mulde eines zweiten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche an einem Umfangsbereich des Zellenbereichs; – Bilden eines Diffusionsbereichs eines ersten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche in der ersten Mulde; – Bilden einer ersten Gateisolierschicht an der ersten Mulde und einer zweiten Gateisolierschicht an der zweiten Mulde; – Bilden einer Feldoxidschicht an der zweiten Mulde an der Umfangsseite der zweiten Gateisolierschicht, welche dicker als die zweite Gateisolierschicht ist; – Bilden einer ersten Gateelektrode an der ersten Gateisolierschicht; – sequentielles Bilden einer zweiten Gateelektrode an der zweiten Gateisolierschicht und der Feldoxidschicht und elektrisches Verbinden mit der ersten Gateelektrode; – Bilden einer Zwischenlagenisolierschicht an der ersten Hauptoberfläche, um die erste Gateelektrode und die zweite Gateelektrode abzudecken; – Ätzen der Zwischenlagenisolierschicht, um ein erstes Kontaktloch in der ersten Mulde und dem Diffusionsbereich und ein zweites Kontaktloch in der zweiten Mulde zu bilden; – Ätzen der Zwischenlagenisolierschicht, um einen Teil der zweiten Gateelektrode freizulegen; – Bilden einer Gateverdrahtung, die um einen Umfang des Zellenbereichs an der Feldoxidschicht herum verläuft, durch Silizidierung des freigelegten Teils der zweiten Gateelektrode; – Bilden einer ersten Elektrode, die mit der ersten Mulde und dem Diffusionsbereich über das erste Kontaktloch elektrisch verbunden ist und mit der zweiten Mulde über das zweite Kontaktloch elektrisch verbunden ist; – Bilden einer zweiten Elektrode an der zweiten Hauptoberfläche des Halbleitersubstrats; und – Bilden eines Gatepads, das mit der Gateverdrahtung elektrisch verbunden ist.
  9. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 8, das ferner die folgenden Schritte aufweist: – Ätzen der Zwischenlagenisolierschicht, um das erste Kontaktloch und das zweite Kontaktloch zu bilden, ohne die zweite Gateelektrode freizulegen; – Silizidieren der Oberfläche des Halbleitersubstrats, das in dem ersten Kontaktloch und dem zweiten Kontaktloch freigelegt ist; – Ätzen der Zwischenlagenisolierschicht zum Freilegen eines Teils der zweiten Gateelektrode nach der Silizidierung der Oberfläche des Halbleitersubstrats; und – Bilden der Gateverdrahtung durch die Silizidierung des freigelegten Teils der zweiten Gateelektrode.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188484B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN102473723B (zh) 2009-07-15 2014-12-03 三菱电机株式会社 功率用半导体装置及其制造方法
WO2011135995A1 (ja) 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
JP5787655B2 (ja) * 2010-11-26 2015-09-30 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5406171B2 (ja) * 2010-12-08 2014-02-05 ローム株式会社 ＳｉＣ半導体装置
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2013232533A (ja) * 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US9525057B2 (en) * 2012-05-15 2016-12-20 Mitsubishi Electric Corporation Semiconductor device
JP2014038963A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
JP5994604B2 (ja) 2012-11-28 2016-09-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN105097795B (zh) * 2014-05-04 2018-03-16 无锡华润上华科技有限公司 具esd保护结构的半导体器件
US9293533B2 (en) * 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
CN104091764B (zh) * 2014-07-25 2017-10-31 中航（重庆）微电子有限公司 Igbt器件制备方法及igbt器件
CN104157682A (zh) * 2014-08-25 2014-11-19 株洲南车时代电气股份有限公司 功率半导体芯片的正面结构及其制备方法
JP2016174030A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP2018120879A (ja) * 2015-06-04 2018-08-02 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2017028219A (ja) * 2015-07-28 2017-02-02 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US9614041B1 (en) * 2015-09-11 2017-04-04 Nxp Usa, Inc. Multi-gate semiconductor devices with improved hot-carrier injection immunity
CN108604598B (zh) * 2016-02-09 2021-04-09 三菱电机株式会社 半导体装置
DE112017001788B4 (de) 2016-03-30 2024-05-08 Mitsubishi Electric Corporation Halbleitereinheit, Verfahren zur Herstellung derselben und Leistungswandler
KR101875634B1 (ko) * 2016-10-27 2018-07-06 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109997215B (zh) * 2017-01-24 2022-04-08 新电元工业株式会社 半导体装置的制造方法
JP6861365B2 (ja) * 2017-08-29 2021-04-21 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置およびその製造方法
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
KR102463902B1 (ko) * 2017-12-08 2022-11-08 한국전자통신연구원 다이오드를 내장한 mos 구조의 사이리스터 소자
JP7045180B2 (ja) * 2017-12-18 2022-03-31 株式会社日立製作所 パワー半導体装置、モジュール及び製造方法
US11664369B2 (en) * 2018-03-29 2023-05-30 Rohm Co., Ltd. Semiconductor device
WO2019202349A1 (ja) * 2018-04-19 2019-10-24 日産自動車株式会社 半導体装置及びその製造方法
JP7176417B2 (ja) * 2019-01-16 2022-11-22 株式会社デンソー 炭化珪素半導体装置の製造方法
JP7370781B2 (ja) * 2019-09-24 2023-10-30 株式会社東芝 半導体装置
US20210343708A1 (en) * 2020-04-30 2021-11-04 Cree, Inc. Conduction enhancement layers for electrical contact regions in power devices
JP7459292B2 (ja) 2020-11-06 2024-04-01 三菱電機株式会社 半導体装置および電力変換装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198816A (ja) 1991-09-27 1993-08-06 Nec Corp 半導体装置
JP2006019608A (ja) 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd Ｍｉｓｆｅｔデバイス

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5232277A (en) * 1975-09-05 1977-03-11 Toshiba Corp Insulated gate type field-effect transistor
DE4120394A1 (de) * 1991-06-20 1992-12-24 Bosch Gmbh Robert Monolithisch integrierte schaltungsanordnung
JP2962136B2 (ja) * 1994-03-16 1999-10-12 株式会社日立製作所 絶縁ゲート型半導体装置及びそれを用いた電力変換装置
US5563727A (en) * 1994-06-30 1996-10-08 Honeywell Inc. High aperture AMLCD with nonparallel alignment of addressing lines to the pixel edges or with distributed analog processing at the pixel level
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JP3435924B2 (ja) 1995-08-25 2003-08-11 トヨタ自動車株式会社 車輌の制動力制御装置
JPH10163342A (ja) * 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JP3191747B2 (ja) * 1997-11-13 2001-07-23 富士電機株式会社 Ｍｏｓ型半導体素子
US6396147B1 (en) * 1998-05-16 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with metal-oxide conductors
JP2001024193A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
JP2001044414A (ja) * 1999-08-04 2001-02-16 Hitachi Ltd 半導体装置
JP4917709B2 (ja) * 2000-03-06 2012-04-18 ローム株式会社 半導体装置
US6599644B1 (en) * 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
US6818958B2 (en) * 2001-04-13 2004-11-16 International Rectifier Corporation Semiconductor device and process for its manufacture to increase threshold voltage stability
JP3396030B2 (ja) * 2001-04-27 2003-04-14 沖電気工業株式会社 半導体装置の製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
CN1532943B (zh) * 2003-03-18 2011-11-23 松下电器产业株式会社 碳化硅半导体器件及其制造方法
JP2005064283A (ja) * 2003-08-14 2005-03-10 Sanken Electric Co Ltd 絶縁ゲート型半導体素子およびその製造方法
JP4860122B2 (ja) * 2004-06-25 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2007134413A (ja) * 2005-11-08 2007-05-31 Toshiba Corp 半導体装置の製造方法
KR101007478B1 (ko) 2006-02-07 2011-01-12 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP2009058445A (ja) 2007-08-31 2009-03-19 Niigata Univ 触覚センサ
JP2009076761A (ja) * 2007-09-21 2009-04-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US9006819B2 (en) 2010-04-06 2015-04-14 Mitsubishi Electric Corporation Power semiconductor device and method for manufacturing same
WO2011135995A1 (ja) 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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