JP7459292B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本開示は半導体装置に関し、特に、表面保護膜を有する半導体装置に関する。
パワーデバイス等に用いる縦型の半導体装置における耐圧確保のため、例えば特許文献１に開示のように、ｎ型の半導体層内のいわゆる終端領域にｐ型のガードリング領域（終端ウェル領域）を設けることが知られている。
ガードリング領域を備える半導体装置では、半導体装置の主電極に逆電圧が印加された際に生じる電界が、ｎ型の半導体層とｐ型のガードリング領域との間のｐｎ接合が形成する空乏層によって緩和され、定格電圧以下のアバランシェ降伏、または、電極端部における破壊などを避けることができる。
特許文献１に示されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、ｐ型の不純物領域が、表面電極およびゲート配線層よりも外周に張り出すように形成されている。このようなＭＯＳＦＥＴなどの半導体装置は、通常、表面電極が、ワイヤーボンディングが行われる領域を除いて、ポリイミドなどの表面保護膜によって覆われている。また、表面電極が、ゲルなどの封止材を用いて封止される場合もある。
国際公開第２０１４／０８７６００号
上記の、ポリイミドなどの表面保護膜およびゲルなどの封止材は、高湿度の環境下において水分を含みやすい。表面保護膜および封止材に含まれた水分は、表面電極へ悪影響を及ぼす可能性がある。具体的には、当該水分中に表面電極が溶け出したり、水分と表面電極とが反応することによって析出反応が生じたりする場合がある。
上述した、ポリイミド等の表面保護膜およびゲルなどの封止材は、高湿度の環境下において水分を含みやすい。この水分は表面電極へ悪影響を及ぼす可能性がある。具体的には、水分中に表面電極が溶け出したり、水分と表面電極とが反応したりすることによって析出反応が生じたりする場合がある。このような場合、表面電極および表面保護膜の割れ、または、表面電極と表面保護膜との界面において表面保護膜の剥離が起こることがある。表面電極および表面保護膜の割れ、または、表面保護膜の剥離によって形成された空洞がリークパスとして作用すると、半導体装置の絶縁信頼性が損なわれる可能性がある。
本開示に係る技術は、上記のような問題を解決するためになされたものであり、絶縁信頼性を高めた半導体装置を提供することを目的とする。
本開示に係る半導体装置は、半導体基板の厚み方向に主電流が流れる活性領域を有する半導体装置であって、前記半導体基板は、前記活性領域が設けられた内側領域と前記内側領域を囲む外側領域とに区分され、前記半導体装置は、第１導電型の半導体層と、平面視において前記内側領域を囲むように前記半導体層の上層部に選択的に設けられた、前記第１導電型とは異なる導電型の第２導電型の終端ウェル領域と、前記終端ウェル領域の上層部に選択的に設けられた第１または第２導電型の不純物領域と、前記半導体基板の第１の主面とは反対側の第２の主面側に設けられた表面電極と、前記第１の主面上に設けられた裏面電極と、前記終端ウェル領域の上部を部分的に覆うように設けられた絶縁膜と、少なくとも一部が前記絶縁膜の上部に設けられ、平面視において前記内側領域を囲む外周配線層と、前記絶縁膜および前記外周配線層を少なくとも覆う層間絶縁膜と、を備え、前記終端ウェル領域は、前記内側領域と前記外側領域との境界から前記外側領域に延在し、前記表面電極は、前記内側領域から前記層間絶縁膜の上部にかけて設けられ、前記層間絶縁膜を貫通して前記不純物領域に達する第１のコンタクトホールを介して前記不純物領域に接続され、前記外周配線層は、前記内側領域に設けられ、前記外側領域まで引き出されたゲート電極と離間し、平面視において前記内側領域とは反対側である外周側の外周端部が、平面視において前記内側領域とは反対側の前記終端ウェル領域の外周端部よりも内周側に位置すると共に、前記層間絶縁膜の上部の前記表面電極の端部の下方から、さらに外側に位置するように設けられる。
本開示に係る半導体装置によれば、外側領域である終端領域における表面電極の端部で析出物が生成されることを抑制することができ、表面電極の割れまたは剥離が抑制される。この結果、表面電極の割れまたは剥離に起因するリーク電流の増加および気中放電を抑制することができ、半導体装置の絶縁信頼性を高めることができる。
本開示に係る実施の形態１の半導体装置の構成を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の構成を示す平面図である。 本開示に係る実施の形態１の半導体装置の構成を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の変形例の構成を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の変形例の構成を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の変形例の構成を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の変形例の構成を示す平面図である。 本開示に係る実施の形態１の半導体装置の変形例の構成を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の変形例の構成を示す部分断面図である。 空乏層がエピタキシャル基板の上面に達している領域を説明する図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の構成を示す平面図である。 本開示に係る実施の形態２の半導体装置の構成を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の変形例の構成を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の変形例の構成を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。 本開示に係る実施の形態３の電力変換装置が適用された電力変換システムの構成を示すブロック図である。
＜はじめに＞
以下の説明において、半導体装置の「活性領域」とは半導体装置のオン状態において主電流が流れる領域であり、半導体装置の「終端領域」とは、活性領域の周囲における領域であるものと定義する。また、以下において、半導体装置の「外側」とは半導体装置の中央部から外周部に向かう方向を意味し、半導体装置の「内側」とは「外側」に対して反対の方向を意味する。また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｎ型とは反対導電型のｐ型を「第２導電型」として定義するが、その逆に「第１の導電型」をｐ型、「第２の導電型」をｎ型と定義しても良い。
また、「ＭＯＳ」という用語は、古くは金属-酸化物-半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶珪素が採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属-酸化物-半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体-絶縁体-半導体の積層構造をも含む意義を有する。
また、以下の説明では、「～上（上面）」および「～を覆う」と記載されていても、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上（上面）に設けられたＢ」または「Ａを覆うＢ」と記載されていても、ＡとＢとの間に他の構成要素Ｃが設けられた場合も有り得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
なお、図面は模式的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。従って、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
また、以下に記載される説明において、「第１の」または「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
また、以下に記載される説明において、等しい状態であることを示す表現、例えば、「同一」、「等しい」、「均一」または「均質」などは、特に断らない限りは、厳密に等しい状態であることを示す場合、および、公差または同程度の機能が得られる範囲において差が生じている場合を含むものとする。
以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれら全てが必ずしも必須の特徴ではない。
＜実施の形態１＞
以下、実施の形態１の半導体装置の構成、動作および製造方法について説明する。
＜半導体装置の構成について＞
図１は、実施の形態１に係る半導体装置であるＭＯＳＦＥＴ１００の構成を示す部分断面図であり、図２は、ＭＯＳＦＥＴ１００の平面図である。なお、図２におけるＡ－Ａ線での矢視方向断面図が図１に対応する。なお、図２においては、便宜的にＭＯＳＦＥＴ１００の上面構成のうち、表面保護膜６（上面膜）を省略している。また、図１において、右側がＭＯＳＦＥＴ１００の終端領域であり、左側がＭＯＳＦＥＴ１００のオン状態において主電流が流れる活性領域である。
また、図３は、図１に示される活性領域である内側領域ＲＩに形成される、ＭＯＳＦＥＴ１００の最小単位構造であるユニットセルＵＣの構成を示す断面図である。ＭＯＳＦＥＴ１００の内側領域ＲＩには、図３に示されるユニットセルＵＣが複数配列されており、図１の左端に示されている構造が、内側領域ＲＩにおける最外周のユニットセルＵＣである。
図１に示されるように、ＭＯＳＦＥＴ１００は、単結晶基板３１と、単結晶基板３１の上面に形成されたエピタキシャル層３２と、で構成されるエピタキシャル基板３０に形成される。単結晶基板３１は、ｎ型（第１導電型）の炭化珪素（ＳｉＣ）で構成される半導体基板であり、エピタキシャル層３２は、単結晶基板３１の上面にエピタキシャル成長させたＳｉＣで構成されるｎ型の半導体層である。すなわち、ＭＯＳＦＥＴ１００は、ＳｉＣ－ＭＯＳＦＥＴである。なお、エピタキシャル基板３０は、本実施の形態１においては、４Ｈのポリタイプを有するＳｉＣ基板である。
活性領域、すなわち内側領域ＲＩにおけるエピタキシャル層３２の上層部には、ｐ型（第２導電型）の素子ウェル領域９が選択的に形成されている。また、素子ウェル領域９の上層部には、ｎ型のソース領域１１と、素子ウェル領域９よりも不純物濃度が高いｐ型のコンタクト領域１９とが、それぞれ選択的に形成されている。
終端領域、すなわち、内側領域ＲＩを囲む外側領域ＲＯにおけるエピタキシャル層３２の上層部にはｐ型の終端ウェル領域２が選択的に形成されている。終端ウェル領域２は、平面視で活性領域を取り囲むフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。
終端ウェル領域２の上層部には、不純物濃度が比較的高いｐ型の高濃度領域２０が活性領域を取り囲むように選択的に形成されている。ここで、高濃度領域２０はｐ型に限定されず、ｎ型とすることもできる。高濃度領域２０を設けることで、コンタクト抵抗を低減できる。
上記の素子ウェル領域９、ソース領域１１、コンタクト領域１９および終端ウェル領域２およびを除くエピタキシャル層３２のｎ型の領域は、ドリフトによって電流が流れるドリフト層１である。
ドリフト層１の不純物濃度は、単結晶基板３１の不純物濃度よりも低い。そのため、単結晶基板３１は、ドリフト層１に比べて低い抵抗率を有している。ここでは、ドリフト層１の不純物濃度は、例えば、１×１０１４／ｃｍ３以上、かつ、１×１０１７／ｃｍ３以下とする。
終端ウェル領域２は、エピタキシャル層３２の上層部において内側領域ＲＩと外側領域ＲＯとの境界から外側領域ＲＯの方に延在するように形成されている。なお、終端ウェル領域２の内側（内周側）の端部（内周端部）を境として、それよりも内側を内側領域ＲＩとし、それよりも外側を外側領域ＲＯとする。
また、図１に示されるように、活性領域におけるエピタキシャル基板３０の上面Ｓ２（第２の主面）上には、ソース領域１１上と、ソース領域１１およびドリフト層１に挟まれる素子ウェル領域９上と、ドリフト層１上に跨がるように、ゲート絶縁膜１２が形成されている。そして、ゲート絶縁膜１２の上面にゲート電極３が形成されている。ゲート絶縁膜１２およびゲート電極３で覆われた素子ウェル領域９の上層部、すなわち、素子ウェル領域９におけるソース領域１１とドリフト層１とに挟まれる部分は、ＭＯＳＦＥＴ１００がオン状態となった場合に反転チャネルが形成されるチャネル領域である。
活性領域において、ゲート電極３は層間絶縁膜１４で覆われており、層間絶縁膜１４の上面にはソース電極５１が形成されている。従って、ゲート電極３とソース電極５１との間は、層間絶縁膜１４によって電気的に絶縁されている。なお、層間絶縁膜１４は、例えば、ホウ素またはリンの元素組成を有する。
なお、ゲート絶縁膜１２およびゲート電極３は、外側領域ＲＯにおける終端ウェル領域２上および内側領域ＲＩにおける最外周のユニットセルＵＣのソース領域１１およびドリフト層１に挟まれる素子ウェル領域９上とドリフト層１上に跨がるようにも形成されており、外側領域ＲＯまで引き出されており、ゲート絶縁膜１２およびゲート電極３は層間絶縁膜１４に覆われている。外側領域ＲＯまで引き出されたゲート電極３は、活性領域に設けられたゲート電極３と接続されている。
層間絶縁膜１４は、終端ウェル領域２の外側にまで延在するようにフィールド絶縁膜４を覆っている。
また、図１に示されるように、終端領域におけるエピタキシャル基板３０の上面Ｓ２には、ゲート絶縁膜１２よりも膜厚が厚いフィールド絶縁膜４が設けられている。フィールド絶縁膜４は、終端ウェル領域２の一部を覆い、かつ、終端ウェル領域２の外周端を超えて終端ウェル領域２の外側にまで延在している。また、フィールド絶縁膜４は、内側領域ＲＩには設けられていない。言い換えれば、フィールド絶縁膜４は、平面視において内側領域ＲＩを含む開口部を有している。
フィールド絶縁膜４の開口部の内側端縁部には、ゲート絶縁膜１２上からフィールド絶縁膜４の上面に乗り上げるように外周配線層１３が形成されており、ゲート絶縁膜１２またはフィールド絶縁膜４を介して終端ウェル領域２の上方に配置されている。外周配線層１３はゲート絶縁膜１２と共に層間絶縁膜１４によって覆われている。
また、図１に示されるように、外周配線層１３の一部は、ソース電極５１の外周側の端縁部の下方から、さらに外側に１μｍ以上延在するように形成されている。
層間絶縁膜１４およびゲート絶縁膜１２を貫通してソース領域１１およびコンタクト領域１９に達するコンタクトホールＣＨ１および層間絶縁膜１４およびゲート絶縁膜１２を貫通して高濃度領域２０に達するコンタクトホールＣＨ１１（第１のコンタクトホール）が設けられている。ソース電極５１は、コンタクトホールＣＨ１を介して、ソース領域１１およびコンタクト領域１９に接続されると共に、コンタクトホールＣＨ１１を介して高濃度領域２０に接続される。
ソース電極５１とコンタクト領域１９とは、コンタクトホールＣＨ１を介して、オーミックコンタクトを形成している。また、ソース電極５１と高濃度領域２０とは、コンタクトホールＣＨ１１を介して、オーミックコンタクトまたはショットキーコンタクトを形成している。
また、図１に示されるように、エピタキシャル基板３０の下面Ｓ１（第１の主面）上には、ドレイン電極として機能する裏面電極８が形成されている。
外周配線層１３は、図２に示されるように、ソース電極５１の外周よりもさらに外側の終端領域にまで延在し、ソース電極５１をほぼ囲んでいる。ソース電極５１は、平面視でほぼ矩形のソース電極５１の一辺から設けられたスリット部が、ソース電極５１の半分以上の位置まで延在し、そこにゲート配線５２ｗが入り込むように設けられている。すなわち、ソース電極５１の一辺に設けられた凹部にゲートパッド５２ｐが入り込むと共に、凹部と連続するスリット部にゲート配線５２ｗが入り込んだゲート部５２が設けられており、ゲート部５２は、平面視でソース電極５１に一部を除いて囲まれるように形成されている。なお、ソース電極５１とゲート部５２とを合わせて表面電極５０と呼称する。
ゲート配線５２ｗは、活性領域から引き出されたゲート電極３と図示されないコンタクトホールを介して電気的に接続されており、活性領域のゲート電極３にゲート制御信号が与えられる。
ゲート部５２、すなわち、ゲートパッド５２ｐおよびゲート配線５２ｗは、ソース電極５１と裏面電極８との間の電気的経路を制御するためのゲート制御信号を受ける電極として機能する。ゲート部５２は、図２に示されるようにソース電極５１とは離間しており、電気的にもソース電極５１とは絶縁されている。
なお、図１においては、ソース電極５１およびソース電極５１に覆われずに露出している層間絶縁膜１４を覆うように表面保護膜６が形成されているが、表面保護膜６は、ソース電極５１の上部およびゲート部５２（図２）の上部に開口部を有しており、ソース電極５１およびゲート部５２と外部との電気的な接続が可能な構成となっている。
＜変形例１＞
図４は、実施の形態１の変形例であるＭＯＳＦＥＴの１０１の構成を示す断面図である。なお、図４においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図４に示されるように、ＭＯＳＦＥＴ１０１は、終端ウェル領域２よりも外周側のドリフト層１の上層部に設けられた、ｐ型の低濃度ウェル領域２１を有している。低濃度ウェル領域２１は、平面視において終端ウェル領域２を囲む多重のフレーム状の領域として設けられているが、多重に限定されず単一のフレーム状の領域とすることもできる。低濃度ウェル領域２１の不純物濃度は、終端ウェル領域２の不純物濃度以下である。
＜変形例２＞
図５は、実施の形態１の変形例であるＭＯＳＦＥＴの１０２の構成を示す断面図である。なお、図５においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図５に示されるように、ＭＯＳＦＥＴ１０２においては、フィールド絶縁膜４が終端ウェル領域２の内側の端縁部近傍まで延在するように設けられており、外側領域ＲＯまで引き出されたゲート電極３がフィールド絶縁膜４の内側の端縁部に乗り上げるように形成されている。
ソース電極５１は、層間絶縁膜１４およびフィールド絶縁膜４を貫通して高濃度領域２０に達するコンタクトホールＣＨ１２を介して高濃度領域２０にオーミックコンタクトまたはショットキーコンタクトを形成するように接続されている。外周配線層１３は、コンタクトホールＣＨ１２よりもさらに外側のフィールド絶縁膜４上に設けられている。
＜変形例３＞
図６は、実施の形態１の変形例であるＭＯＳＦＥＴの１０３の構成を示す断面図である。なお、図６においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図６に示されるように、ＭＯＳＦＥＴ１０３においては、フィールド絶縁膜４が終端ウェル領域２の内側の端縁部近傍まで延在するように設けられており、外側領域ＲＯまで引き出されたゲート電極３がフィールド絶縁膜４に乗り上げ、外周配線層１３の近傍まで延在するように形成されている。
ソース電極５１は、層間絶縁膜１４およびフィールド絶縁膜４を貫通して高濃度領域２０に達するコンタクトホールＣＨ１２を介して高濃度領域２０にオーミックコンタクトまたはショットキーコンタクトを形成するように接続されている。外周配線層１３は、コンタクトホールＣＨ１２を超えて延在するゲート電極３よりもさらに外側のフィールド絶縁膜４上にゲート電極３と離間して設けられている。
＜変形例４＞
図７は、実施の形態１の変形例であるＭＯＳＦＥＴの１０４の構成を示す平面図である。なお、図７においては、図２を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図７に示されるように、ＭＯＳＦＥＴ１０４においては、ゲートパッド５２ｐおよびゲート配線５２ｗで構成されるゲート部５２が、平面視でソース電極５１に全周を囲まれるように設けられており、外周配線層１３は、ソース電極５１の外周を囲むように設けられている。
このような構成とすることで、ソース電極５１の外周端部の絶縁物析出を終端領域の全周において抑制することができ、ソース電極５１および表面保護膜６の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を向上させることができる。
＜変形例５＞
図８は、実施の形態１の変形例であるＭＯＳＦＥＴの１０５の構成を示す断面図である。なお、図８においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図８に示されるように、ＭＯＳＦＥＴ１０５においては、フィールド絶縁膜４上の外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３（第２のコンタクトホール）が設けられ、コンタクトホールＣＨ１３を介してソース電極５１と外周配線層１３とが接続された構成となっている。なお、コンタクトホールＣＨ１３は１つに限らず、複数設けることができる。
このような構成とすることで、ソース電極５１の外周端部の電界強度をより効果的に緩和し、絶縁物析出を抑制することで、ソース電極や上面膜の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を高めることができる。
＜変形例６＞
図９は、実施の形態１の変形例であるＭＯＳＦＥＴの１０６の構成を示す断面図である。なお、図９においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図９に示されるように、ＭＯＳＦＥＴ１０６においては、フィールド絶縁膜４上の外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３が設けられ、コンタクトホールＣＨ１３を介してソース電極５１と外周配線層１３とが接続された構成となっている。コンタクトホールＣＨ１３は、ソース電極５１の最外周に位置する部分に設けられ、ソース電極５１の最外周と外周配線層１３とが接続されている。
このような構成とすることで、ソース電極５１の外周端部の電界強度をより効果的に緩和し、絶縁物析出を抑制することで、ソース電極や上面膜の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を高めることができる。
＜半導体装置の動作＞
次に、図１および図２を用いて説明した実施の形態１のＭＯＳＦＥＴ１００の動作を、２つの状態に分けて説明する。
第１の状態は、ゲート電極３に閾値以上の正の電圧が印加されている状態であり、以下、この状態を「オン状態」と呼ぶ。ＭＯＳＦＥＴ１００がオン状態である場合は、チャネル領域に反転チャネルが形成される。反転チャネルは、キャリアである電子がソース領域１１とドリフト層１との間を流れるための経路となる。オン状態では、ソース電極５１の電位を基準として、裏面電極８に高い電圧が印加されると、単結晶基板３１およびドリフト層１を通る電流が流れる。このときの、ソース電極５１と裏面電極８との間の電圧は「オン電圧」と呼ばれ、ソース電極５１と裏面電極８との間を流れる電流は「オン電流」と呼ばれる。オン電流は、チャネルが存在する活性領域のみを流れ、終端領域には流れない。
第２の状態は、ゲート電極３に閾値未満の電圧が印加されている状態であり、以下、この状態を「オフ状態」と呼ぶ。ＭＯＳＦＥＴ１００がオフ状態である場合は、チャネル領域に反転チャネルが形成されない。そのため、オン電流は流れない。従って、ソース電極５１と裏面電極８との間に高電圧が印加されると、この高電圧は維持される。このときの、ゲート電極３とソース電極５１との間の電圧は、ソース電極５１と裏面電極８との間の電圧に対して非常に小さいので、ゲート電極３と裏面電極８との間にも高電圧が印加されることになる。
オフ状態では、終端領域においても、ソース電極５１、ゲート部５２およびゲート電極３のそれぞれと、裏面電極８との間に、高電圧が印加される。ただし、活性領域において素子ウェル領域９とソース電極５１との電気的コンタクトが形成されているのと同様に、終端領域においては、終端ウェル領域２とソース電極５１との電気的コンタクトが形成されている。そのため、ゲート絶縁膜１２、フィールド絶縁膜４および層間絶縁膜１４に高電界が印加されることが防止される。
ＭＯＳＦＥＴ１００がオフ状態にある場合、ドリフト層１と素子ウェル領域９との間、および、ドリフト層１と終端ウェル領域２との間のｐｎ接合の界面付近に、高電界がかかる。この電界が臨界電界に達してアバランシェ降伏が起こるときの裏面電極８への電圧が、ＭＯＳＦＥＴ１００の最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない電圧範囲でＭＯＳＦＥＴ１００が使用されるように定格電圧が定められる。
ＭＯＳＦＥＴ１００のオフ状態においては、ドリフト層１と素子ウェル領域９との間、および、ドリフト層１と終端ウェル領域２との間のｐｎ接合界面から、単結晶基板３１に向かう方向、すなわち図１における下方向と、ドリフト層１の外周に向かう方向、すなわち、図１における内側領域ＲＩから外側領域ＲＯへ向かう方向に向けて空乏層が広がる。また、ドリフト層１と終端ウェル領域２との間のｐｎ接合界面から、終端ウェル領域２内にも空乏層が広がり、その広がり具合は終端ウェル領域２の不純物濃度に大きく依存する。すなわち、終端ウェル領域２の不純物濃度を高くすると、終端ウェル領域２内での空乏層の広がりが抑制され、空乏層の先端位置は終端ウェル領域２とドリフト層１との境界に近い位置となる。
なお、空乏層の先端位置は、ＴＣＡＤ（Technology CAD）シミュレーションなどによって調べることが可能である。外側領域ＲＯにおいて、エピタキシャル層３２の内部の空乏層、すなわち空乏化した領域では、エピタキシャル層３２の外周側から中央に向かって電位差が生じる。
オフ状態において、特に電界強度が高くなるＳｉＣなどを材料として用いる半導体装置においては、エピタキシャル層３２の上面が空乏化した箇所に電極材料の端部が位置する場合、電極材料の端部においても高電界が印加されて電極材料の破壊に至ることがある。このため、本実施の形態１に係るＭＯＳＦＥＴ１００においては、終端ウェル領域２の不純物濃度は、ソース電極５１およびゲート部５２の下部において、終端ウェル領域２の上面が空乏化しない不純物濃度に設定される。
ここで、高湿度下でＭＯＳＦＥＴ１００がオフ状態になった場合を考える。半導体チップを覆うように設けられる封止樹脂は水分を含有し得る。例えば、表面保護膜６（上面膜）がポリイミドなどの高い吸水性を有する樹脂材料で構成される場合、高湿度下では表面保護膜６が多くの水分を含有し、その水分がエピタキシャル層３２およびソース電極５１の上面に達する可能性がある。また、表面保護膜６がＳｉＮなどの耐湿性の高い材料で構成される場合においては、プロセス中に生じる応力などによって表面保護膜６にクラックが生じやすく、当該クラックを通してエピタキシャル層３２およびソース電極５１が水分にさらされる可能性がある。
このような状態では、オフ状態のＭＯＳＦＥＴ１００に印加される電圧によって、終端領域において、エピタキシャル層３２の端部が陽極として作用し、ソース電極５１が陰極として作用する。陰極となるソース電極５１の近傍では、水分によって、以下の数式（１）で示される酸素の還元反応、および、数式（２）で示される水素の生成反応が生じる。
Ｏ２ ＋ ２Ｈ２Ｏ ＋ ４ｅ－ → ４ＯＨ－ ・・・（１）
Ｈ２Ｏ ＋ ｅ－ → ＯＨ－ ＋ １／２Ｈ２ ・・・（２）
これに伴い、ソース電極５１の近傍で水酸化物イオンの濃度が増加する。この水酸化物イオンは、ソース電極５１と化学的に反応する。例えば、ソース電極５１がアルミニウムで構成される場合は、上記の化学反応によってアルミニウムが水酸化アルミニウムとなることがある。
アルミニウムと水酸化物イオンとの反応は、周囲の電界強度に応じて加速される。半導体層の内部では、空乏化している領域に電位勾配が生じるため、本実施の形態１に係るＭＯＳＦＥＴ１００においては、空乏層がエピタキシャル基板３０の上面に達している領域には上面Ｓ２に沿って電位勾配が発生する。
図１０は、空乏層がエピタキシャル基板３０の上面に達している領域を説明する図であり、等電位線を破線で示している。図１０において、エピタキシャル層３２とフィールド絶縁膜４との境界で電位差ができている領域が、空乏層がエピタキシャル基板３０の上面に達している領域であり、終端ウェル領域２の不純物濃度により内側に寄ったり外側に寄ったりする。
図１０に示されるようにエピタキシャル層３２とフィールド絶縁膜４との界面とほぼ直交する形で等電位線ができるので、フィールド絶縁膜４および層間絶縁膜１４にも電位勾配ができ、ソース電極５１の端部の周辺に電界が発生する。それによって、ソース電極５１の端部における電界強度が一定以上となると、水酸化アルミニウムの生成反応が起こり、その反応は電界強度の増加と共に加速される。
また、ソース電極５１と終端ウェル領域２との接触領域に生じる電気抵抗、終端ウェル領域２のシート抵抗および高濃度領域２０がｎ型である場合に生じる高濃度領域２０と終端ウェル領域２によるｐｎ接合の拡散電位により、終端ウェル領域２の電位がソース電極５１と比べて高くなる場合、ソース電極５１の下部の電界強度が上昇する。
さらに、終端ウェル領域２の濃度が低く、ドリフト層１と終端ウェル領域２との間のｐｎ接合界面から終端ウェル領域２内に広がる空乏層が上面Ｓ２に到達する場合、終端ウェル領域２内の上面Ｓ２に沿って電位勾配が発生する。このとき、上面Ｓ２上の高電位となる領域がソース電極５１に近づき、ソース電極５１の下部の電界強度がより上昇する。
このような場合、特にソース電極５１の下部の外周端部では電界集中が起こりやすく、水酸化アルミニウムの生成が加速される。
層間絶縁膜１４がボロン（Ｂ）またはリン（Ｐ）を含む場合、その濃度が大きくなるにつれて層間絶縁膜１４が水分を吸収しやすくなる。例えば、ボロンの濃度が２％を超え、リンの濃度が５％を超えると、その傾向が顕著になり、水酸化アルミニウムの生成が加速される。
以上のようにしてソース電極５１の表面に水酸化アルミニウムが生成されると、体積膨張によってソース電極５１および表面保護膜６の割れまたは剥離が発生し、層間絶縁膜１４の上面に空洞ができる。その空洞に水分が入り込むことによって過剰なリーク電流が流れたり、当該空洞で気中放電が起きたりすることによって、ＭＯＳＦＥＴ１００が破壊に至る可能性がある。
これに対し、本実施の形態１に係るＭＯＳＦＥＴ１００においては、図１の断面図に示されるように、ソース電極５１の外周端部が、終端ウェル領域２の外周端部よりも内周側に位置しているため、ソース電極５１の周辺の電界強度が緩和されている。
ここで、終端ウェル領域２の不純物濃度を一定以上にすれば、終端ウェル領域２の内部に空乏層が広がることが殆どなくなり、図２に示すゲートパッド５２ｐの周辺の電界強度を効果的に緩和することができる。このため、水酸化アルミニウムの発生を効果的に抑制することができる。
さらに、図４に示されるように、ＭＯＳＦＥＴ１０１のように、終端ウェル領域２よりも外周側のドリフト層１の上層部に低濃度ウェル領域２１を設けることで、上面Ｓ２上の高電位となる領域がソース電極５１からさらに遠くなり、ソース電極５１の周辺の電界強度を効果的に緩和すると共に、終端ウェル領域２の外周端部の周辺におけるエピタキシャル層３２の電界強度を緩和することができ、ＭＯＳＦＥＴ１０１のアバランシェ電圧を高めることができる。
さらに、本実施の形態１に係るＭＯＳＦＥＴ１００においては、図１の断面図に示されるように、ソース電極５１の外周端部の下方に外周配線層１３が形成されている。外周配線層１３はソース電極５１と終端ウェル領域２との間の電位となり、その電位となる領域をソース電極５１よりも外周側に遠ざけることで、ソース電極５１の外周端部の周辺において、ソース電極５１と終端ウェル領域２との電位差による電界集中が緩和される。
このように、本実施の形態１に係るＭＯＳＦＥＴ１００においては、特に電界集中しやすいソース電極５１の外周端部の下方に外周配線層１３が存在することによって、ソース電極５１の下部の外周端部の電界集中を緩和して、水酸化アルミニウムの発生を抑制することができる。
また、外周配線層１３が、ソース電極５１の外周端部よりも外周側に１μｍ以上延在して形成されることにより、ソース電極５１の外周端部の周辺において電界集中が効果的に緩和され、水酸化アルミニウムの発生を抑制することができる。
また、ソース電極５１の外周端部の下方の全ての領域において、外周配線層１３が形成される場合、ソース電極５１の外周端部の下方の全ての領域で電界集中を緩和して、水酸化アルミニウムの発生を抑制することができる。
また、図８に示されるＭＯＳＦＥＴ１０５のように、外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３を介してソース電極５１と外周配線層１３とを接続することで、外周配線層１３の電位をソース電極５１の電位と同じにできる。これにより、ソース電極５１と終端ウェル領域２との間に発生する電位差がゲート絶縁膜１２およびフィールド絶縁膜４の内部のみで発生し、ソース電極５１と外周配線層１３との間の層間絶縁膜１４における電位差を低減することができる。このため、ソース電極５１の外周端部の下部における電界集中をより効果的に緩和し、水酸化アルミニウムの発生を抑制することができる。
また、図９に示されるＭＯＳＦＥＴ１０６のように、ソース電極５１の最外周の位置において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３を介してソース電極５１と外周配線層１３とを接続することで、ソース電極５１の外周端部の下部の電界集中を十分に抑制し、水酸化アルミニウムの発生を抑制することができる。
以上のように、本実施の形態１に係るＭＯＳＦＥＴ１００およびその変形例においては、ソース電極５１の外周端部での水酸化アルミニウムの生成が抑制される。その結果、ソース電極５１および表面保護膜６の割れまたは剥離に起因するリーク電流の増加および気中放電を抑制することができ、絶縁信頼性を高めることができる。
＜半導体装置の製造方法について＞
次に、製造工程を順に示す断面図である図１１～図１８を用いて、実施の形態１のＭＯＳＦＥＴ１００の製造方法について説明する。なお、以下では、図４に示したＭＯＳＦＥＴ１０１の製造方法の説明をもってＭＯＳＦＥＴ１００の製造方法の説明に替える。
まず、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。単結晶基板３１は４Ｈのポリタイプを有するＳｉＣ基板であり、４度または８度のオフ角を有している。
次に、単結晶基板３１上において、ＳｉＣのエピタキシャル成長を行い、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成することで図１１示すエピタキシャル基板３０を得る。
次に、フォトリソグラフィー工程によるレジストマスクの形成と、このレジストマスクを注入マスクとして用いてのイオン注入工程とを組み合わせて、エピタキシャル層３２の上層部に不純物領域を形成する工程を繰り返すことで、図１１に示すように、エピタキシャル層３２の上層部に、終端ウェル領域２、素子ウェル領域９、コンタクト領域１９、高濃度領域２０、ソース領域１１および低濃度ウェル領域２１を形成する。
イオン注入において、ｎ型不純物としてはＮ（窒素）またはＰが用いられ、ｐ型不純物としてはＡｌまたはＢが用いられる。素子ウェル領域９と終端ウェル領域２とは、同一のイオン注入工程で一括して形成することができる。また、コンタクト領域１９と終端ウェル領域２の高濃度領域２０とは、同一のイオン注入工程で一括して形成することができる。
素子ウェル領域９の不純物濃度は、１．０×１０１８／ｃｍ３以上１．０×１０２０／ｃｍ３以下とする。
ソース領域１１の不純物濃度およびコンタクト領域１９の不純物濃度は、それぞれ素子ウェル領域９の不純物濃度よりも高く、例えば、１．０×１０１９／ｃｍ３以上１．０×１０２１／ｃｍ３以下とする。
終端ウェル領域２は、オフ状態において空乏層が終端ウェル領域２の内部に広がりにくくなる不純物量を確保するために、終端ウェル領域２のドーズ量は、２．０×１０１３／ｃｍ２以上であることが好ましく、例えば、５．０×１０１３／ｃｍ２とする。
低濃度ウェル領域２１のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下であることが好ましく、例えば、１．０×１０１３／ｃｍ２とする。
イオン注入の注入エネルギーは、不純物がＡｌの場合、例えば、１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記のドーズ量［ｃｍ－２］から換算される低濃度ウェル領域２１の不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となる。また、不純物がＮの場合、イオン注入の注入エネルギーは、例えば、２０ｋｅＶ以上３００ｋｅＶ以下とする。
その後、熱処理装置を用い、１５００℃以上の温度下でアニール処理が行われる。これによって、イオン注入によって添加された不純物が活性化される。
次に、例えば、化学気相堆積（ＣＶＤ：chemical vapor deposition）法によって、エピタキシャル基板３０の上面Ｓ２に、厚み０．５μｍ以上２μｍ以下のＳｉＯ２膜を形成する。そして、フォトリソグラフィー工程とエッチング工程とによってＳｉＯ２膜をパターニングすることで、図１２に示すようにフィールド絶縁膜４を形成する。この際、フィールド絶縁膜４は、終端ウェル領域２の一部を覆い、終端ウェル領域２の端部を超えて終端ウェル領域２の外周側にまで延在する形状にパターニングされる。
次に、図１３に示す工程において、フィールド絶縁膜４に覆われていないエピタキシャル層３２の上面を熱酸化することによって、ゲート絶縁膜１２としてのＳｉＯ２膜ＯＸ１を形成する。そして、ＳｉＯ２膜ＯＸ１の上面に、導電性を有する多結晶珪素膜ＰＳ１を減圧ＣＶＤ法によって形成する。
次に、図１４に示す工程において、フォトリソグラフィー工程とエッチング工程により多結晶珪素膜ＰＳ１をパターニングすることによって、ゲート電極３を形成する。このとき、レジストマスクを所定のレイアウトに形成することで、終端領域において外周配線層１３を同時に形成することができる。続いて、ＣＶＤ法により層間絶縁膜１４としてのＳｉＯ２膜ＯＸ２を形成する。
外周配線層１３は、フィールド絶縁膜４の上面に一部または全部が乗り上げるように形成し、外周配線層１３の外周端部は終端ウェル領域２の外周端部よりも内周側に位置するように形成する。
なお、外周配線層１３は多結晶珪素膜に限定されず、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｕ（金）などのソース電極５１よりもイオン化傾向の小さい金属膜をスパッタ法や蒸着法などにより形成し、パターニングして形成することができる。
また、図５に示したＭＯＳＦＥＴ１０２および図６に示したＭＯＳＦＥＴ１０３のように、フィールド絶縁膜４を終端ウェル領域２の内側の端縁部近傍まで延在するように設け、外側領域ＲＯまで引き出されたゲート電極３がフィールド絶縁膜４の内側の端縁部に乗り上げるように形成することもできる。
次に、図１５に示す工程において、フォトリソグラフィー工程とエッチング工程により、ＳｉＯ２膜ＯＸ２およびＯＸ１を貫通して、コンタクト領域１９およびソース領域１１に到達するコンタクトホールＣＨ１および高濃度領域２０に到達するコンタクトホールＣＨ１１を形成する。これにより、ＳｉＯ２膜ＯＸ１はゲート絶縁膜１２となり、ＳｉＯ２膜ＯＸ２は層間絶縁膜１４となる。
なお、コンタクトホールＣＨ１１よりも外周側に、層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３を形成することで、図８および図９に示したＭＯＳＦＥＴ１０５および１０６を得ることができる。
層間絶縁膜１４は、ＳｉＯ２にＢとＰとがドープされたＢＰＳＧ（boron phosphorus silicate glass）、または、ＳｉＯ２、ＳｉＮおよびＢＰＳＧなどを含む多層膜で形成することもできる。ＢＰＳＧは、例えば、１０００℃のアニール処理によって段差の形状が滑らかになる。これによって、コンタクトホールへの電極の埋め込み性が向上するため、微細な構造も形成することができる。
次に、図１６に示す工程において、エピタキシャル基板３０の上面Ｓ２上にスパッタ法または蒸着法などにより、ソース電極５１、ゲートパッド５２ｐおよびゲート配線５２ｗを含むゲート部５２などの表面電極５０となる材料層ＭＬ１を形成する。
また、図１７に示す工程において、材料層ＭＬ１と同様の方法によってエピタキシャル基板３０の下面Ｓ１に裏面電極８の材料層ＭＬ２を形成する。
材料層ＭＬ１の形成には、例えば、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ、Ｃｕ（銅）、Ａｕ（金）の何れか１つまたは複数を含む金属、またはＡｌ-ＳｉのようなＡｌ合金等が用いられる。材料層ＭＬ２の形成には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕの何れか１つまたは複数を含む金属等が用いられる。なお、材料層ＭＬ１および材料層ＭＬ２がエピタキシャル基板３０に接する部分は、予め熱処理によってシリサイド膜を形成しておくこともできる。なお、裏面電極８の形成は、全ての工程の最後に行うこともできる。
次に、図１８に示す工程において、フォトリソグラフィー工程とエッチング工程により、材料層ＭＬ１をパターニングしてソース電極５１とゲート部５２（ゲートパッド５２ｐおよびゲート配線５２ｗを含む）とを分離して表面電極５０を形成する。
この際、図１の断面図に示されるように、ソース電極５１の外周端部の下方に、外周配線層１３が位置するようソース電極５１を形成する。なお、図２のＡ－Ａ線の部分に限定されず、ソース電極５１の外周端部の下方の全ての領域において、外周配線層１３を形成することができる。
最後に、表面電極５０の端部とエピタキシャル基板３０の外側領域ＲＯの少なくとも一部分とを覆うように、表面保護膜６を形成することで、図４に示されたＭＯＳＦＥＴ１０１が得られる。なお、図１１を用いて説明した工程において低濃度ウェル領域２１を形成しなければ、図１に示されたＭＯＳＦＥＴ１００が得られる。
表面保護膜６は、例えば、ポリイミド塗布工程、フォトリソグラフィー工程およびエッチング工程によって、所望の形状に加工される。また、表面保護膜６は、ＣＶＤ法によってＳｉＮ膜を堆積し、フォトリソグラフィー工程とエッチング工程とを行うことによって形成することもできる。
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００によれば、終端領域のソース電極５１の端部で水酸化アルミニウムが生成されることを抑制することができ、ソース電極５１および表面保護膜６の割れまたは剥離が抑制される。この結果、ソース電極５１および表面保護膜６の割れまたは剥離に起因するリーク電流の増加および気中放電を抑制することができ、ＭＯＳＦＥＴ１００の絶縁信頼性を高めることができる。
＜実施の形態２＞
以下、実施の形態２の半導体装置の構成、動作および製造方法について説明する。なお、以下の説明においては、実施の形態１のＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜半導体装置の構成について＞
図１９は、本実施の形態２に係る半導体装置であるＭＯＳＦＥＴ２００の構成を示す平面図である。また、図２０は、図１９におけるＢ－Ｂ線での矢視方向断面図である。なお、図１９においては、便宜的にＭＯＳＦＥＴ２００の上面構成のうち、表面保護膜６（上面膜）を省略している。
本実施の形態２に係るＭＯＳＦＥＴ２００においては、図１９および図２０に示されるように、終端領域、すなわち、外側領域ＲＯにおいて、ゲートパッド５２ｐと接続されるゲート配線５２ｗが、平面視においてゲートパッド５２ｐが形成される部分を除いて、ソースパッド５１ｐを取り囲むように設けられている。また、ソースパッド５１ｐと接続されるソース配線５１ｗが、平面視においてゲートパッド５２ｐおよびゲート配線５２ｗを取り囲むように設けられている。ソースパッド５１ｐとソース配線５１ｗとでソース電極５１が構成され、ゲートパッド５２ｐとゲート配線５２ｗとでゲート部５２が構成される。
図２０に示されるように、終端ウェル領域２の高濃度領域２０は、ソース配線５１ｗの下方にまで延在するように設けられており、ソース配線５１ｗは、フィールド絶縁膜４および層間絶縁膜１４を貫通して終端ウェル領域２の高濃度領域２０に達するコンタクトホールＣＨ３を介して、高濃度領域２０とオーミックコンタクトまたはショットキーコンタクトを形成するように接続されている。
また、図２０に示されるように、ＭＯＳＦＥＴ２００においては、フィールド絶縁膜４が終端ウェル領域２の内側の端縁部近傍まで延在するように設けられており、外側領域ＲＯまで引き出されたゲート電極３がフィールド絶縁膜４の内側の端縁部に乗り上げ、さらに外周側まで延在するように形成されており、ゲート配線５２ｗは、層間絶縁膜１４を貫通してゲート電極３に達するコンタクトホールＣＨ２を介して、ゲート電極３とオーミックコンタクトまたはショットキーコンタクトを形成するように接続されている。
ゲートパッド５２ｐとゲート配線５２ｗは必ずしも直接接続されている必要はなく、例えばゲート電極３を介して電気的に接続することもできる。同様に、ソースパッド５１ｐとソース配線５１ｗは必ずしも直接接続されている必要はなく、例えば外周配線層１３を介して電気的に接続することもできる。
本実施の形態２に係るＭＯＳＦＥＴ２００においては、図２０に示されるように、ソース配線５１ｗの外周端部の下方に、外周配線層１３が形成されている。また、外周配線層１３はソース配線５１ｗの外周端部の下方から、さらに外側に１μｍ以上延在するように形成されている。なお、外周配線層１３は、ソース配線５１ｗの外周端部の下方の全ての領域において形成することができる。
また、本実施の形態２に係るＭＯＳＦＥＴ２００においては、図２０に示されるように、ソース配線５１ｗの内周端部の下方に、外周配線層１３が形成されている。また、外周配線層１３はソース配線５１ｗの内周端部の下方から、さらに内側に１μｍ以上延在するように形成されている。なお、外周配線層１３は、ソース配線５１ｗの内周端部の下方の全ての領域において形成することができる。
＜変形例１＞
図２１は、実施の形態２の変形例であるＭＯＳＦＥＴの２０１の構成を示す断面図である。なお、図２１においては、図２０を用いて説明したＭＯＳＦＥＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２１に示されるように、ＭＯＳＦＥＴ２０１は、終端ウェル領域２よりも外周側のドリフト層１の上層部に設けられた、ｐ型の低濃度ウェル領域２１を有している。低濃度ウェル領域２１は、平面視において終端ウェル領域２を囲む多重のフレーム状の領域として設けられているが、多重に限定されず単一のフレーム状の領域とすることもできる。低濃度ウェル領域２１の不純物濃度は、終端ウェル領域２の不純物濃度以下である。
＜変形例２＞
また、図８に示された実施の形態１の変形例であるＭＯＳＦＥＴの１０５のように、フィールド絶縁膜４上の外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３が設けられ、コンタクトホールＣＨ１３を介してソース配線５１ｗと外周配線層１３とが接続された構成とすることもできる。なお、コンタクトホールＣＨ１３は１つに限らず、複数設けることができる。
このような構成とすることで、ソース配線５１ｗの電界強度をより効果的に緩和し、絶縁物析出を抑制することで、ソース配線５１ｗおよび表面保護膜６の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を高めることができる。
また、図９に示された実施の形態１の変形例であるＭＯＳＦＥＴの１０６のように、外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３が設けられ、コンタクトホールＣＨ１３を介してソース配線５１ｗの最外周と外周配線層１３とが接続された構成とすることもできる。
このような構成とすることで、ソース配線５１ｗの最外周の電界強度をより効果的に緩和し、絶縁物析出を抑制することで、ソース配線５１ｗおよび表面保護膜６の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を高めることができる。
図２２は、実施の形態２の変形例であるＭＯＳＦＥＴの２０２の構成を示す断面図である。なお、図２２においては、図２０を用いて説明したＭＯＳＦＥＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２２に示されるように、ＭＯＳＦＥＴ２０２においては、ソース配線５１ｗの内周端部の位置に層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ４（第３のコンタクトホール）が設けられ、ソース配線５１ｗの最内周においてソース配線５１ｗと外周配線層１３とが接続された構成となっている。
このような構成とすることで、ソース配線５１ｗの内周端部の電界強度をより効果的に緩和し、絶縁物析出を抑制することで、ソース電極や上面膜の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を高めることができる。
なお、ソース配線５１ｗの内周端部および外周端部の位置にコンタクトホールＣＨ４を設けることもできる。
＜半導体装置の動作について＞
次に、図１９および図２０を用いて説明した実施の形態２のＭＯＳＦＥＴ２００の動作について説明する。
本実施の形態２に係るＭＯＳＦＥＴ２００においても、実施の形態１のＭＯＳＦＥＴと同様に、ゲート電極３に閾値以上の正の電圧が印加されている状態である「オン状態」と、ゲート電極３に閾値未満の電圧が印加されている状態である「オフ状態」とに分かれて動作する。
オフ状態において、特に電界強度が高くなるＳｉＣなどを材料として用いる半導体装置においては、エピタキシャル層３２の上面が空乏化した箇所に電極材料の端部が位置する場合、電極材料の端部においても高電界が生じて電極材料の破壊に至ることがある。このため、本実施の形態２に係るＭＯＳＦＥＴ２００においては、終端ウェル領域２の不純物濃度は、通常ソース電極５１およびゲート部５２の下部において、終端ウェル領域２の内部が空乏化しない不純物濃度で設定される。
ここで、高湿度下でＭＯＳＦＥＴ１００がオフ状態になった場合を考える。半導体チップを覆うように設けられる封止樹脂は水分を含有し得る。例えば、表面保護膜６（上面膜）がポリイミドなどの高い吸水性を有する樹脂材料で構成される場合、高湿度下では表面保護膜６が多くの水分を含有し、その水分がエピタキシャル層３２およびソース電極５１の上面に達する可能性がある。また、表面保護膜６がＳｉＮなどの耐湿性の高い材料で構成される場合においては、プロセス中に生じる応力などによって表面保護膜６にクラックが生じやすく、当該クラックを通してエピタキシャル層３２およびソース電極５１が水分にさらされる可能性がある。
このような状態では、オフ状態のＭＯＳＦＥＴ２００に印加される電圧によって、終端領域において、エピタキシャル層３２の端部が陽極として作用し、ソース電極５１が陰極として作用する。陰極となるソース電極５１の近傍では、実施の形態１において説明したように水酸化物イオンの濃度が増加する。この水酸化物イオンは、ソース電極５１と化学的に反応する。例えば、ソース電極５１がアルミニウムで構成される場合は、アルミニウムが水酸化アルミニウムとなることがある。
本実施の形態２に係るＭＯＳＦＥＴ２００においては、ソース配線５１ｗがソースパッド５１ｐと比べて陽極となるエピタキシャル層３２の端部に近く、ソース配線５１ｗにおいて水酸化アルミニウムが生成されやすい。
アルミニウムと水酸化物イオンとの反応は、周囲の電界強度に応じて加速される。半導体層の内部では、空乏化している領域に電位勾配が生じるため、ＭＯＳＦＥＴ２００においては、空乏層がエピタキシャル基板３０の上面に達している領域には上面Ｓ２に沿った電位勾配が発生する。この電位勾配は、エピタキシャル層３２の上面Ｓ２に形成されたフィールド絶縁膜４および層間絶縁膜１４においても形成されるため、ソース配線５１ｗの外周端部の周辺に電界が発生する。それによって、ソース配線５１ｗの外周端部における電界強度が一定以上となると、水酸化アルミニウムの生成反応が起こり、その反応は電界強度の増加と共に加速される。
また、ソース配線５１ｗと終端ウェル領域２との間の電位差、およびソース配線５１ｗとゲート配線５２ｗとの間の電位差によりソース配線５１ｗの内周端部の周辺に電界が発生する。それによって、ソース配線５１ｗの内周端部における電界強度が一定以上となると、水酸化アルミニウムの生成反応が起こり、その反応は電界強度の増加と共に加速される。
以上のようにしてソース配線５１ｗの表面に水酸化アルミニウムが生成されると、体積膨張によってソース配線５１ｗおよび表面保護膜６の割れまたは剥離が発生し、層間絶縁膜１４の上面に空洞ができる。その空洞に水分が入り込むことによって過剰なリーク電流が流れたり、当該空洞で気中放電が起きたりすることによって、ＭＯＳＦＥＴ２００が破壊に至る可能性がある。
これに対し、本実施の形態２に係るＭＯＳＦＥＴ２００においては、図２０の断面図に示されるように、ソース配線５１ｗの外周端部が、終端ウェル領域２の外周端部よりも内周側に位置しているため、ソース配線５１ｗの周辺の電界強度が緩和されている。
ここで、終端ウェル領域２の不純物濃度を一定以上にすれば、終端ウェル領域２の内部に空乏層が広がることが殆どなくなり、ソース配線５１ｗの周辺の電界強度を効果的に緩和することができる。このため、水酸化アルミニウムの発生を効果的に抑制することができる。
さらに、図２１に示されるＭＯＳＦＥＴ２０１のように、終端ウェル領域２の外周部に低濃度ウェル領域２１を設けることで、ソース配線５１ｗの周辺の電界強度を効果的に緩和すると共に、終端ウェル領域２の外周端部の周辺におけるエピタキシャル層３２の電界強度を緩和することができ、ＭＯＳＦＥＴ２００のアバランシェ電圧を高めることができる。
さらに、本実施の形態２に係るＭＯＳＦＥＴ２００においては、図２０の断面図に示されるように、ソース配線５１ｗの外周端部の下方に外周配線層１３が形成されていると共に、ソース配線５１ｗの内周端部の下方に外周配線層１３が形成されている。外周配線層１３はソース配線５１ｗと終端ウェル領域２との間の電位となり、その電位となる領域をソース配線５１ｗの外周端部よりも外周側、および内周端部よりも内周側に遠ざけることで、ソース配線５１ｗの外周端部および内周端部の周辺において、ソース配線５１ｗと終端ウェル領域２との電位差による電界集中が緩和される。
このように、本実施の形態２に係るＭＯＳＦＥＴ２００においては、特に電界集中しやすいソース配線５１ｗの外周端部および内周端部の下方に外周配線層１３が存在することによって、ソース配線５１ｗの外周端部の下部のおよび内周端部の下部の電界集中を緩和して、水酸化アルミニウムの発生を抑制することができる。また、外周配線層１３が、ソース配線５１ｗの外周端部よりも外周側に１μｍ以上、および内周端部よりも内周側に１μｍ以上延在して形成されることにより、ソース配線５１ｗの外周端部および内周端部の周辺において電界集中が効果的に緩和され、水酸化アルミニウムの発生を抑制することができる。
また、図８に示された実施の形態１の変形例であるＭＯＳＦＥＴの１０５のように、フィールド絶縁膜４上の外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３が設けられ、コンタクトホールＣＨ１３を介してソース配線５１ｗと外周配線層１３とが接続された構成とすることで、外周配線層１３の電位をソース電極５１の電位と同じにできる。これにより、ソース配線５１ｗと終端ウェル領域２との間に発生する電位差がゲート絶縁膜１２およびフィールド絶縁膜４の内部のみで発生し、ソース配線５１ｗと外周配線層１３との間の層間絶縁膜１４における電位差を低減することができる。このため、ソース配線５１ｗの下部の外周端部における電界集中をより効果的に緩和し、水酸化アルミニウムの発生を抑制することができる。
また、図９に示されたＭＯＳＦＥＴ１０６のように、ソース配線５１ｗの最外周の位置において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３を介してソース電極５１と外周配線層１３とを接続することで、ソース電極５１の外周端部の下部の電界集中を十分に抑制し、水酸化アルミニウムの発生を抑制することができる。
以上のように、本実施の形態１に係るＭＯＳＦＥＴ１００およびその変形例においては、ソース電極５１の外周端部での水酸化アルミニウムの生成が抑制される。その結果、ソース電極５１および表面保護膜６の割れまたは剥離に起因するリーク電流の増加および気中放電を抑制することができ、絶縁信頼性を高めることができる。
また、図９に示された実施の形態１の変形例であるＭＯＳＦＥＴの１０６のように、外周配線層１３の上部において層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ１３を介してソース配線５１ｗの最外周と外周配線層１３とが接続された構成とすることもできる。この構成と、図２２に示された実施の形態２の変形例であるＭＯＳＦＥＴの２０２のように、ソース配線５１ｗの内周端部の位置に層間絶縁膜１４を貫通して外周配線層１３に達するコンタクトホールＣＨ４を介して、ソース配線５１ｗの最内周と外周配線層１３とが接続された構成とを合わせることもできる。
このように、ソース配線５１ｗの最外周および最内周においてソース配線５１ｗと外周配線層１３とが当該コンタクトホールを介して接続されることによって、ソース配線５１ｗの下部の外周端部および内周端部の電界集中を十分に抑制し、水酸化アルミニウムの発生を抑制することができる。
以上説明したように、本実施の形態２に係るＭＯＳＦＥＴ２００においては、ソース配線５１ｗの端部での水酸化アルミニウムの生成が抑制される。その結果、ソース配線５１ｗおよび表面保護膜６の割れまたは剥離に起因するリーク電流の増加および気中放電を抑制することができ、絶縁信頼性を高めることができる。
＜半導体装置の製造方法について＞
次に、製造工程を順に示す断面図である図２３～図３１を用いて、実施の形態２のＭＯＳＦＥＴ２００の製造方法について説明する。なお、以下では、図２１に示したＭＯＳＦＥＴ２０１の製造方法の説明をもってＭＯＳＦＥＴ２００の製造方法の説明に替える。なお、図１～図１８を用いて説明した実施の形態１のＭＯＳＦＥＴ１００の製造方法と同一の工程については適宜説明を省略する。
まず、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備し、単結晶基板３１上において、ＳｉＣのエピタキシャル成長を行い、エピタキシャル層３２を形成することで図２３に示すエピタキシャル基板３０を得る。
その後、フォトリソグラフィー工程によるレジストマスクの形成と、このレジストマスクを注入マスクとして用いてのイオン注入工程とを組み合わせて、エピタキシャル層３２の上層部に不純物領域を形成する工程を繰り返すことで、図２３に示すように、エピタキシャル層３２の上層部に、終端ウェル領域２、素子ウェル領域９、コンタクト領域１９、高濃度領域２０、ソース領域１１および低濃度ウェル領域２１を形成する。
次に、ＣＶＤ法によりエピタキシャル基板３０の上面Ｓ２にＳｉＯ２膜を形成し、フォトリソグラフィー工程とエッチング工程とによってＳｉＯ２膜をパターニングすることで、図２４に示すようにフィールド絶縁膜４を形成する。この際、フィールド絶縁膜４は、終端ウェル領域２の一部を覆い、終端ウェル領域２の端部を超えて終端ウェル領域２の外周側にまで延在する形状にパターニングされる。
次に、図２５に示す工程において、フィールド絶縁膜４に覆われていないエピタキシャル層３２の上面を熱酸化することによって、ゲート絶縁膜１２としてのＳｉＯ２膜ＯＸ１を形成し、その後、ＳｉＯ２膜ＯＸ１の上面に、導電性を有する多結晶珪素膜ＰＳ１を減圧ＣＶＤ法によって形成する。
次に、図２６に示す工程において、フォトリソグラフィー工程とエッチング工程により多結晶珪素膜ＰＳ１をパターニングすることによって、ゲート電極３を形成する。このとき、レジストマスクを所定のレイアウトに形成することで、終端領域において外周配線層１３を同時に形成する。外周配線層１３は、フィールド絶縁膜４の上面に一部が乗り上げるように形成されたゲート電極３よりもさらに外周側に設けられ、外周端部は終端ウェル領域２の外周端部よりも内周側に位置するように形成する。
次に、図２７に示す工程において、ＣＶＤ法により層間絶縁膜１４としてのＳｉＯ２膜ＯＸ２を形成する。
次に、図２８に示す工程において、フォトリソグラフィー工程とエッチング工程により、ＳｉＯ２膜ＯＸ２およびＯＸ１を貫通して、コンタクト領域１９およびソース領域１１に到達するコンタクトホールＣＨ１および高濃度領域２０に到達するコンタクトホールＣＨ１１を形成する。同時に、コンタクトホールＣＨ１１よりも外周側に、層間絶縁膜１４を貫通してゲート電極３に達するコンタクトホールＣＨ２、層間絶縁膜１４およびフィールド絶縁膜４を貫通して高濃度領域２０に達するコンタクトホールＣＨ３を形成する。これにより、ＳｉＯ２膜ＯＸ１はゲート絶縁膜１２となり、ＳｉＯ２膜ＯＸ２は層間絶縁膜１４となる。

次に、図２９に示す工程において、エピタキシャル基板３０の上面Ｓ２上にスパッタ法または蒸着法などにより、ソースパッド５１ｐおよびソース配線５１ｗを含むソース電極５１、ゲートパッド５２ｐおよびゲート配線５２ｗを含むゲート部５２などの表面電極５０となる材料層ＭＬ１を形成する。
また、図３０に示す工程において、材料層ＭＬ１と同様の方法によってエピタキシャル基板３０の下面Ｓ１に裏面電極８の材料層ＭＬ２を形成する。
次に、図３１に示す工程において、フォトリソグラフィー工程とエッチング工程により、材料層ＭＬ１をパターニングしてソース電極５１（ソースパッド５１ｐおよびソース配線５１ｗを含む）とゲート部５２（ゲートパッド５２ｐおよびゲート配線５２ｗを含む）とを分離して表面電極５０を形成する。
この際、図２０の断面図に示されるように、ソース配線５１ｗの外周端部および内周部の下方に、外周配線層１３が位置するようソース配線５１ｗを形成する。なお、図２０のＢ－Ｂ線の部分に限定されず、ソース配線５１ｗの外周端部および内周端部の下方の全ての領域において、外周配線層１３を形成することができる。
このような構成とすることで、ソース配線５１ｗの外周端部および内周端部の絶縁物析出を終端領域の全周において抑制し、ソース配線５１ｗおよび表面保護膜６の割れおよび剥離を抑制し、半導体装置の絶縁信頼性を高めることができる。
最後に、表面電極５０の端部とエピタキシャル基板３０の外側領域ＲＯの少なくとも一部分とを覆うように、表面保護膜６を形成することで、図２１に示されたＭＯＳＦＥＴ２０１が得られる。なお、図２３を用いて説明した工程において低濃度ウェル領域２１を形成しなければ、図２０に示されたＭＯＳＦＥＴ２００が得られる。
以上説明したように、本実施の形態２に係るＭＯＳＦＥＴ２００によれば、終端領域のソース配線５１ｗの端部で水酸化アルミニウムが生成されることを抑制することができ、ソース配線５１ｗおよび表面保護膜６の割れまたは剥離が抑制される。この結果、ソース配線５１ｗおよび表面保護膜６の割れまたは剥離に起因するリーク電流の増加および気中放電を抑制することができ、ＭＯＳＦＥＴ２００の絶縁信頼性を高めることができる。
＜半導体基板の材質の他の例＞
以上説明した実施の形態１および２の半導体装置では、エピタキシャル基板３０の材料としてＳｉＣを用いる例を示したが、これに限定されるものではなく、エピタキシャル基板３０の材料としては、窒化ガリウム（ＧａＮ）など他のワイドバンドギャップ半導体を用いることもできる。
また、実施の形態１および２の半導体装置としてＭＯＳＦＥＴを例示したが、これに限定されるものではなく、ＭＯＳＦＥＴ以外のトランジスタ、例えば、ＪＦＥＴ（Junction FET）、または、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等に本開示を適用することもできる。
＜トランジスタの他の例＞
また、実施の形態１のＭＯＳＦＥＴ１００および実施の形態２のＭＯＳＦＥＴ２００は、プレーナ型のトランジスタとして例示したが、トレンチ型のトランジスタに本開示を適用することもできる。
＜実施の形態３＞
本実施の形態３に係る電力変換装置および電力変換装置の製造方法について説明する。本実施の形態３は、以上に記載された実施の形態１および２に係る半導体装置を電力変換装置に適用するものであり、以下の説明においては、実施の形態１および２で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜電力変換装置の構成について＞
適用する電力変換装置は特定の用途のものに限定されるものではないが、以下では、三相のインバータに適用する場合について説明する。
図３２は、本実施の形態３に係る電力変換装置２２００を含む電力変換システムの構成を概略的に示すブロック図である。
図３２に示す電力変換システムは、電源２１００、電力変換装置２２００および負荷２３００を有している。電源２１００は、直流電源であり、電力変換装置２２００に直流電力を供給する。電源２１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池または蓄電池などで構成することができる。また、電源２１００は、交流系統に接続された整流回路またはＡＣ－ＤＣコンバータで構成することができる。また、電源２１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ－ＤＣコンバータによって構成することもできる。
電力変換装置２２００は、電源２１００と負荷２３００との間に接続された三相のインバータである。電力変換装置２２００は、電源２１００から供給された直流電力を交流電力に変換し、負荷２３００に当該交流電力を供給する。
また、電力変換装置２２００は、図３２に示されるように、直流電力を交流電力に変換して出力する変換回路２２０１と、変換回路２２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路２２０２と、駆動回路２２０２を制御するための制御信号を駆動回路２２０２に出力する制御回路２２０３とを備えている。
負荷２３００は、電力変換装置２２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷２３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置２２００の詳細を説明する。変換回路２２０１は、スイッチング素子と還流ダイオードとを備える（図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、電源２１００から供給される直流電力を交流電力に変換し、さらに、負荷２３００に供給する。
変換回路２２０１の具体的な回路構成は種々のものがあるが、本実施の形態３に係る変換回路２２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードで構成することができる。
変換回路２２０１におけるそれぞれのスイッチング素子には、上述した実施の形態１および２の何れかにおける半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（Ｕ相、Ｖ相およびＷ相）を構成する。そして、それぞれの上下アームの出力端子、すなわち、変換回路２２０１の３つの出力端子は、負荷２３００に接続される。
駆動回路２２０２は、変換回路２２０１のスイッチング素子を駆動するための駆動信号を生成し、変換回路２２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、後述する制御回路２２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧未満の電圧信号（オフ信号）となる。
制御回路２２０３は、負荷２３００に所望の電力が供給されるよう変換回路２２０１のスイッチング素子を制御する。具体的には、負荷２３００に供給すべき電力に基づいて変換回路２２０１のそれぞれのスイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御によって、変換回路２２０１を制御することができる。
そして、制御回路２２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が、オフ状態となるべきスイッチング素子にはオフ信号がそれぞれ出力されるように、駆動回路２２０２に制御指令（制御信号）を出力する。駆動回路２２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態３に関する電力変換装置２２００では、変換回路２２０１のスイッチング素子として上述された実施の形態１および２の何れかにおける半導体装置を適用するため、通電サイクルを経た後のオン抵抗を安定させることができる。
このように実施の形態１および２に係る半導体装置を電力変換装置２２００に適用した場合、通常は半導体装置はゲルまたは樹脂などに埋め込まれて使用するが、これらの材料も完全には水分を遮断することはできないため、実施の形態１および２で示された構成により半導体装置の絶縁保護が維持される。すなわち。実施の形態１および２で示された構成の半導体装置が適用されることによって、電力変換装置２２００の信頼性を高めることができる。
なお、本実施の形態３では、２レベルの三相インバータに実施の形態１および２の半導体装置を適用する例を説明したが、実施の形態１および２の半導体装置の適用例はこれに限られるものではなく、種々の電力変換装置に実施の形態１および２の半導体装置を適用することができる。
また、本実施の形態３では、２レベルの電力変換装置について説明したが、３レベルまたはマルチレベルの電力変換装置に実施の形態１および２の半導体装置を適用することができる。また、単相負荷に電力を供給する場合には、単相のインバータに実施の形態１および２の半導体装置を適用することができる。
また、直流負荷などに電力を供給する場合には、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータに、実施の形態１および２の半導体装置を適用することもできる。
また、実施の形態１および２の半導体装置が適用された電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器または非接触給電システムの電源装置として用いることもできる。また、実施の形態１および２の半導体装置が適用された電力変換装置は、太陽光発電システムまたは蓄電システム等におけるパワーコンディショナーとして用いることもできる。
＜電力変換装置の製造方法について＞
次に、本実施の形態３に関する電力変換装置の製造方法を説明する。まず、実施の形態１および２に記載された製造方法で半導体装置を製造する。そして、当該半導体装置を有する変換回路２２０１を電力変換装置２２００に組み込む。変換回路２２０１は、入力される電力を変換して出力するための回路である。
そして、電力変換装置２２００に駆動回路２２０２を組み込む。駆動回路２２０２は、半導体装置を駆動するための駆動信号を当該半導体装置に出力するための回路である。そして、電力変換装置２２００に制御回路２２０３を組み込む。制御回路２２０３は、駆動回路２２０２を制御するための制御信号を駆動回路２２０２に出力するための回路である。
実施の形態１および２に記載された半導体装置、すなわち半導体スイッチング素子は、ＳｉＣ半導体で構成される例を示したが、ＳｉＣ半導体以外のワイドバンドギャップ半導体で構成されるスイッチング素子とすることができる。
非Ｓｉ半導体であるワイドバンドギャップ半導体としては、炭化珪素以外に、窒化ガリウム系材料またはダイヤモンドなどがある。ワイドバンドギャップ半導体で構成されるスイッチング素子は、Ｓｉ半導体ではユニポーラ動作が困難な高電圧領域でも使用可能であり、スイッチング動作時に発生するスイッチング損失を大きく低減できる。そのため、電力損失の大きな低減が可能となる。
また、ワイドバンドギャップ半導体で構成されるスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。
また、ワイドバンドギャップ半導体で構成されるスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。
上記各実施の形態では、各構成要素の物性、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらは全ての局面において例示であって、記載されたものに本開示が限られることはない。よって、例示されていない無数の変形例が、本開示の範囲内において想定される。
例えば、任意の構成要素を変形、追加または省略する場合、および、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、それを他の実施の形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていても良い。さらに、本開示を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物を含んでも良く、また、１つの構成要素が、ある構造物の一部に対応しても良い。また、本開示の各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
この開示は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この開示がそれに限定されるものではない。例示されていない無数の変形例が、この開示の範囲から外れることなく想定され得るものと解される。また、本明細書における説明は、本開示の全ての目的のために参照されるものであり、特段の記載がない限り、従来技術であると自認するものではない。

Claims (16)

  1. 半導体基板の厚み方向に主電流が流れる活性領域を有する半導体装置であって、
    前記半導体基板は、
    前記活性領域が設けられた内側領域と前記内側領域を囲む外側領域とに区分され、
    前記半導体装置は、
    第１導電型の半導体層と、
    平面視において前記内側領域を囲むように前記半導体層の上層部に選択的に設けられた、前記第１導電型とは異なる導電型の第２導電型の終端ウェル領域と、
    前記終端ウェル領域の上層部に選択的に設けられた第１または第２導電型の不純物領域と、
    前記半導体基板の第１の主面とは反対側の第２の主面側に設けられた表面電極と、
    前記第１の主面上に設けられた裏面電極と、
    前記終端ウェル領域の上部を部分的に覆うように設けられた絶縁膜と、
    少なくとも一部が前記絶縁膜の上部に設けられ、平面視において前記内側領域を囲む外周配線層と、
    前記絶縁膜および前記外周配線層を少なくとも覆う層間絶縁膜と、を備え、
    前記終端ウェル領域は、
    前記内側領域と前記外側領域との境界から前記外側領域に延在し、
    前記表面電極は、前記内側領域から前記層間絶縁膜の上部にかけて設けられ、前記層間絶縁膜を貫通して前記不純物領域に達する第１のコンタクトホールを介して前記不純物領域に接続され、
    前記外周配線層は、
    前記内側領域に設けられ、前記外側領域まで引き出されたゲート電極と離間し、
    平面視において前記内側領域とは反対側である外周側の外周端部が、平面視において前記内側領域とは反対側の前記終端ウェル領域の外周端部よりも内周側に位置すると共に、前記層間絶縁膜の上部の前記表面電極の端部の下方から、さらに外側に位置するように設けられる、半導体装置。
  2. 前記外周配線層は、
    前記内側領域を囲む全周において、前記外周端部が、前記層間絶縁膜の上部の前記表面電極の前記端部の下方から、さらに外側に位置するように設けられる、請求項１記載の半導体装置。
  3. 前記外周配線層は、
    前記外周端部が、前記層間絶縁膜の上部の前記表面電極の前記端部の下方から少なくとも１μｍさらに外側に位置するように設けられる、請求項１記載の半導体装置。
  4. 前記表面電極は、
    前記層間絶縁膜を貫通して前記外周配線層に達する第２のコンタクトホールを介して前記外周配線層に接続される、請求項１記載の半導体装置。
  5. 前記表面電極は、
    前記層間絶縁膜の上部の前記端部において、前記第２のコンタクトホールを介して前記外周配線層に接続される、請求項４記載の半導体装置。
  6. 半導体基板の厚み方向に主電流が流れる活性領域を有する半導体装置であって、
    前記半導体基板は、
    前記活性領域が設けられた内側領域と前記内側領域を囲む外側領域とに区分され、
    前記半導体装置は、
    第１導電型の半導体層と、
    平面視において前記内側領域を囲むように前記半導体層の上層部に選択的に設けられた、前記第１導電型とは異なる導電型の第２導電型の終端ウェル領域と、
    前記終端ウェル領域の上層部に選択的に設けられた第１または第２導電型の不純物領域と、
    前記半導体基板の第１の主面とは反対側の第２の主面側に設けられた表面電極と、
    前記第１の主面上に設けられた裏面電極と、
    前記終端ウェル領域の上部を部分的に覆うように設けられた絶縁膜と、
    少なくとも一部が前記絶縁膜の上部に設けられた外周配線層と、
    前記絶縁膜および前記外周配線層を少なくとも覆う層間絶縁膜と、を備え、
    前記終端ウェル領域は、
    前記内側領域と前記外側領域との境界から前記外側領域に延在し、
    前記内側領域は、
    トランジスタの最小単位構造が複数設けられて前記活性領域を構成し、
    前記表面電極は、
    前記トランジスタのゲート電極に電気的に接続されるゲート部と、
    前記トランジスタのソース領域電極に電気的に接続されるソース電極と、を有し、
    前記ゲート電極は、
    少なくとも一部が前記絶縁膜の上部に設けられ、
    前記ソース電極は、
    前記内側領域から前記層間絶縁膜の上部にかけて設けられ、前記層間絶縁膜を貫通して前記不純物領域に達する第１のコンタクトホールを介して前記不純物領域に接続されるソースパッドと、前記ソースパッドと接続されるソース配線と、を含み、
    前記ゲート部は、
    前記ソースパッドから離間して、平面視で前記ソースパッドを囲むように前記層間絶縁膜の上部に設けられ、前記層間絶縁膜を貫通して前記絶縁膜の上部の前記ゲート電極に達する第２のコンタクトホールを介して前記ゲート電極に接続されるゲート配線と、前記ゲート配線に接続されるゲートパッドと、を含み、
    前記ソース配線は、前記ゲート配線と離間して、平面視で前記ゲート配線を囲むように前記層間絶縁膜の上部に設けられ、
    前記外周配線層は、
    平面視において前記ゲート電極を囲むように前記絶縁膜上に設けられ、
    前記内側領域とは反対側である外周側の外周端部が、平面視において前記内側領域とは反対側の前記終端ウェル領域の外周端部よりも内周側に位置すると共に、前記ソース配線の外周端部の下方から、さらに外側に位置し、かつ、前記ソース配線の内周端部の下方から、さらに内側に位置するように設けられる、半導体装置。
  7. 前記外周配線層は、
    前記ゲート電極を囲む全周において、前記外周端部が、前記ソース配線の前記外周端部の下方から、さらに外側に位置し、かつ、前記ソース配線の前記内周端部の下方から、さらに内側に位置するように設けられる、請求項６記載の半導体装置。
  8. 前記外周配線層は、
    前記外周端部が、前記ソース配線の前記外周端部の下方から少なくとも１μｍさらに外側に位置し、かつ、前記ソース配線の前記内周端部の下方から少なくとも１μｍさらに内側に位置するように設けられる、請求項６記載の半導体装置。
  9. 前記ソース配線は、
    前記層間絶縁膜を貫通して前記外周配線層に達する第３のコンタクトホールを介して前記外周配線層に接続される、請求項６記載の半導体装置。
  10. 前記ソース配線は、
    前記ソース配線の前記外周端部において前記第３のコンタクトホールを介して前記外周配線層に接続される、請求項９記載の半導体装置。
  11. 前記ソース配線は、
    前記ソース配線の前記内周端部において前記第３のコンタクトホールを介して前記外周配線層に接続される、請求項９記載の半導体装置。
  12. 前記半導体層は、炭化珪素半導体層である、請求項１または請求項６記載の半導体装置。
  13. 前記層間絶縁膜は、ホウ素またはリンの元素組成を有する、請求項１または請求項６記載の半導体装置。
  14. 前記終端ウェル領域の単位面積当たりの不純物濃度が２×１０１３ｃｍ－２以上である、請求項１または請求項６記載の半導体装置。
  15. 前記半導体基板は、
    前記半導体層の上層部に選択的に設けられた、第２の導電型のウェル領域を有し、
    前記ウェル領域は、
    前記終端ウェル領域の不純物濃度以下の不純物濃度を有する、請求項１または請求項６記載の半導体装置。
  16. 請求項１から請求項１５のうちの何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する変換回路と、
    前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路と、を備える、電力変換装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235331A (ja) 2007-03-16 2008-10-02 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
WO2010125661A1 (ja) 2009-04-30 2010-11-04 三菱電機株式会社 半導体装置及びその製造方法
JP2013026563A (ja) 2011-07-25 2013-02-04 Mitsubishi Electric Corp 炭化珪素半導体装置
WO2020208761A1 (ja) 2019-04-11 2020-10-15 三菱電機株式会社 半導体装置および電力変換装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536944B2 (en) 2012-12-04 2017-01-03 Denso Corporation Semiconductor device and method of manufacturing same
CN106463541B (zh) * 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置
JP7000240B2 (ja) * 2018-04-18 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235331A (ja) 2007-03-16 2008-10-02 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
WO2010125661A1 (ja) 2009-04-30 2010-11-04 三菱電機株式会社 半導体装置及びその製造方法
JP2013026563A (ja) 2011-07-25 2013-02-04 Mitsubishi Electric Corp 炭化珪素半導体装置
WO2020208761A1 (ja) 2019-04-11 2020-10-15 三菱電機株式会社 半導体装置および電力変換装置

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