JPH05198816A - 半導体装置 - Google Patents
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Abstract
間寄生ダイオードが逆回復動作する場合の破壊耐量を向
上させる。 【構成】複数のトランジスタ6が並列接続されたセル領
域1の外周部10に少なくとも1列以上のダイオード9
あるいはダイオード27を形成する。
Description
タに関し、特に安全動作領域の改善をした縦型電界効果
トランジスタに関する。
8,図9に示す。
スタの平面図であり、微細な縦型電界効果トランジスタ
が並列接続されたMOSFETのセル領域(活性領域)
1、耐圧をささえる外周部2、ソースパッド部3、ゲー
トパッド部4、ゲート直列抵抗の増大を抑えるゲートフ
ィンガー部5より構成されている。
ありMOSFETのセル領域1の縁端部の構造を示すも
のである。従来の縦型電界効果トランジスタでは図8
(B)に示すようにゲートパッド部4に隣接したMOS
FETのセル領域1の縁端部に微細な縦型電界効果トラ
ンジスタ6が配置され、ゲートフィンガー部5、外周部
2に隣接したMOSFETのセル領域1の縁端部でも同
様になっている。図9(A)は図8(A)のX−Xに沿
った断面図、図9(B)は図8(A)のY−Yに沿った
断面図、図9(C)は図8(A)のZ−Zにおける断面
図である。従来のN型縦型電界効果トランジスタではゲ
ートフィンガー22、ゲート電極(ゲートパッド)2
3、外周部のゲートフィンガー22及びフィールドプレ
ート24を形成する領域の下の半導体領域には、空乏層
の延びを助け耐圧の劣化を起こさないようにするために
Pウェル20が形成されている。この場合、図9(C)
の外周部のPウェル20はフィールドプレート24とソ
ース電極18が電気的に接続される事によりソース電極
18と同電位にバイアスされている。また図9(A)の
ゲートフィンガー22の下のPウェル20及び図9
(B)のゲートパッド部23の下のPウェル20はソー
ス電極と同電位あるいは浮遊電位のどちらでもいいが、
通常はソース電極と同電位となる様にゲートフィンガー
22の下のPウェル20とゲートパッド部23の下のP
ウェル20及び外周部のPウェル20(図9(C))と
を連続したパターンで形成しフィールドプレート24か
らソース電位を与えるような構造となっている。
果トランジスタでは、図9に示すように、MOSFET
のセル領域1の縁端部に隣接するように、空乏層を延ば
すためのPウェル20が形成されているが、その上部に
は空乏層の延びを助け、安定なものとするためにゲート
電極14がMOSFETのセル領域1から連続して形成
されており、またゲート電極14の上部には、ゲート電
極と接続をとるゲートフィンガー22やゲートパッド2
3が形成されている。このため、Pウェル20とフィー
ルドプレート24とを接続して、Pウェル20にソース
電位を与えるためには、Pウェル20をMOSFETの
セル領域1の外周方向へ延長して形成したうえで、その
延長部にコンタクトホールを形成しなければならない。
ト24との接続点の、MOSFETセル領域1からの距
離が大きくなるので、MOSFETのセル領域1の近傍
に位置するPウェル20の部分とフィールドプレート2
4との間の動作抵抗は、フィールドプレート24の直下
に位置するPウェル20の部分の動作抵抗よりも、かな
り大きな値となる。
Pウェル20の部分と、MOSFETのセル領域1の縁
端部のMOSFETセル6の断面を図7に示すように、
局部的な電流集中による素子破壊の問題もある。
ェル20及びPベース15をアノードとし、N- ドレイ
ン12及びN+ ドレイン11をカソードとする寄生ダイ
オード31が接続されている。この寄生ダイオード31
が、回路の動作に従って、順方向バイアスから逆方向バ
イアスに切り換わる状況を考えると、順方向バイアス時
にPウェル20及びPベース15からN- ドレイン12
内に注入された少数キャリアである正孔は、逆方向バイ
アスに切り換わったとき、MOSFETのセル領域1の
近傍に位置するPウェル20の部分とフィールドプレー
ト24との間の動作抵抗が大きいため、Pウェル20に
再び吸収される割合は少なく、Pウェル20に隣接する
MOSFETセル6のPベース15に吸収される。この
ために生じる電流は、図7に示すように、N+ ソース1
6をエミッタ、Pベース15をベース、N- ドレイン1
2をコレクタとする寄生NPNトランジスタ30のベー
ス電流として作用し、寄生トランジスタ30をオンさ
せ、N- ドレイン12からN+ ソース16へ電流を集中
して流し、素子の破壊を引き起こす恐れがあった。
基板の一主面上に、外部引き出し用の電極パッド部と、
複数のMOSFET電界効果トランジスタが並列接続さ
れたセル領域とを有する半導体装置において、半導体基
板にこの半導体基板を一方の電極領域とする複数のダイ
オードがセル領域の外周部の少なくとも一部に列状に形
成されている半導体装置が得られる。
領域のトランジスタの各ソース電極と接続されたソース
電極パッド部と、セル領域のトランジスタの各ゲート電
極と接続されたゲート電極パッド部とを含み、半導体基
板の他の主面上にドレイン電極を有する前述の半導体装
置が得られる。
ダイオードが少なくとも1列以上の列をなして形成され
ている前述の半導体装置が得られる。
る。
ある半導体装置を示す平面図であり、MOSFETのセ
ル領域1、耐圧をささえる外周部2、ソースパッド部
3、ゲートパッド部4、ゲート直列抵抗を抑えるための
ゲートフィンガー部5、微細なダイオードが形成されて
いる領域10から構成されている。
あり、微細なダイオード9がMOSFETのセル領域1
の縁端部すなわちゲートパッド部4と隣接された領域1
0に1列形成されている。本発明の効果は1列で充分得
られるが必要に応じ2列あるいは3列とする事により、
より大きな効果が得られる。
1(A)のX−X、Y−Y、およびZ−Zにおける断面
図である。
ては2×1018/cm3 程度にアンチモンがドープされ
たN+ ドレイン11に1Ωcm(約5.6×1015/c
m3 )程度にリンがドープされた厚さ約12μmのエピ
タキシャル層(N- ドレイン)12が形成されたものが
用いられる。Pウェル20はパターニングされた酸化膜
をマスクにボロンをイオン注入して形成され打ち込みエ
ネルギー70keV、ドーズ量1×1014/cm2 、熱
処理が1200℃60分の場合には深さ約4μm、表面
濃度は約1×1018/cm3 である。13は厚さ約50
0オングストロームのゲート酸化膜、14は5×1018
/cm3 程度にリンをドープされた厚さ約6000オン
グストロームのポリシリコンよりなるゲート電極であ
る。
ボロンのイオン注入により形成され打込みエネルギー7
0keV、ドーズ量9×1013/cm2 、熱処理が11
40℃180分の場合には深さ約3.5μm、表面濃度
は約1×1018/cm3 である。Nソース16はバック
ゲート25及びダイオードセル9を形成するためのマス
クとゲート電極14をマスクにリンのイオン注入により
形成され、打込みエネルギー80keV、ドーズ量5×
1015/cm2 、熱処理が1000℃30分の場合には
深さ約1μm、表面濃度は約1×1020/cm3 であ
る。酸化膜17はリンを約8モル含んだ厚さ約5000
オングストロームの膜であるChemical Vap
or Deposition(CVD)により形成され
る。
3.5μmのアルミが蒸着され所定のパターンにパター
ニングされソース電極18、ゲートフィンガー22、ゲ
ートパッド23、フィールドプレート24が形成され
る。
のPウェル20の部分と、MOSFETのセル領域1の
縁端部のダイオードセル9の断面図である。
は、Pウェル20及びPベース15をアノードとし、N
- ドレイン12及びN+ ドレイン11をカソードとする
寄生ダイオード31が接続されている。この寄生ダイオ
ード31が、回路の動作に従って、順方向バイアスから
逆方向バイアスに切り換わるとき、順方向バイアス時に
Pウェル20及びPベース15からN- ドレイン12内
に注入された少数キャリアである正孔は、MOSFET
のセル領域1の近傍に位置するPウェル20の部分とフ
ィールドプレート24との間の動作抵抗が大きいため、
Pウェル20に再び吸収される割合は少なく、MOSF
ETのセル領域1の方向へ移動していく。
には、ダイオードセル9が形成されているため、この正
孔はダイオードセル9によって効率よく吸収され、ダイ
オードセル9に隣接するMOSFETセル6に大量に吸
収されることがない。、従って、本実施例においては、
図3に示す寄生トランジスタ30がオンするのを防ぐこ
とができ、大電流の集中による素子の破壊を防止するこ
とができる。
ETセル6を形成するためのパターンを部分的に変更す
ることによって容易に形成できるが、他の形態として、
MOSFETセル6とは異なった、例えば細長い帯状の
ストライプセルや、長方形セル、あるいはこれらの組合
せとして形成することができる。また、ダイオードセル
のPベース15は、Pウェル20と同一工程で形成して
もよい。
装置を示す平面図である。本実施例においては、第1の
実施例とは異なり、図4(A)に示すように、MOSF
ETのセル領域1の周囲には、ダイオード・MOSFE
Tセル形成領域28が置かれている。
大図である。図4(B)に示すように、ダイオード・M
OSFETセル形成領域28には、ダイオード・MOS
FETセル27が形成されており、かつ、ダイオード・
MOSFETセル27は、ゲートパッド部4との位置関
係によって、N+ ソース形成領域29を所定の側面に有
している。
に、図で下側の側面においてゲートパッド部4に接す
る、ダイオード・MOSFETセル27−aは、上側の
側面にN+ ソース形成領域29を備え、このN+ ソース
形成領域29においてはN+ ソースを形成して、MOS
トランジスタとして動作し、他の側面においては、ダイ
オードとして動作する。同様に、図で左側の側面におい
てゲートパッド部4に接するダイオード・MOSFET
セル27−cは、右側の側面にN+ ソース形成領域29
を備えており、図で左下の角部でゲートパッド部4に接
するダイオード・MOSFETセル27−bは、上側及
び右側の側面にN+ ソース形成領域29を備えている。
尚、ゲートパッド部4に接しないMOSFETセル6
は、図4(c)に示すように、従来の縦型トランジスタ
と同様に、すべての側面にN+ ソースが形成されてい
る。
3(A)のX−X、Y−Y、Z−Zにおける断面図であ
る。
に、Pウェル20に隣接するダイオード・MOSFET
セル27においては、Pウェル20に隣り合う側の側面
にはN+ ソース領域が形成されておらず、ダイオード構
造となっている。従って、Pウェル20とN- ドレイン
12との間、及びPベース15とN- ドレイン12との
間に形成される寄生ダイオードが順方向バイアスから逆
方向バイアスへ切り換わる逆回復時において、Pウェル
20及びPベース15からN- ドレイン12へ注入され
た正孔は、効率よくダイオード・MOSFETセル27
のダイオード構造の部分に吸収される。従って本実施例
においては、ダイオード・MOSFETセル27のMO
SFET構造の部分及びMOSFETセル6において形
成される寄生トランジスタをオンさせることがなく、大
電流の集中による素子の破壊を防止することができる。
OSFETセル27は、従来の半導体装置においてN+
ソース16を形成する場合に用いるマスクパターンを部
分的に変更することで、簡単に形成することができる。
装置を示す平面図である。ただし、ゲートパッド部4の
周囲のMOSFETセル6及びダイオードセル9の形成
される領域を拡大して示している。
おいて、MOSFETセル6及びダイオードセル9の、
Pベース拡散用のゲートポリシリコン開口部7及びソー
ス電極用コンタクトホール8を8角形の形状としてあ
る。これにより、本実施例においては、Pベース領域の
コーナー部26において、チャネル不純物濃度の低下を
抑える事ができ、MOSFETとしての特性を安定なも
のとすることができるとともに、ダイオードセル9のダ
イオードの特性を安定で均一なものにでき、半導体装置
全体の信頼度を向上させることができる。
にも、同様に形成することができる。
ETのセル領域1の近傍に位置する、Pウェル20の動
作抵抗の大きな部分に隣接して、1列以上のダイオード
セル9が配置されているため、ソース・ドレイン間の寄
生ダイドード31が順方向バイアスから逆方向バイアス
へと、逆回復する時、図3に示すように、N- ドレイン
12に注入されていた少数キャリアが寄生トランジスタ
30をターンオンさせるのに充分なベース電流を流すこ
となく、ダイオードセル9によって効率的に引き出され
るため電流集中による破壊に対する耐量は大幅に向上す
るという効果がある。
つダイオード・MOSFETセル27を配置した場合
も、逆回復時に少数キャリアの集中する、Pウェル20
に近い側の側面には寄生トランジスタ30は形成されて
いないため、同様に効率的に少数キャリアを引き出すこ
とができ、破壊耐量は大幅に向上するという効果があ
る。
チャネルMOSFETで1F (ダイオードの順方向電
流)=40Aを流した後逆回復動作をさせドレイン・ソ
ース間の逆回復電圧の傾き(dv/dt)を測定した例
では、従来構造の破壊耐量が約3V/nsであったのに
対し本発明の構造では約15V/nsと約5倍の破壊耐
量の向上の効果があった。
つダイドードセル27を配置した場合、MOSFET動
作をする領域を全くもたないダイオードセル9を配置し
た場合と比較して、ダイオードセルを含めた全セル数が
同数の時、約5%のオン抵抗の低減効果があった。
コンの開口部を八角形状にする事により四角形セルに比
べコーナー部のチャネルピーク濃度が高くなるため寄生
NPNトランジスタのベース抵抗が低く抑えられ、約1
0%の破壊耐量の向上の効果があった。
示す平面図、図1(B)は図1(A)のA部の拡大図で
ある。
面図、図2(B)は図1(A)のY−Yにおける断面
図、図2(C)は図1(A)のZ−Zにおける断面図で
ある。
る。
す平面図、図4(B)は図4(A)のA部の拡大図、図
4(C)は図4(B)に示したセルの構造を示す平面図
である。
図、図5(B)は図4(A)のY−Yにおける断面図、
図5(C)は図4(A)のZ−Zにおける断面図であ
る。
である。
の破壊の様子を示した図である。
を示す平面図、図8(B)は図8(A)のA部の拡大図
である。
図、図9(B)は図8(A)のY−Yにおける断面図、
図9(C)は図8(A)のZ−Zにおける断面図であ
る。
Claims (3)
- 【請求項1】 半導体基板の一主面上に、外部引き出し
用の電極パッド部と、複数のトランジスタが並列接続さ
れたセル領域とを有する半導体装置において、前記半導
体基板に前記半導体基板を一方の電極領域とする複数の
ダイオードを前記セル領域の外周部の少なくとも一部に
一列以上の列をなして形成されていることを特徴とする
半導体装置。 - 【請求項2】 前記トランジスタはMOS型電界効果ト
ランジスタであり、前記電極パッド部が前記セル領域の
前記トランジスタの各ソース電極と接続されたソース電
極パッド部と、前記セル領域の前記トランジスタの各ゲ
ート電極と接続されたゲート電極パッド部とを含み、前
記半導体基板の他の主面上にドレイン電極を有すること
を特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記ゲート電極パッド部外周に、前記複
数のダイオードが少なくとも1列以上の列をなして形成
されていることを特徴とする請求項2記載の半導体装
置。
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JP24857591 | 1991-09-27 | ||
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Publications (2)
Publication Number | Publication Date |
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JP2817536B2 JP2817536B2 (ja) | 1998-10-30 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP4256671A Expired - Lifetime JP2817536B2 (ja) | 1991-09-27 | 1992-09-25 | 半導体装置 |
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