JPS61124178A - 電界効果型半導体装置 - Google Patents

電界効果型半導体装置

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JPS61124178A
JPS61124178A JP24752284A JP24752284A JPS61124178A JP S61124178 A JPS61124178 A JP S61124178A JP 24752284 A JP24752284 A JP 24752284A JP 24752284 A JP24752284 A JP 24752284A JP S61124178 A JPS61124178 A JP S61124178A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電界効果型半導体装置に関し、特に破壊耐量
を改善した電界効果型半導体装置に関するものである。
［従来の技＃Ｉ］ 従来、この種の半導体装置として第５図に示すものがあ
った。第５図は、従来のパワーＭＯＳ電界効果トランジ
スタ（以下電界効果トランジスタをＦＥＴと記す）の断
面図である。初めに、この装置の構成について説明する
。ドレイン電極８表面に半導体基板である第１導電形の
高濃度トレイン領域１ｂが形成されており、この領域表
面に第１導電形の低濃度ドレイン領域１ａが形成されて
いる。第１１３電形の低濃度ドレイン領域１８表面に、
この領域とは反対の導電形の第２）ｓ画形半導体領域２
が間隔を隔てて複数個形成されており、各第２導電形半
導体領域２内に１１導電形のソース領域３が間隔を隔て
て２個形成されている。各第２導電形半導体領域２は凸
部２１を有しており、７はチャンネル形成領域である。
各第１導電形のソース領域３表面の一部およびこれら領
域間の第２導電形半導体領域２表面にソース電極６が形
成されており、さらにこのソース電極６はそこから半導
体基板１ｂに平行に左右に延びている。また、各第２導
電形半導体領域２間の第１１３電形の低濃度ドレイン領
域１ａ表面、第１導電形の低濃度ドレイン領域１ａと各
第１導電形のソース領域３闇の各第２導電形半導体領域
２表面、および各第１導電形のソース領域３表面の一部
に＠ｌｌ膜４が形成されている。絶ｌ１１１４表面にゲ
ート電極５が形成されており、ゲート電極５表面に絶縁
！１１４を介して上述の半導体基板１ｂに平行に延びて
いるソース電極６が形成されている。パワーＭＯ８ＦＥ
Ｔは、このような基本ユニットが多数並列接続された構
造をしている。
次に、この装置の動作について説明する。ドレイン電極
８とソース電極６間にドレイン電圧を印加した状態でゲ
ート電極５とソース電極６間にゲート電圧を印加すると
、チャンネル形成領域７にチャンネルが形成され、ドレ
イン電極８とソース電極６間にドレイン電流が流れる。
このとき、ゲート電極５とソース電極６間に印加するゲ
ート電圧を制御することによって、ドレイン電極８とソ
ース電極６間を流れるドレイン電流を制御することがで
きる。ソース電極６による第２導電形半導体領域２と第
１導電形のソース領域３の短絡は、チャンネル形成領域
７の電位を固定さすために不可欠である。
パワーＭＯ８ＦＥＴは、小数キャリアの注入。
蓄積が基本的には問題にならないため高速動作が可能で
あるという利点がある反面、バイポーラ（以下ＢＩＰと
記す）トランジスタ、サイリスタで小数キャリアによる
伝導度変調により高抵抗領域のＯＮ抵抗が下がるという
機構がないため、ＯＮ抵抗がＳＩＰ素子に比べて大きい
。このため、パワーＭＯ８Ｆ　Ｅ　Ｔでは活性部の周辺
長の増大と第１導電形の低濃度ドレイン領域である高抵
抗領域１ａの１１Ｍ化が、電流容量増大のために懸案と
なっている。高抵抗領域１ａは、半導体素子の耐圧特性
が許す限り薄くするのが効果的な設計といえる。それに
もかかわらず、凸部２１が存在するのは次のような理由
による。
第６図は、従来のパワーＭＯ３ＦＥＴの出力特性を示す
図である。第２導電形半導体領域２に凸部２１がない場
合、降伏電流が流れると瞬時に半導体素子が破壊する領
内がある。以下にこの破壊モードの説明を行なう。第７
Ａ図は、凸部２１がない場合のＭＯＳＦＥＴの基本構成
単位の断面図であり、第７Ｂ図は、第７Ａ図の等価回路
を示す図である。ソース−ドレイン間に印加した電圧を
増大させていき、低濃度ドレイン領域１ａと第２導電形
半導体領域２の降伏電圧値に達すると、第７八図中に矢
印で示した降伏電流が流れる。ソー−〇− ス領ｉ１！３の両端では、第７Ｂ図に示すように実質的
にＢＩＰＩ−ランジスタが寄生している構造となってい
る。このため、ソース領域３の下に流れ込む電流Ｊｃは
、抵抗Ｒａを経てソース電極６から流れ出るのであるが
、以下の（１）式の条件を満たすとこの寄生トランジス
タが導通する状態が出現する。
０．６Ｖ＜Ｊｃ　ＸＲａ　　　−（１）この現象は、パ
ワーＭＯ８ＦＥＴのごく一部の領域でまず起こるし、ま
た導通した後も安定した状態はとり得ずブロッキング発
振状態に入る。このような状況で半導体素子は短時間で
破壊する。
このモードの破壊は、第２導電形半導体領域２に凸部２
１を形成すれば、降伏は第２導電形半導体領域２の中央
のみで起こるようになり、ソース領域３下の降伏電流を
小さくすることと、ソース領域３ｒの抵抗Ｒａが小さく
なることから著しく改善できる。このように、従来の構
造においてもソース−ドレイン間の降伏現象（一般にい
う半導体素子の一時降伏現象）には対処できている。
［発明が解決しようとする問題点］ 一般にＭＯＳＦＥＴは、ＢＴＰトランジスタで深刻な問
題となる２次破壊現象がないと言われているが、この発
明の対象にしている縦型のパワーＭＯ８Ｆ　Ｅ　Ｔには
寄生トランジスタがあるため２次破壊現象が起きるとい
う問題点があった。この破壊現象は、高電圧、高速スイ
ッチング動作で起きやすいのであるが、通常のスイッチ
ング・レギュレータのように、半導体素子に印加される
電圧と電流の位相がずれている場合には問題にならない
。すなわち、半導体素子に電流が流れたまま高電圧が印
加される動作モードで初めて起きる現象である。たとえ
ば、第８図に示すインバータ回路で高速スイッチングを
行なうと、この２次破壊現象がたやすく発生する。この
回路で負荷（し）５０に流れる電流を制御するためには
、対角線上に配置されたパワーＭＯ８ＦＥＴ４０ａ　、
４０ｄの対あるいはパワーＭＯ８ＦＥＴ４０ｂ　、４０
ｃの対を任意の割合でＯＮ、ＯＦＦすることによって可
能である。負荷（Ｌ）５０を流れる電流は連続するから
、バ’７−Ｍ０８ＦＥＴ４０ａ　、４０ｄの対をＯＦＦ
にしておいてパワーＭＯ３ＦＥＴ４０ｂ、４Ｑ（ｉをＯ
Ｎ、ＯＦＦさす場合、パワーＭＯ８ＦＥＴ４０ｂ　、４
０ｃがＯＦＦのとき、負荷（Ｌ）５０を流れる電流は、
パワーＭＯ８ＦＥＴ４０ａ　、４０ｄのそれぞれと逆並
列に接続されている還流ダイオード４１ａ　、４１６を
通って電源６０に戻ることになる。この還流ダイオード
は高速用のものが必要なので、パワーＭＯ８ＦＥＴチッ
プとは別の素子が接続されているのであるが、第７Ｂ図
に示すように、パワーＭＯ８ＦＥＴの内部にはダイオー
ドが内蔵されている構造となっている。このため、還流
ダイオードを流れるべき還流電流の一部は、パワーＭＯ
８ＦＥＴチップ中を流れることになる。この状態に続い
て、’　ＯＦ　Ｆ状態のパワーＭＯ８ＦＥＴ４０ｂ　、
４０ｃにＯＮ信号を入力した時点以降の（ａ）、（ｄ）
側の還流ダイオード４１ａ　、４１ｄの電圧Ｖａ波形と
、パワーＭＯ３ＦＥＴ４０ｂ　、４０ｃに流れる電流１
□波形の例を第９図に示す。（特にパワーＭＯ３ＦＥＴ
のスイッチング・スピードを制限しなかった場合）パワ
ーＭＯ８ＦＥＴ４０ｂ　、４０ｃがＯＮすると、（ａ）
、（ｄ）側の還流ダイオード４１．４１ｄのりカバリ−
電流がほぼ直線的に増大していく。この上昇率は、電源
電圧Ｖ（ｑと配線のインダクタンスＬ、の比Ｖｃｃ／Ｌ
・で決まっている。リカバリーしていない間は、ｉｌ流
ダイオード４１８．４１ｄはごく低いインピーダンスの
値をトリ、ｔ＜’）−ＭＯ８ＦＥＴ４０ｂ　、４０ｃは
電Ｗ電圧を保持している。すなわら、パワーＭＯ８ＦＥ
Ｔ４０ｂ　、４０ｃは電源電圧が印加されたまま大電流
が流れる状態にさらされる（この状態は、一般に短絡状
態と呼ばれている）。（ａ）。
（ｄ）側の素子には、リカバリー期間の途中から急峻に
電圧が加わり始め、リカバリー電流の減衰時に過大なピ
ーク値をとる。このような短絡状態は、特に高周波動作
で還流ダイオードのりカバリ−特性が悪い場合著しいパ
ワー・ロスをもたらしパワーＭＯ８ＦＥＴの破壊の原因
となることがある。このモードの破壊は、典型としては
発熱による温度上昇が主な要因であり、２次破壊現象で
はない。
パワーＭ、０８ＦＥＴで問題となる２次破壊は、上記説
明の（ａ）、（ｄ）側のＭＯＳＦＥＴで起こる。（ａ）
、（ｄ）側のＭＯＳＦＥＴが破壊するための必要条件は
次のものである。
１）　還流電流がＭＯＳＦＥＴに流れること。
（ＭＯＳＦＥＴに直列にダイオードを結線し、還流電流
が専ら還流ダイオードにのみ流れるようにすると破壊は
起こらない。） ２）　還流電流のりカバリ一時間が、還流ダイオードよ
りもＭＯＳＦＥＴの方が長いこと。（還流ダイオードに
高速用でなく通常型を使用すれば破壊は起きない。） ３）　リカバリー動作時に加わる電圧の立ち上がりが急
峻であること。（スナバをつけ電圧の立ち上がりを抑え
ると破壊は起きない。）これらは、すべてＢＩＰトラン
ジスタをインバータに使用した場合に問題となる２次破
壊現象と基本的に同一である。このモードの２次破壊現
象は、次のように説明し得る。還流時にわずかでもパワ
ーＭＯ８ＦＥＴにＷＩ流が流れ、引続きリカバリ・一時
に急峻な電圧が印加されるまでの間に、ＭＯＳＦＥＴ内
の接合がリカバリーされきれない場合を考える。このと
きドレインの高抵抗領域１ａに残留している小数キャリ
アは、電圧が印加されると同時に電界により加速されソ
ース側の第２導電形半導体領域２に移動していく。高電
圧の立ち上がりが極めて急峻な場合には、残留している
小数キャリアがすべて第２導電形半導体領蛾２に到達す
るまでに、電界による小数キャリアのなだれｉｗ倍現象
が無視できなくなり得る。第２３４電形半導体ｍ域２に
移動する小数キャリアは、ソース領１１３の両端部に形
成されている奇生トランジスタにとってベース電流が供
給されていることに相当する。すなわち、小数キャリア
のなだれ増倍現象が（１）式で示す条件を満たせば、寄
生トランジスタは導通する。奇生トランジスタが導通す
ると、ドレインの高抵抗領域１ａに新たなキャリアが供
給される訳で、このキャリアがなだれ増倍現象により再
び奇生トランジスタのベース領域に注入されるという正
帰還ループが成立し得る。この正帰還ループの存立条件
は、基本的にドレインの高抵抗領域１ａ中の電界強度、
寄生トランジスタのエミッタ・ベース間の抵抗Ｒａ値と
直流電流増幅率ｈＦＥ値に依存する。すなわち、電界強
度が強く抵抗Ｒａと直流電流増幅率ｔｌｒｇが大きいと
、この正帰還は簡単に起こり得る。一旦正帰還状態に入
ると、電源電圧が下がり電界強度が小さくならない限り
この領域の導通は止まることはない。この状況は、半導
体素子の局所領域が高電圧を印加されたまま大電流密度
動作をしているわけで、半導体素子は早咲発熱による温
度上昇が直接の原因となって破壊することになる。結局
、このような現象を低減するのに第２導電形半導体領域
２の凸部２１は次の点で効果的である。
１）　なだれ増倍現象の発生部を寄生トランジスタ動作
が起こりやすい場所より遠ざける。
２）　抵抗Ｒａを小さくする。
しかしながら、この凸部は悪影響も及ぼし得る。
寄生トランジスタのなだれ増倍現象を抑えるためには凸
部を深くすればよいが、その場合、なだれ増倍現象の発
生部を寄生トランジスタ動作が起こりやすい部所より遠
ざけるという効果は小さくなる。また、凸部を深くする
と、凸部の占める幅が広くなり基本ユニットの面積が大
きくなってＭ　０８ＦＥＴとしての活性領域が減少する
。
また、ＭＯＳＦＥＴを高周波動作で使用する場合に対応
できるように、内蔵ダイオードにライフ・タイム・キラ
ーを入れることがあるが、この場合ＭＯ８ＦＥＴ部分が
ダイオードに近接しているために、ＭＯ８ＦＥＴ部分の
ライフ・タイムも小さくなり動作特性が悪くなる。
また、ＢＩＰｔ−ランジスタの場合は、そもそもＭＯＳ
ＦＥＴはどの高周波動作をさせないという楽な点がある
が、エミッタ・ベース間に逆バイアスを十分印加するこ
とにより、トランジスタに流れる還流時の電流を遮断し
てこのモードの２次破壊から逃れることができる。しか
しながら、パワーＭＯ８ＦＥＴには、ＢＩＰトランジス
タのように積極的に還流時の電流を遮断する機能はない
。
このため、従来の縦型パワーＭＯ８ＦＥＴには、汎用電
力用素子としては重大な欠陥があると言わざるを得ない
。ＭＯＳＦＥＴの電圧定格は、通常、静的なドレイン−
ソース間電圧Ｖｏｗｓが使用されるが、寄生トランジス
タを含むことにより上記のような動作を行なうことから
、トランジスタが静的な電圧特性であるＶｃε。でなく
、動特性であるｖｃｇ。（ｓ　ｕ　ｓ）で燐定されたと
同様に、たとえば奇生トランジスタのＶｃＩ：ｏ（＊ｕ
ｓ）に相当するような動的な特性で規定されるべきであ
り、その場合現在のＭＯＳＦＥＴの電圧定格よりも大幅
に低いものとなる。
この発明は、かかる問題点を解決するためになされたも
ので、２次破壊耐量を改善した電界効果型半導体装置を
得ることを目的とする。
［問題点を解決するための手段］ ゛　この発明にかかる電界効果型半導体ｌｉｅ！は、縦
方向に主電流の経路を有する電界効果型半導体装置にお
いて、第１導電形の半導体基板表面に電界効果により機
能する部分と明確に区別される、別の第２導電形半導体
領域であるダイオード領域を形成したものである。
［作用］ この発明においては、第１′！導電形の半導体基板表面
に電界効果により機能する部分と分離してダイオード領
域を形成したので、電界効果により機能する部分に流れ
る還流電流はダイオード領域にも分かれて流れ、電界効
果により機能する部分の寄生トランジスタ近辺を流れる
還流電流が小さくなる。
［実施例］ 前述の説明から、パワーＭＯ８ＦＥＴの２次破壊耐量を
改善するためには、 ａ）奇生トランジスタに印加される電界強度を小さくす
る。
ｂ）　奇生トランジスタのエミッタ・ベース間の抵抗Ｒ
＆値と直流電流増幅率ｈＦＩ！を小さくすること。
Ｃ）　還流時に、奇生トランジスタ近辺を流れる電流を
小さくする。
ことが効果があることがわかる。また、ｄ）　ダイオー
ド部分に流れる電流は、寄生トランジスタから離れて２
次破壊と関係しな（でもパワー・ロス源となるので小さ
いことが望ましい。
この発明は、Ｃ）の効果を第１の目的とするものである
がａ）、ｄ）の効果も併せ持つものである。また、従来
の構造中の凸部をＭＯ８ＦＥＴ部分と分離することによ
って、ＭＯＳＦＥＴ部の集積度が上がり良好な高電流特
性が改善される。
以下、この発明の実施例を図によって説明する。
なお、以下の実施例の説明において、第５図〜第９図の
説明と重複する部分については適宜その説明を省略する
。
第１図は、この発明の一実施例である電界効果型半導体
装置の断面図である。この装置の構成が第５図の装置の
構成と異なる点は、第１導電形の低濃度ドレイン領域１
８表面に、新たにダイオード領域の別の第２導電形半導
体領域９を、ＭＯ８ＦＥＴ部分と分離してかつＭＯＳ　
Ｆ　Ｅ　Ｔ部分の第２導電形半導体１ｍ２よりも深く形
成した点および凸部２１をなくした点である。このよう
な構造では、ＭＯ８ＦＥＴ部分に流れる還流電流は、ダ
イオード領域９に分かれて流れるため従来の電界効果型
半導体装置よりも小さくなる。また、従来の第２導電形
半導体領域２の凸部２１がないためにＭＯ８ＦＥＴ部分
のごく中央のみ還流電流が流れ、実質的な寄生トランジ
スタへの影響が緩和される効果がある。さらに、ＭＯ８
ＦＥＴ部分が高電圧で破壊が起こりやすいことについて
も次に述べるように好ましい効果がある。すなわち、高
電圧が印加されている場合、はとんどの電圧は第１導電
形低濃度ドレイン領域１ａで保持される。この領域の幅
が広いとその抵抗による電圧効果が大きくなるので、典
型的な高電圧素子では、低濃度ドレイン領域１ａの幅は
、定格電圧よりも大幅に低い値で空乏層が第１導電形の
高濃度ドレイン領域１ｂに到達する形になっている。こ
のため、２次破壊が問題になる電圧領域では、空乏層が
高濃度ドレイン領域１ｂの領域全体に広がる。接合の降
伏は電界の最も高い箇所で起こるので、間隔の一番狭い
ダイオード領域９と高濃度ドレイン領域１ｂの距離で決
まることとなる。たとえば、第６図のような破壊モード
については、降伏電流はダイオード部分のみに流れるの
で、破壊強度はダイオードの破壊耐量で決まりＭＯ８Ｆ
Ｅ’Ｔ部分の２次破壊は問題とならない。このことは従
来の電界効果型半導体装置における凸部２１と高濃度ド
レイン領域１ｂの関係と基本的に同じであるが、この実
施例によれば、ダイオード領域９の深さの設定に大きな
自由度があり有効な耐圧値に設定することが容易である
。ダイオード領域９の深さを大きくすると全体としての
半導体素子の耐圧は下がるのであるが、これはその特性
が悪くなったのではなく半導体素子にとって危険な電圧
にさらされないように保護機能がついたとみなすべきも
のである。従来の凸部２１は、その低濃度ドレイン領域
１ａへの深さを深くすると、半導体素子の有効面積が著
しく減るためと還流電流の奇生トランジスタへの影響が
大きくなるという制限があったために、破壊強度的には
十分な機能が果たせてなかったが、この実施例の形をと
れば従来の制限から逃れることができる。
なお、第１図中には凸部２１の記載がないが、凸部には
Ｒを下げるという効果もあるので、ダイオード領域９よ
りも浅い成る範囲で全体として最も良好な特性を示す凸
部２１のサイズがあると考えられ、この実施例は凸部の
有無にこだわるものではない。
また、従来の基本ユニットは凸部の占有面積によって６
０ミクロン角程度のサイズ以下にするこ゛とは難しかっ
たが、この実施例によれば、′基本ユニットを４０ミク
ロン角程度まで小さくすることができ、電流容態を５０
％改善することができる。
第２図は、この発明の他の実施例である電界効果型半導
体装置の断面図である。この場合には、ダ″′−ド領域
９″′低１度ドＬ′−（＞領域１°′−０、深さの制限
が特になく、ダイオード領域９に接して、第１導電形の
低濃度ドレイン領域１ａと同じ導電形でより不純物濃度
の高い高不純物濃度領域１０が形成されている。第１図
の実施例は低濃度ドレイン領域１ａの幅の差でＭＯ８Ｆ
ＥＴ部分とダイオード領域９の降伏電圧に差をつけよう
としたのに対し、この実施例は不純物濃度の差で同じ効
果を得ようとするもので、この点以外は第１図の実施例
と基本的に同じ原理に基づいている。
第３Ａ図は、この発明のさらに他の実施例である電界効
果型半導体装置の電極パターン図であり、第３Ｂ図は第
３Ａ図のＸ−Ｘ線部分断面図であり、第３Ｃ図は第３Ａ
図のＹ−Ｙ線部分断面図である。
１０はゲート電極配線であり、３０はゲート・ポンディ
ングパッドである。第３Ｃ図に示すように、ダイオード
領域９はソース・ポンディングパッド３１の直下に形成
するのが最も効率的であるが、第３Ｂ図に示すように、
ゲート電極配線１０の下の部分にも形成することができ
る。これによって、ＭＯ８ＦＥＴ部分に対するダイオー
ド領域の比率を大きくでき、ＭＯ８ＦＥＴ部分への還流
電流の影響を小さくできる。このため、電界効果型半導
体装置の高電圧における動作時の安定性が向上する。内
蔵ダイオードの面積を大きくすることは、特に外部に高
速の還流ダイオードを接続する場合は一般的に好ましく
ないが、内蔵ダイオードが高速であるために外部に還流
ダイオードを接続せずに内蔵ダイオードを還流ダイオー
ドとして使用する場合等に必要になってくる。
第４Ａ図は、この発明のさらに他の実施例である電界効
果型半導体装置の断面図であり、第４Ｂ図は第４Ａ図の
７部の部分上面図である。ダイオード領域９は周辺の深
いダイオード領域９ａとその内側の浅いダイオード領域
９ｂとからなっているとともに、ダイオード領域９とソ
ース電極６の接続が浅いダイオード領域９ｂのほぼ中央
から狭い電極形成部１１０で行なわれている。浅いダイ
オード領域９ｂはダイオード部分に直列に入っている抵
抗となるので、第８図のような“回路において、半導体
素子に逆並列に還流ダイオードを接続している場合には
、還流時に半導体素子に流れる総電流を下げることかで
きるので、半導体素子の発熱を低減でき、熱的原因で発
生する半導体素子−２２＝ の破壊に対する耐量が増大する。
また、従来の電界効果型半導体装置においては、ダイオ
ード部分へのライフ・タイム・キラーの導入が、近接す
るＭＯＳ　Ｆ　Ｅ　Ｔ部分の電流経路のライフ・タイム
までも小さくし、半導体素子の電流容量を低減させると
いう結果を必然的に招いたが、上記実施例のようにＭＯ
８ＦＥＴ部分とダイオード領域が分離している構造をと
れば、この悪影響を大幅に低減できることは明らかであ
る。
なお、上記実施例では、ＭＯ８ＦＥ下についての説明を
専ら行なってきたが、パワーＭＯ８ＦＥＴの低抵抗領域
である高濃度ドレイン電極域１ｂにあたる部分の導電性
を反対にした構造を有する絶縁ゲート・トランジスタの
雌大の問題であるサイリスタ動作も、パワーＭＯ８ＦＥ
Ｔの寄生トランジスタにあたる部分の動作を抑制するこ
とが鍵であることから、この発明がそのまま有効な効果
を上げることは明らかである。
「発明の効果」 以上のように、この発明によれば、第１導電形の半導体
基板表面に、電界効果により機能する部分と明確に区別
される、別の第２導電形半導体領域であるダイオード領
域を形成したので、電界効果型半導体装置の２次破壊耐
量を改善することができる。
【図面の簡単な説明】
第１図は、この発明の一実施例である電界効果型半導体
装置の断面図である。 第２図は、この発明の他の実施例である電界効果型半導
体装置の断面図である。 第３Ａ図は、この発明のさらに他の実施例である電界効
果型半導体装置の電極パターン図であり、第３Ｂ図は第
３Ａ図のＸ−Ｘ線部分断面図であり、第３Ｃ図は第３Ａ
図のＹ−Ｙ線部分断面図である。 第４Ａ図は、この発明のさらに他の実施例である電界効
果型半導体装置の断面図であり、第４Ｂ図は第４Ａ図の
７部の部分上面図である。 第５図は、従来のパワーＭＯ８ＦＥＴの断面図である。 第６図は、従来のパワーＭ　ＯＳ　Ｆ　Ｅ　Ｔの出力特
性を示す図である。 第７Ａ図は、第２導電形半導体領域に凸部がない場合の
ＭＯＳ　Ｆ　Ｅ　Ｔの基本構成単位の断面図であり、第
７Ｂ図は、第７Ａ図の等価回路を示す図である。 第８図は、パワーＭＯ８ＦＥＴを使ったインバータ回路
図である。 第９図は、第８図における還流ダイオードの電圧Ｖａ波
形とパワーＭＯ８ＦＥＴに流れる電流■ゆ波形を示す図
である。 図において、１ａは第１導電形の低濃度ドレイン領域、
１ｂは第１導電形の高濃度ドレイン領域、２は第２導電
形半導体領域、２１は凸部、３は第１導電形のソース領
域、４は絶縁膜、５はゲート電極、６はソース電極、７
はチャンネル形成領域、８はドレイン電極、９はダイオ
ード領域、９ａは深いダイオード領域、９ｂは浅いダイ
オード領域、１０は第１導電形の高不純物濃度領域、１
１は電極形成部、１１０は狭い電極形成部、３０はゲー
ト・ボンデインクパッド、３１はソース・ボンデ７ｆン
グパツドである。 なお、各図中同一符号は同一または相当部分を示で。

Claims (6)

    【特許請求の範囲】
  1. （１）第１導電形の半導体基板と、 前記第１導電形の半導体基板表面に形成される、第１導
    電形と反対の複数の第２導電形半導体領域と、 前記各第２導電形半導体領域内に間隔を隔てて形成され
    る第１導電形半導体領域と、 前記第１導電形の半導体基板と前記各第１導電形半導体
    領域間の前記各第２導電形半導体領域表面に形成される
    絶縁膜と、 前記絶縁膜表面に形成されるゲート電極とを備え、 縦方向に主電流の経路を有する電界効果型半導体装置に
    おいて、 前記第１導電形の半導体基板表面に形成され、電界効果
    により機能する部分と明確に区別される、別の第２導電
    形半導体領域であるダイオード領域とを備える、電界効
    果型半導体装置。
  2. （２）前記ダイオード領域は前記第１導電形の半導体基
    板表面に前記電界効果により機能する部分の前記第２導
    電形半導体領域よりも深く形成される、特許請求の範囲
    第１項記載の電界効果型半導体装置。
  3. （３）前記ダイオード領域に接する部分に、第１導電形
    でかつ他の部分より不純物濃度が高い領域が形成される
    、特許請求の範囲第１項記載の電界効果型半導体装置。
  4. （４）前記ダイオード領域にライフ・タイム・キラーを
    入れ、前記ダイオード領域の荷電体の寿命を前記電界効
    果により機能する部分の荷電体の寿命より小さくする、
    特許請求の範囲第１項ないし第３項のいずれかに記載の
    電界効果型半導体装置。
  5. （５）前記ダイオード領域と前記電界効果により機能す
    る部分が前記第１導電形の半導体基板表面で互いに入り
    込んだ構造を有する、特許請求の範囲第１項ないし第４
    項のいずれかに記載の電界効果型半導体装置。
  6. （６）前記ダイオード領域に、該ダイオード領域の前記
    第１導電形の半導体基板への深さが浅い部分と深い部分
    を設け、該浅い部分より電極の接続が行なわれる、特許
    請求の範囲第１項ないし第５項のいずれかに記載の電界
    効果型半導体装置。
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