JPH01236656A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01236656A JPH01236656A JP63064458A JP6445888A JPH01236656A JP H01236656 A JPH01236656 A JP H01236656A JP 63064458 A JP63064458 A JP 63064458A JP 6445888 A JP6445888 A JP 6445888A JP H01236656 A JPH01236656 A JP H01236656A
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- semiconductor device
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Links
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- 239000000758 substrate Substances 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000027756 respiratory electron transport chain Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 19
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
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- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
愈菜上少肌几分立
本発明は半導体装置に関し、詳しくは継型二重拡散構造
のＭＯＳＦＥＴ （金属酸化物半導体電界効果トランジ
スタ）（以下単に縦型ＭＯ３ＦＥＴと記す）に関する。
のＭＯＳＦＥＴ （金属酸化物半導体電界効果トランジ
スタ）（以下単に縦型ＭＯ３ＦＥＴと記す）に関する。
丈米■投逝
第２図は従来の縦型ＭＯ３ＦＥＴの断面図であって、第
１導電型半導体としてＮ型半導体を、第２導電型半導体
としてＰ型半導体を用いた場合を示す。
１導電型半導体としてＮ型半導体を、第２導電型半導体
としてＰ型半導体を用いた場合を示す。
この縦型ＭＯ３ＦＥＴは、Ｎ” Ｓｔ半導体基板１１と
その上に形成したＮ−エピタキシャル層１２とをドレイ
ンとし、Ｎ−エピタキシャル層１２の表面の一部にＰ型
拡散領域１３を形成するとともに、このＰ型拡散領域１
３の表面の一部にＮ゛型拡Ｉｔ領域１４を設けてソース
とし、ソース・ドレイン間のＰ型拡散領域１３の表面に
絶縁膜１５を介してゲート電極１６を形成したものであ
って、このゲート電極１６への電圧印加によってＰ型拡
散領域１３の表面のソース・ドレイン電流を制御するよ
うになっている。
その上に形成したＮ−エピタキシャル層１２とをドレイ
ンとし、Ｎ−エピタキシャル層１２の表面の一部にＰ型
拡散領域１３を形成するとともに、このＰ型拡散領域１
３の表面の一部にＮ゛型拡Ｉｔ領域１４を設けてソース
とし、ソース・ドレイン間のＰ型拡散領域１３の表面に
絶縁膜１５を介してゲート電極１６を形成したものであ
って、このゲート電極１６への電圧印加によってＰ型拡
散領域１３の表面のソース・ドレイン電流を制御するよ
うになっている。
また、Ｐ型拡散領域１３のチャンネル部を除く部分の表
面とソースであるＮ゛型拡散領域１４の表面に接触する
ようにアルミニウム層のソース電極１７が形成されてい
る。
面とソースであるＮ゛型拡散領域１４の表面に接触する
ようにアルミニウム層のソース電極１７が形成されてい
る。
Ｈが”ン しようと るＩＪＩ
ところが、上記のような構造の半導体装置においては、
Ｎ゛型拡散領域１４、Ｐ型拡散領域１３およびＮ″Ｓｉ
半導体基板１１が、それぞれエミフタ、ベースおよびコ
レクタの役目をしてＮＰＮ型バイポーラトランジスタを
形成し、半導体装置内に寄生した状態になっている。ゲ
ート電極１６へのバイアス電圧のかけかた等によっては
、この半導体装置のオン・オフ時に前記寄生トランジス
タがオンして、そこに電流の集中が生じて半導体装置の
破壊に至ることがある。これを防止するために、半導体
装置に並列に外付けのダイオードを設けること等の方法
がと、られているが、半導体装置に加工を加える必要が
あるのみならず、回路構成も複雑になる等の問題点があ
った。
Ｎ゛型拡散領域１４、Ｐ型拡散領域１３およびＮ″Ｓｉ
半導体基板１１が、それぞれエミフタ、ベースおよびコ
レクタの役目をしてＮＰＮ型バイポーラトランジスタを
形成し、半導体装置内に寄生した状態になっている。ゲ
ート電極１６へのバイアス電圧のかけかた等によっては
、この半導体装置のオン・オフ時に前記寄生トランジス
タがオンして、そこに電流の集中が生じて半導体装置の
破壊に至ることがある。これを防止するために、半導体
装置に並列に外付けのダイオードを設けること等の方法
がと、られているが、半導体装置に加工を加える必要が
あるのみならず、回路構成も複雑になる等の問題点があ
った。
本発明は以上のことに鑑みてなされたもので、寄生トラ
ンジスタの効果による電流集中を緩和し、この電流集中
による半導体装置の破壊耐量を向上させた縦型ＭＯＳ
Ｆ ＥＴを提供することを目的としている。
ンジスタの効果による電流集中を緩和し、この電流集中
による半導体装置の破壊耐量を向上させた縦型ＭＯＳ
Ｆ ＥＴを提供することを目的としている。
諜膚トＥ乃を４支ゑ力１亮γＬ反
以上の課題を解決するために本発明の半導体装置は、第
１導電型半導体基板のドレインと、前記基板の表面に形
成した第２導電型領域と、この第２導電型領域の表面の
一部に形成した第１導電型ｆｌｕ 域のソースと、前記
ソース・ドレイン間の第２導電型領域上に絶縁膜を介し
て形成したゲート電極と、前記第１導電型領域と第２導
電型領域とに接触し且つ先端部分が前記第１導電型領域
の厚さよりも深く第２導電型領域に入っているように形
成したソース電極とを具備している。
１導電型半導体基板のドレインと、前記基板の表面に形
成した第２導電型領域と、この第２導電型領域の表面の
一部に形成した第１導電型ｆｌｕ 域のソースと、前記
ソース・ドレイン間の第２導電型領域上に絶縁膜を介し
て形成したゲート電極と、前記第１導電型領域と第２導
電型領域とに接触し且つ先端部分が前記第１導電型領域
の厚さよりも深く第２導電型領域に入っているように形
成したソース電極とを具備している。
詐朋
第２導電型領域において寄生トランジスタのベース電流
として働く電子の移動即ち正孔の流れによる電圧降下が
少な（、よってソース電極である第１導電型領域におけ
る寄生トランジスタのエミッタ電流として働く電子の流
れも少なくなる。従って寄生トランジスタが及ぼす形容
が少なくなる。
として働く電子の移動即ち正孔の流れによる電圧降下が
少な（、よってソース電極である第１導電型領域におけ
る寄生トランジスタのエミッタ電流として働く電子の流
れも少なくなる。従って寄生トランジスタが及ぼす形容
が少なくなる。
対１媚
以下本発明の一実施例である縦型ＭＯ３ＦＥＴを第１図
を参照して説明する。第２図に示したものと同等のもの
には同一の記号を付しである。なお、第１図は第２図に
示した半導体装置と下記以外は同一であるので、同一の
部分については説明を省略し異なっている部分のみを説
明する。
を参照して説明する。第２図に示したものと同等のもの
には同一の記号を付しである。なお、第１図は第２図に
示した半導体装置と下記以外は同一であるので、同一の
部分については説明を省略し異なっている部分のみを説
明する。
即ち、第１図において、ソース電極１７の先端部分１７
ａは、Ｎ゛型拡散領域１４の厚さよりも深くＰ型拡散領
域１３内に入っているように形成されている。これは、
ソース電極１７を形成するためのコンタクトホールを形
成するときに、絶縁膜１５をエツチングで除去した後、
更にＮ゛型拡散領域１４の厚さよりも深くＰ型拡散領域
１３内に達するようにエツチングし、その上にアルミニ
ウム層のソース電極１７を形成したものである。゛ このようにソース電極１７を形成したので、Ｐ型拡散領
域１３において寄生トランジスタのベース電流として働
く電子の移動即ち正札の流れによる電圧降下が少なく、
よってソース電極であるＮ゛型拡散領域１４における寄
生トランジスタのエミッタ電流として働く電子の流れも
少なくなる。従って寄生トランジスタが及ぼす影響が少
なくなる。
ａは、Ｎ゛型拡散領域１４の厚さよりも深くＰ型拡散領
域１３内に入っているように形成されている。これは、
ソース電極１７を形成するためのコンタクトホールを形
成するときに、絶縁膜１５をエツチングで除去した後、
更にＮ゛型拡散領域１４の厚さよりも深くＰ型拡散領域
１３内に達するようにエツチングし、その上にアルミニ
ウム層のソース電極１７を形成したものである。゛ このようにソース電極１７を形成したので、Ｐ型拡散領
域１３において寄生トランジスタのベース電流として働
く電子の移動即ち正札の流れによる電圧降下が少なく、
よってソース電極であるＮ゛型拡散領域１４における寄
生トランジスタのエミッタ電流として働く電子の流れも
少なくなる。従って寄生トランジスタが及ぼす影響が少
なくなる。
即ち、寄生バイポーラトランジスタの好ましくない動作
を減少し、前記電流集中による半導体装置の破壊を防ぐ
ことができる。
を減少し、前記電流集中による半導体装置の破壊を防ぐ
ことができる。
なお、本実施例によれば、新しいパターンのマスクを準
備しておく必要はなく、従ってマスク合わせ等の工程も
増加しないため、容易に実施することができる。
備しておく必要はなく、従ってマスク合わせ等の工程も
増加しないため、容易に実施することができる。
本実施例では、第１１電型半導体としてＮ型半導体を、
第２導電型半導体としてＰ型半導体を用いた場合につい
て説明したが、この逆の場合であっても勿論本発明の実
施は可能である。
第２導電型半導体としてＰ型半導体を用いた場合につい
て説明したが、この逆の場合であっても勿論本発明の実
施は可能である。
発肌旦肱果
以上説明したように本発明によれば、縦型ＭＯ３ＦＥＴ
において、ソース電極の先端部分をＮ＋型拡散領域の厚
さより深くＰ型拡散領域内に至るように形成したので、
寄生トランジスタの効果による電流集中を緩和し、この
電流集中による半導体装置の破壊耐量を向上させること
ができる利点がある。
において、ソース電極の先端部分をＮ＋型拡散領域の厚
さより深くＰ型拡散領域内に至るように形成したので、
寄生トランジスタの効果による電流集中を緩和し、この
電流集中による半導体装置の破壊耐量を向上させること
ができる利点がある。
第１図は本発明の一実施例の縦型ＭＯ３ＦＥＴの断面図
を、第２図は従来の縦型ＭＯ３ＦＥＴの断面図をそれぞ
れ示す。 １１・・・Ｎ’ Ｓｉ半導体基板、１２・・・Ｎ−エピ
タキシャル層、１３・・・Ｐ型拡散領域、１４・・・Ｎ
゛型拡散領域、１５・・・絶縁膜、１６・・・ゲート電
極、１７・・・ソース電極、１７ａ ・・・先端部分
。
を、第２図は従来の縦型ＭＯ３ＦＥＴの断面図をそれぞ
れ示す。 １１・・・Ｎ’ Ｓｉ半導体基板、１２・・・Ｎ−エピ
タキシャル層、１３・・・Ｐ型拡散領域、１４・・・Ｎ
゛型拡散領域、１５・・・絶縁膜、１６・・・ゲート電
極、１７・・・ソース電極、１７ａ ・・・先端部分
。
Claims (1)
- （１）第１導電型半導体基板のドレインと、前記基板の
表面に形成した第２導電型領域と、この第２導電型領域
の表面の一部に形成した第１導電型領域のソースと、前
記ソース・ドレイン間の第２導電型領域上に絶縁膜を介
して形成したゲート電極と、前記第１導電型領域と第２
導電型領域とに接触し且つ先端部分が前記第１導電型領
域の厚さよりも深く第２導電型領域に入っているように
形成したソース電極とを具備したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064458A JPH01236656A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064458A JPH01236656A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236656A true JPH01236656A (ja) | 1989-09-21 |
Family
ID=13258817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064458A Pending JPH01236656A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041638A1 (en) * | 1999-04-01 | 2000-10-04 | Intersil Corporation | High density mos-gated power device and process for forming same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
| JPS61124178A (ja) * | 1984-11-20 | 1986-06-11 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPH06216488A (ja) * | 1993-01-19 | 1994-08-05 | Canon Inc | プリント配線板及びその加工方法 |
| JPH06314751A (ja) * | 1993-04-28 | 1994-11-08 | Ibiden Co Ltd | 電子部品搭載用基板 |
| JPH06314752A (ja) * | 1993-04-28 | 1994-11-08 | Ibiden Co Ltd | 電子部品搭載用基板 |
| JPH0722754A (ja) * | 1993-06-30 | 1995-01-24 | Ibiden Co Ltd | ランドグリッドアレイ及びその製造方法 |
| JPH07283539A (ja) * | 1994-04-14 | 1995-10-27 | Sony Corp | ビルドアップ多層プリント配線板 |
-
1988
- 1988-03-16 JP JP63064458A patent/JPH01236656A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| EP1041638A1 (en) * | 1999-04-01 | 2000-10-04 | Intersil Corporation | High density mos-gated power device and process for forming same |
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