JPH04314365A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPH04314365A JPH04314365A JP3079382A JP7938291A JPH04314365A JP H04314365 A JPH04314365 A JP H04314365A JP 3079382 A JP3079382 A JP 3079382A JP 7938291 A JP7938291 A JP 7938291A JP H04314365 A JPH04314365 A JP H04314365A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の両主面に対
向して設けられた両電極間に流れる電流を一主面上に絶
縁膜を介して設けられたゲート電極によりスイッチング
するＭＯＳ型トランジスタに関する。
向して設けられた両電極間に流れる電流を一主面上に絶
縁膜を介して設けられたゲート電極によりスイッチング
するＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】半導体基板の両主面に設けられた両電極
間を流れる電流を電圧駆動する事の出来る電力用スイッ
チング素子としてＭＯＳ電界効果トランジスタ（ＦＥＴ
）あるいは絶縁ゲート型バイポーラトランジスタ （Ｉ
ＧＢＴ） のようなＭＯＳ型トランジスタが多く用いら
れるようになった。
間を流れる電流を電圧駆動する事の出来る電力用スイッ
チング素子としてＭＯＳ電界効果トランジスタ（ＦＥＴ
）あるいは絶縁ゲート型バイポーラトランジスタ （Ｉ
ＧＢＴ） のようなＭＯＳ型トランジスタが多く用いら
れるようになった。
【０００３】図２は縦型ＭＯＳＦＥＴの基本的構造を示
す。高不純物濃度のＮ＋ 層１の上の低不純物濃度のＮ
− 層２の表面層内に選択的にＰ領域３が形成され、さ
らにそのＰ領域３の表面層内に選択的にＮ＋ ソース領
域４が形成されていて、Ｐ領域３の表面部のうちＮ−
層２とＮ＋ ソース領域４とによって挟まれた部分がチ
ャネル部５となる。このチャネル部の上にゲート絶縁膜
６を介して多結晶シリコンよりなるゲート電極７が設け
られている。ゲート電極７の表面は酸化絶縁膜８により
覆われており、この絶縁膜８によりゲート電極７と絶縁
されたエミッタ電極９は、Ｐ領域３とＮ＋ ソース領域
４とに共通に接触しており、Ｎ＋ 層１の反対側表面に
コレクタ電極１０が接触している。
す。高不純物濃度のＮ＋ 層１の上の低不純物濃度のＮ
− 層２の表面層内に選択的にＰ領域３が形成され、さ
らにそのＰ領域３の表面層内に選択的にＮ＋ ソース領
域４が形成されていて、Ｐ領域３の表面部のうちＮ−
層２とＮ＋ ソース領域４とによって挟まれた部分がチ
ャネル部５となる。このチャネル部の上にゲート絶縁膜
６を介して多結晶シリコンよりなるゲート電極７が設け
られている。ゲート電極７の表面は酸化絶縁膜８により
覆われており、この絶縁膜８によりゲート電極７と絶縁
されたエミッタ電極９は、Ｐ領域３とＮ＋ ソース領域
４とに共通に接触しており、Ｎ＋ 層１の反対側表面に
コレクタ電極１０が接触している。
【０００４】この素子はエミッタ電極９を接地し、コレ
クタ電極１０に正の電圧を印加した状態でゲート電極７
にしきい値電圧以上の電圧を印加すると、チャネル部５
がＰ型からＮ型へと反転し、電子がエミッタ電極９から
Ｎ＋ ソース領域４， チャネル部５の反転した部分，
Ｎ− 層２およびＮ＋ 層１を介してコレクタ電極１
０に流れる事により導通状態となる。一方、ゲート電極
７にしきい値電圧以下の電圧を印加した場合はチャネル
部５の反転は起こらないので導通状態とはならない。Ｉ
ＧＢＴは、Ｎ＋ 基板１の代わりにＰ＋ 基板を用い、
オン時にＮ− 層２に伝導度変調を起こさせてオン抵抗
を低くするものである。
クタ電極１０に正の電圧を印加した状態でゲート電極７
にしきい値電圧以上の電圧を印加すると、チャネル部５
がＰ型からＮ型へと反転し、電子がエミッタ電極９から
Ｎ＋ ソース領域４， チャネル部５の反転した部分，
Ｎ− 層２およびＮ＋ 層１を介してコレクタ電極１
０に流れる事により導通状態となる。一方、ゲート電極
７にしきい値電圧以下の電圧を印加した場合はチャネル
部５の反転は起こらないので導通状態とはならない。Ｉ
ＧＢＴは、Ｎ＋ 基板１の代わりにＰ＋ 基板を用い、
オン時にＮ− 層２に伝導度変調を起こさせてオン抵抗
を低くするものである。
【０００５】図２に示す半導体素子の製造方法は以下の
手順で行われる。Ｎ＋ 基板１上にＮ− エピタキシャ
ル層２を積層してなるシリコンウエーハの表面にゲート
絶縁膜６および多結晶ゲート電極７を形成した後にこれ
ら２層を選択エッチングによりパターニングする。その
エッチングによる除去部を通しアクセプタ不純物をイオ
ン注入し熱拡散する事によりＰ拡散領域３を形成する。 さらにドナー不純物をゲート電極７をマスクとしてイオ
ン注入し熱拡散する事によりＮ＋ ソース領域４を形成
する。 その後層間絶縁膜となるＰＳＧなどの酸化物膜８を堆積
させ、ゲート電極７が露出しないように十分の距離をお
いて窓を開ける。この際の選択エッチングに用いたマス
クを再び用いてソース領域４をエッチングすることによ
り、Ｐ領域３を露出させる。次いで酸化絶縁膜８をオー
バエッチングしてＮ＋ ソース領域４露出させる。そし
て、金属層を蒸着により堆積させ、パターニングする事
によりエミッタ電極９を形成する。最後にＮ＋ 基板１
の反対側表面に金属層を蒸着してコレクタ電極１０とし
て完成する。
手順で行われる。Ｎ＋ 基板１上にＮ− エピタキシャ
ル層２を積層してなるシリコンウエーハの表面にゲート
絶縁膜６および多結晶ゲート電極７を形成した後にこれ
ら２層を選択エッチングによりパターニングする。その
エッチングによる除去部を通しアクセプタ不純物をイオ
ン注入し熱拡散する事によりＰ拡散領域３を形成する。 さらにドナー不純物をゲート電極７をマスクとしてイオ
ン注入し熱拡散する事によりＮ＋ ソース領域４を形成
する。 その後層間絶縁膜となるＰＳＧなどの酸化物膜８を堆積
させ、ゲート電極７が露出しないように十分の距離をお
いて窓を開ける。この際の選択エッチングに用いたマス
クを再び用いてソース領域４をエッチングすることによ
り、Ｐ領域３を露出させる。次いで酸化絶縁膜８をオー
バエッチングしてＮ＋ ソース領域４露出させる。そし
て、金属層を蒸着により堆積させ、パターニングする事
によりエミッタ電極９を形成する。最後にＮ＋ 基板１
の反対側表面に金属層を蒸着してコレクタ電極１０とし
て完成する。
【０００６】
【発明が解決しようとする課題】このＭＯＳＦＥＴの欠
点はＮ− 層２， Ｐ領域３およびＮ＋ ソース領域４
よりなる寄生バイポーラトランジスタが存在する事にあ
る。ＭＯＳ型トランジスタにエミッタ・コレクタ間の逆
降伏電圧以上の電圧が印加されたアバランシェ状態に入
り大きな電流が流れた場合、その電流とＮ＋ ソース領
域直下の抵抗とによって生じる電圧降下が一定値 （０
．７ Ｖ） 以上を越えるとこの寄生バイポーラトラン
ジスタはオン状態となり、ゲートによる制御が出来なく
なりやがて素子は破壊に至る。最近周辺回路の小型化や
回路設計の簡略化のためＭＯＳ型トランジスタに破壊耐
量の向上が求められている。その対策としてはＮ＋ソー
ス領域直下で正孔電流が生じる電圧降下を下げることが
重要であるが、それにはＮ＋ ソース領域の長さの短縮
やＮ＋ ソース領域直下のＰ型不純物濃度の増加等があ
る。
点はＮ− 層２， Ｐ領域３およびＮ＋ ソース領域４
よりなる寄生バイポーラトランジスタが存在する事にあ
る。ＭＯＳ型トランジスタにエミッタ・コレクタ間の逆
降伏電圧以上の電圧が印加されたアバランシェ状態に入
り大きな電流が流れた場合、その電流とＮ＋ ソース領
域直下の抵抗とによって生じる電圧降下が一定値 （０
．７ Ｖ） 以上を越えるとこの寄生バイポーラトラン
ジスタはオン状態となり、ゲートによる制御が出来なく
なりやがて素子は破壊に至る。最近周辺回路の小型化や
回路設計の簡略化のためＭＯＳ型トランジスタに破壊耐
量の向上が求められている。その対策としてはＮ＋ソー
ス領域直下で正孔電流が生じる電圧降下を下げることが
重要であるが、それにはＮ＋ ソース領域の長さの短縮
やＮ＋ ソース領域直下のＰ型不純物濃度の増加等があ
る。
【０００７】Ｎ＋ ソース領域４直下のアクセプタ不純
物濃度を増加するために、ソース領域より深いＰ＋ 領
域を形成する方法がある。しかし、その場合にはソース
領域にもアクセプタ不純物が導入されるので、ソース領
域４とエミッタ電極９の接触抵抗が増大してしまい、電
子電流が流れにくくなるため、アクセプタ不純物濃度の
増加には限界がある。一方、Ｎ＋ ソース領域４の長さ
を短くすると、絶縁膜８の下にソース領域が入り込んで
しまい、エミッタ電極９の接触が不可能になる。そこで
絶縁膜８のゲート電極７より張り出す長さを短くしなけ
ればならないが、フォトマスクの合わせずれやエッチン
グのばらつきを考慮するとこの長さは５μｍ程度必要で
あるため、ソース領域４を短くすることにも限界がある
。
物濃度を増加するために、ソース領域より深いＰ＋ 領
域を形成する方法がある。しかし、その場合にはソース
領域にもアクセプタ不純物が導入されるので、ソース領
域４とエミッタ電極９の接触抵抗が増大してしまい、電
子電流が流れにくくなるため、アクセプタ不純物濃度の
増加には限界がある。一方、Ｎ＋ ソース領域４の長さ
を短くすると、絶縁膜８の下にソース領域が入り込んで
しまい、エミッタ電極９の接触が不可能になる。そこで
絶縁膜８のゲート電極７より張り出す長さを短くしなけ
ればならないが、フォトマスクの合わせずれやエッチン
グのばらつきを考慮するとこの長さは５μｍ程度必要で
あるため、ソース領域４を短くすることにも限界がある
。
【０００８】本発明の目的は、上述の問題を解決し、ソ
ース領域直下の領域の不純物濃度を増加することなく、
またソース領域の長さを短縮することなしに寄生バイポ
ーラトランジスタの動作を抑制し、破壊耐量を向上させ
たＭＯＳ型トランジスタを提供することにある。
ース領域直下の領域の不純物濃度を増加することなく、
またソース領域の長さを短縮することなしに寄生バイポ
ーラトランジスタの動作を抑制し、破壊耐量を向上させ
たＭＯＳ型トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、半導体基板の第一導電型の第一領域の表
面層内に選択的に形成された第二導電型の第二領域およ
びその第二領域の表面層内に選択的に形成された第一導
電型の第三領域を有し、第二領域表面部の第一領域と第
三領域にはさまれた部分をチャネル部として第一絶縁膜
を介して設けられたゲート電極およびそのゲート電極と
第二絶縁膜によって絶縁されて第三領域に接触すると共
に第三領域を貫通して第二領域にも接触するエミッタ電
極を備えたＭＯＳ型トランジスタにおいて、エミッタ電
極と第二領域との接触面が第三領域と第二領域との界面
より深い位置にあるものとする。そしてエミッタ電極と
接触する第二領域の表面層が第二領域の他の部分より高
不純物濃度であることも有効である。そして、第一領域
の反第二， 第三領域側に第二導電型の第四領域が隣接
する場合、すなわちＩＧＢＴにおいても上記の各構造は
有効である。
めに本発明は、半導体基板の第一導電型の第一領域の表
面層内に選択的に形成された第二導電型の第二領域およ
びその第二領域の表面層内に選択的に形成された第一導
電型の第三領域を有し、第二領域表面部の第一領域と第
三領域にはさまれた部分をチャネル部として第一絶縁膜
を介して設けられたゲート電極およびそのゲート電極と
第二絶縁膜によって絶縁されて第三領域に接触すると共
に第三領域を貫通して第二領域にも接触するエミッタ電
極を備えたＭＯＳ型トランジスタにおいて、エミッタ電
極と第二領域との接触面が第三領域と第二領域との界面
より深い位置にあるものとする。そしてエミッタ電極と
接触する第二領域の表面層が第二領域の他の部分より高
不純物濃度であることも有効である。そして、第一領域
の反第二， 第三領域側に第二導電型の第四領域が隣接
する場合、すなわちＩＧＢＴにおいても上記の各構造は
有効である。
【００１０】
【作用】エミッタ電極と第二領域との接触面を深くして
エミッタ電極と第一， 第二領域間の界面との距離が短
くされているため、その箇所での抵抗が低下しているの
で、第一領域からエミッタ電極へ流れる電流がこの箇所
を流れやすくなり、ソース領域直下を流れる電流が減少
する。
エミッタ電極と第一， 第二領域間の界面との距離が短
くされているため、その箇所での抵抗が低下しているの
で、第一領域からエミッタ電極へ流れる電流がこの箇所
を流れやすくなり、ソース領域直下を流れる電流が減少
する。
【００１１】
【実施例】以下、図２と共通の部分に同一の符号を付し
た図を引用して本発明の実施例について説明する。図１
に示した実施例では、エミッタ電極９はＮ＋ ソース領
域４を貫通してＰ拡散領域３の中に深く延びている。こ
のＮチャネル縦型ＭＯＳＦＥＴの製造にはまず、高不純
物濃度のＮ＋ 基板１の上に低不純物濃度のＮ− エピ
タキシャル層２を成長させたシリコンウエーハの表面を
厚さ１０００Å程度酸化してゲート酸化膜６とする。次
いでゲート電極７となる多結晶シリコンを０．５ μｍ
程度の厚さに堆積させ、これら２層を同一フォトマスク
を用いてエッチングする。このエッチングには異方性の
イオンビームエッチングを用いる。そして、このとき形
成された２０〜３０μｍの幅の窓を通じてアクセプタ不
純物としての硼素を１×１０１４ｃｍ −２ 程度のド
ーズ量でイオン注入して熱拡散を行い、深さ３〜１０μ
ｍのＰ拡散領域３を形成する。また、ドナー不純物とし
ての砒素を１×１０１６ｃｍ２ 程度のドーズ量でイオ
ン注入して熱拡散を行う事により、深さ０．２ μｍ，
長さ２５〜５０μｍのＮ＋ ソース領域４を形成する
。さらに、表面上にＰＳＧあるいはＳＰＳＧなどからな
る層間絶縁膜８を１μｍ程度の厚さに堆積させ、幅１０
〜２０μｍのコンタクトホールを開ける。このとき用い
たフォトマスクを再び用いてＮ＋ 領域４をエッチング
して凹部を形成し、さらにＰ− 拡散領域３を２μｍ程
度の厚さが残るまで深くエッチングして凹部１１を形成
する。そして、絶縁膜８をオーバエッチングしてからこ
の時使用したレジスト膜を除去すると、Ｎ＋ 領域４と
Ｐ領域４の表面が露出した状態になる。そのあと、アル
ミニウムなどエミッタ電極９となる金属を蒸着により堆
積させ、不要部分はエッチングにより除去する。最後に
Ｎ＋ 基板の反対側表面に金属を蒸着してコレクタ電極
１０とすることにより図１の構造が完成する。
た図を引用して本発明の実施例について説明する。図１
に示した実施例では、エミッタ電極９はＮ＋ ソース領
域４を貫通してＰ拡散領域３の中に深く延びている。こ
のＮチャネル縦型ＭＯＳＦＥＴの製造にはまず、高不純
物濃度のＮ＋ 基板１の上に低不純物濃度のＮ− エピ
タキシャル層２を成長させたシリコンウエーハの表面を
厚さ１０００Å程度酸化してゲート酸化膜６とする。次
いでゲート電極７となる多結晶シリコンを０．５ μｍ
程度の厚さに堆積させ、これら２層を同一フォトマスク
を用いてエッチングする。このエッチングには異方性の
イオンビームエッチングを用いる。そして、このとき形
成された２０〜３０μｍの幅の窓を通じてアクセプタ不
純物としての硼素を１×１０１４ｃｍ −２ 程度のド
ーズ量でイオン注入して熱拡散を行い、深さ３〜１０μ
ｍのＰ拡散領域３を形成する。また、ドナー不純物とし
ての砒素を１×１０１６ｃｍ２ 程度のドーズ量でイオ
ン注入して熱拡散を行う事により、深さ０．２ μｍ，
長さ２５〜５０μｍのＮ＋ ソース領域４を形成する
。さらに、表面上にＰＳＧあるいはＳＰＳＧなどからな
る層間絶縁膜８を１μｍ程度の厚さに堆積させ、幅１０
〜２０μｍのコンタクトホールを開ける。このとき用い
たフォトマスクを再び用いてＮ＋ 領域４をエッチング
して凹部を形成し、さらにＰ− 拡散領域３を２μｍ程
度の厚さが残るまで深くエッチングして凹部１１を形成
する。そして、絶縁膜８をオーバエッチングしてからこ
の時使用したレジスト膜を除去すると、Ｎ＋ 領域４と
Ｐ領域４の表面が露出した状態になる。そのあと、アル
ミニウムなどエミッタ電極９となる金属を蒸着により堆
積させ、不要部分はエッチングにより除去する。最後に
Ｎ＋ 基板の反対側表面に金属を蒸着してコレクタ電極
１０とすることにより図１の構造が完成する。
【００１２】図３は本発明の別の実施例であり、エッチ
ングによりｐ拡散領域３の中まで凹部１１を形成したの
ち、その底部にアクセプタ不純物を導入， 熱拡散して
Ｐ型の低抵抗層１２を形成したもので、これによりこの
部分のエミッタ電極９の底とＮ− 層２との間の抵抗は
さらに低下する。
ングによりｐ拡散領域３の中まで凹部１１を形成したの
ち、その底部にアクセプタ不純物を導入， 熱拡散して
Ｐ型の低抵抗層１２を形成したもので、これによりこの
部分のエミッタ電極９の底とＮ− 層２との間の抵抗は
さらに低下する。
【００１３】図４は図１と同様の表面構造を形成したＩ
ＧＢＴで、Ｎ＋ 基板１の代わりにＰ＋ 基板１３が用
いられている点が異なっている。これにより同様に破壊
耐量を向上したＩＧＢＴを得ることができる。
ＧＢＴで、Ｎ＋ 基板１の代わりにＰ＋ 基板１３が用
いられている点が異なっている。これにより同様に破壊
耐量を向上したＩＧＢＴを得ることができる。
【００１４】以上の実施例ではゲート電極への電圧印加
によりＰ型チャネル部を反転させるＮチャネル型素子に
ついて述べたが、各種の導電型を逆にしたＰチャネル型
素子でも同様に実施して同様の効果を得ることができる
。
によりＰ型チャネル部を反転させるＮチャネル型素子に
ついて述べたが、各種の導電型を逆にしたＰチャネル型
素子でも同様に実施して同様の効果を得ることができる
。
【００１５】
【発明の効果】本発明によれば、エミッタ電極の接触面
直下の第二領域を薄くして抵抗を低くし、第一領域から
エミッタ電流へ抜ける電流通路を形成することにより、
ソース領域 （第三領域） 直下を流れる電流が少なく
なるため、ソース領域直下で生じる電圧降下が０．７
Ｖを越えることが防止され、破壊耐量の向上したＭＯＳ
型トランジスタが得られた。さらにエミッタ電極接触面
直下に高不純物濃度層を形成することにより、一層抵抗
を低減させることができ、破壊耐量向上の効果を高める
ことができた。
直下の第二領域を薄くして抵抗を低くし、第一領域から
エミッタ電流へ抜ける電流通路を形成することにより、
ソース領域 （第三領域） 直下を流れる電流が少なく
なるため、ソース領域直下で生じる電圧降下が０．７
Ｖを越えることが防止され、破壊耐量の向上したＭＯＳ
型トランジスタが得られた。さらにエミッタ電極接触面
直下に高不純物濃度層を形成することにより、一層抵抗
を低減させることができ、破壊耐量向上の効果を高める
ことができた。
【図１】本発明の一実施例のＮチャネル縦型ＭＯＳＦＥ
Ｔの断面図
Ｔの断面図
【図２】従来のＮチャネル縦型ＭＯＳＦＥＴの断面図
【
図３】本発明の別の実施例のＮチャネル縦型ＭＯＳＦＥ
Ｔの断面図
図３】本発明の別の実施例のＮチャネル縦型ＭＯＳＦＥ
Ｔの断面図
【図４】本発明のさらに別の実施例のＮチャネルＩＧＢ
Ｔの断面図
Ｔの断面図
１ Ｎ＋ 基板
２ Ｎ− 低不純物濃度層
３ Ｐ拡散領域
４ Ｎ＋ ソース領域
５ チャネル部
６ ゲート酸化膜
７ ゲート電極
８ 層間絶縁膜
９ エミッタ電極
１０ コレクタ電極
１１ 凹部
１２ Ｐ＋ 低抵抗層
１３ Ｐ＋ 基板
Claims (3)
- 【請求項１】半導体基板の第一導電型の第一領域の表面
層内に選択的に形成された第二導電型の第二領域および
その第二領域の表面層内に選択的に形成された第一導電
型の第三領域を有し、第二領域表面部の第一領域と第三
領域にはさまれた部分をチャネル部として第一絶縁膜を
介して設けられたゲート電極およびそのゲート電極と第
二絶縁膜によって絶縁されて第三領域に接触すると共に
第三領域を貫通して第二領域にも接触するエミッタ電極
を備えたものにおいて、エミッタ電極と第二領域との接
触面が第三領域と第二領域との界面より深い位置にある
ことを特徴とするＭＯＳ型トランジスタ。 - 【請求項２】エミッタ電極と接触する第二領域の表面層
が第二領域の他の部分より高不純物濃度である請求項１
記載のＭＯＳ型トランジスタ。 - 【請求項３】第一領域の反第二， 第三領域側に第二導
電型の第四領域が隣接する請求項１あるいは２記載のＭ
ＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079382A JPH04314365A (ja) | 1991-04-12 | 1991-04-12 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079382A JPH04314365A (ja) | 1991-04-12 | 1991-04-12 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314365A true JPH04314365A (ja) | 1992-11-05 |
Family
ID=13688324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079382A Pending JPH04314365A (ja) | 1991-04-12 | 1991-04-12 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04314365A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025646A (en) * | 1997-09-26 | 2000-02-15 | Nec Corporation | Vertical MOSFET having penetrating wiring layers |
| JP2000307115A (ja) * | 1999-04-01 | 2000-11-02 | Intersil Corp | 高密度ｍｏｓゲート型電力装置及びその製造方法 |
| CN107068743A (zh) * | 2017-03-23 | 2017-08-18 | 深圳基本半导体有限公司 | 一种平面型绝缘栅双极晶体管及其制造方法 |
-
1991
- 1991-04-12 JP JP3079382A patent/JPH04314365A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025646A (en) * | 1997-09-26 | 2000-02-15 | Nec Corporation | Vertical MOSFET having penetrating wiring layers |
| JP2000307115A (ja) * | 1999-04-01 | 2000-11-02 | Intersil Corp | 高密度ｍｏｓゲート型電力装置及びその製造方法 |
| CN107068743A (zh) * | 2017-03-23 | 2017-08-18 | 深圳基本半导体有限公司 | 一种平面型绝缘栅双极晶体管及其制造方法 |
| CN107068743B (zh) * | 2017-03-23 | 2023-09-12 | 深圳基本半导体有限公司 | 一种平面型绝缘栅双极晶体管及其制造方法 |
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