JPH06314751A - 電子部品搭載用基板 - Google Patents
電子部品搭載用基板Info
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- JPH06314751A JPH06314751A JP5102567A JP10256793A JPH06314751A JP H06314751 A JPH06314751 A JP H06314751A JP 5102567 A JP5102567 A JP 5102567A JP 10256793 A JP10256793 A JP 10256793A JP H06314751 A JPH06314751 A JP H06314751A
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- Japan
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- component mounting
- electronic component
- input
- output pins
- mounting board
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Coupling Device And Connection With Printed Circuit (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Multi-Conductor Connections (AREA)
Abstract
(57)【要約】
【目的】 ＩＣを搭載する搭載部の下にも入出力ピンを
立てる。 【構成】 基板上に電子回路部品搭載のための金属層と
導体回路とが設けられてなり、その電子回路部品搭載面
の裏面の全面に前記導体回路と電気的に接続された入出
力ピンが設けられたことを特徴とする電子部品搭載用基
板。
立てる。 【構成】 基板上に電子回路部品搭載のための金属層と
導体回路とが設けられてなり、その電子回路部品搭載面
の裏面の全面に前記導体回路と電気的に接続された入出
力ピンが設けられたことを特徴とする電子部品搭載用基
板。
Description
【０００１】
【産業上の利用分野】本発明は、電子部品搭載用基板に
関するものである。
関するものである。
【０００２】
【従来の技術】従来より、導体回路を有する絶縁基材上
にＩＣチップ等の電子部品を搭載し、かつそのＩＣチッ
プをキャップで気密に封止した容器（半導体素子パッケ
ージ）として、様々な構造のものが知られている。
にＩＣチップ等の電子部品を搭載し、かつそのＩＣチッ
プをキャップで気密に封止した容器（半導体素子パッケ
ージ）として、様々な構造のものが知られている。
【０００３】この種のパッケージとしては、例えば側面
に端子を有するＤＩＰ（デュアル・インライン・パッケ
ージ）やＱＦＰ（クアッド・フラット・パッケージ）、
下面に端子を有するＰＧＡ（ピン・グリッド・アレイ）
等がある。
に端子を有するＤＩＰ（デュアル・インライン・パッケ
ージ）やＱＦＰ（クアッド・フラット・パッケージ）、
下面に端子を有するＰＧＡ（ピン・グリッド・アレイ）
等がある。
【０００４】そして、これらのパッケージは、通常それ
よりも大きなプリント配線板（いわゆるマザーボード）
に実装され、かつマザーボード側の導体部との電気的接
続が図られた状態で使用されるものである。
よりも大きなプリント配線板（いわゆるマザーボード）
に実装され、かつマザーボード側の導体部との電気的接
続が図られた状態で使用されるものである。
【０００５】図６〜図８には、前述した各種パッケージ
のうち、従来におけるＰＧＡタイプのパッケージ３０が
例示されている。図６〜図８に示されるように、このパ
ッケージ３０を構成する電子部品搭載用基板３１は、エ
ポキシ樹脂等のような基材３２の表裏両面に二層の導体
回路３３を有する、いわゆる両面板である。前記基材３
２の表面側には、ＩＣチップ３４等の電子部品を搭載す
るための部分（電子部品搭載部）として、キャビティ３
５が設けられている。基材３２においてキャビティ３５
の周囲には通常ボンディングパッド３６が形成され、更
にその周囲には表裏の電気的導通を図るために複数の貫
通スルーホール３７が形成されている。また、前記貫通
スルーホール３７の裏面側のランド３８には、外部接続
用の端子として、複数の入出力ピン３９が立設されてい
る。なお、ＩＣチップ３４を搭載した電子部品搭載用基
板３１の表面側には封止用のキャップ４０が配置され、
上記のような基板３１とキャップ４０との組み合わせに
よって所望のパッケージ３０が構成されている。
のうち、従来におけるＰＧＡタイプのパッケージ３０が
例示されている。図６〜図８に示されるように、このパ
ッケージ３０を構成する電子部品搭載用基板３１は、エ
ポキシ樹脂等のような基材３２の表裏両面に二層の導体
回路３３を有する、いわゆる両面板である。前記基材３
２の表面側には、ＩＣチップ３４等の電子部品を搭載す
るための部分（電子部品搭載部）として、キャビティ３
５が設けられている。基材３２においてキャビティ３５
の周囲には通常ボンディングパッド３６が形成され、更
にその周囲には表裏の電気的導通を図るために複数の貫
通スルーホール３７が形成されている。また、前記貫通
スルーホール３７の裏面側のランド３８には、外部接続
用の端子として、複数の入出力ピン３９が立設されてい
る。なお、ＩＣチップ３４を搭載した電子部品搭載用基
板３１の表面側には封止用のキャップ４０が配置され、
上記のような基板３１とキャップ４０との組み合わせに
よって所望のパッケージ３０が構成されている。
【０００６】また、このタイプのパッケージ３０の実装
方法としては、一般に、裏面側に突出した各入出力ピン
３８をマザーボード側の貫通スルーホール内に挿入して
はんだ付けを行うという方法等が採られている。
方法としては、一般に、裏面側に突出した各入出力ピン
３８をマザーボード側の貫通スルーホール内に挿入して
はんだ付けを行うという方法等が採られている。
【０００７】
【発明が解決しようとする課題】ところで、近年におけ
るＩＣチップ自体の高機能化・高集積化等に伴い、それ
を搭載するためのパッケージについても、ピン数の増加
や、ピン及び配線パターンのピッチを狭くすること（フ
ァイン化）等が要求されている。また、このようなファ
イン化等に伴うパッケージの小型化・高実装化・高密度
化は、パッケージ自体の製造コストを下げるうえでも好
ましいと考えられている。
るＩＣチップ自体の高機能化・高集積化等に伴い、それ
を搭載するためのパッケージについても、ピン数の増加
や、ピン及び配線パターンのピッチを狭くすること（フ
ァイン化）等が要求されている。また、このようなファ
イン化等に伴うパッケージの小型化・高実装化・高密度
化は、パッケージ自体の製造コストを下げるうえでも好
ましいと考えられている。
【０００８】しかし、基本的に貫通スルーホール３７に
よる接続法を採る従来のパッケージ３０にあっては、キ
ャビティ３５の裏側部分のように、貫通スルーホール３
７を形成し得ない領域Ｒ1 には通常入出力ピン３９が立
設されない状況にある。よって、このときには基材３２
の裏面に、キャビティ３５の外形よりも大きなデッドス
ペースが生じてしまう結果となる。また、多ピン化を実
現するためには、多数の貫通スルーホール３７を形成可
能なスペースを予めキャビティ３５の周囲に確保してお
く必要もある。
よる接続法を採る従来のパッケージ３０にあっては、キ
ャビティ３５の裏側部分のように、貫通スルーホール３
７を形成し得ない領域Ｒ1 には通常入出力ピン３９が立
設されない状況にある。よって、このときには基材３２
の裏面に、キャビティ３５の外形よりも大きなデッドス
ペースが生じてしまう結果となる。また、多ピン化を実
現するためには、多数の貫通スルーホール３７を形成可
能なスペースを予めキャビティ３５の周囲に確保してお
く必要もある。
【０００９】そして、このような基材３２裏面における
デッドスペースの存在や、貫通スルーホール３７を形成
すべきスペースの必要性などが、パッケージ３０の小型
化や高密度化等を推進するうえでの大きな障害となって
いる。
デッドスペースの存在や、貫通スルーホール３７を形成
すべきスペースの必要性などが、パッケージ３０の小型
化や高密度化等を推進するうえでの大きな障害となって
いる。
【００１０】ここで、この種の問題の対処法としては、
例えば入出力ピン３９をより狭ピッチ化するということ
などが考えられる。しかし、狭ピッチ化を極度に推進し
た場合には所望のピン立て精度が確保され難くなり、結
果としてパッケージ３０を確実にマザーボード側に実装
することができなくなってしまう。
例えば入出力ピン３９をより狭ピッチ化するということ
などが考えられる。しかし、狭ピッチ化を極度に推進し
た場合には所望のピン立て精度が確保され難くなり、結
果としてパッケージ３０を確実にマザーボード側に実装
することができなくなってしまう。
【００１１】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、半導体素子パッケージの小型化及
び高密度化・高実装化を確実に図ることができる電子部
品搭載用基板を提供することにある。
であり、その目的は、半導体素子パッケージの小型化及
び高密度化・高実装化を確実に図ることができる電子部
品搭載用基板を提供することにある。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、導体回路を有する基材の表面側に電
子部品搭載部を備えると共に、基材の裏面側に電子部品
側と電気的に接続する複数の外部接続用の入出力ピンを
備えた電子部品搭載用基板において、前記基材の少なく
とも前記電子部品搭載部の少なくとも裏側にあたる領域
を含む基材のほぼ全領域に前記入出力ピンが立設されて
なることをその要旨としている。
めに、本発明では、導体回路を有する基材の表面側に電
子部品搭載部を備えると共に、基材の裏面側に電子部品
側と電気的に接続する複数の外部接続用の入出力ピンを
備えた電子部品搭載用基板において、前記基材の少なく
とも前記電子部品搭載部の少なくとも裏側にあたる領域
を含む基材のほぼ全領域に前記入出力ピンが立設されて
なることをその要旨としている。
【００１３】
【作用】この構成によると、基材裏面において入出力ピ
ンが立設される通常の領域に加えて、電子部品搭載部の
少なくとも裏側にあたる領域等にも入出力ピンが立設さ
れる。よって、ＰＧＡタイプのパッケージを構成する従
来の電子部品搭載用基板に比して、入出力ピンが立設さ
れるスペースが多くなる。ゆえに、多数の入出力ピンを
立設する場合であっても、相対的にピンピッチを幅広く
した構成とすることが可能となる。
ンが立設される通常の領域に加えて、電子部品搭載部の
少なくとも裏側にあたる領域等にも入出力ピンが立設さ
れる。よって、ＰＧＡタイプのパッケージを構成する従
来の電子部品搭載用基板に比して、入出力ピンが立設さ
れるスペースが多くなる。ゆえに、多数の入出力ピンを
立設する場合であっても、相対的にピンピッチを幅広く
した構成とすることが可能となる。
【００１４】
【実施例】以下、本発明をＰＧＡタイプのＩＣパッケー
ジに具体化した一実施例を図１〜図３に基づき詳細に説
明する。
ジに具体化した一実施例を図１〜図３に基づき詳細に説
明する。
【００１５】本実施例のＩＣパッケージ１は、主として
電子部品搭載用基板２と、その基板２に搭載されたＩＣ
チップ３と、そのＩＣチップ３を気密封止するためのキ
ャップ４等によって構成されている。
電子部品搭載用基板２と、その基板２に搭載されたＩＣ
チップ３と、そのＩＣチップ３を気密封止するためのキ
ャップ４等によって構成されている。
【００１６】前記電子部品搭載用基板２は、基本的に、
内層導体回路５を有する内層板６の表裏両面にビルドア
ップ法により形成された層間絶縁層７ａ，７ｂ，８ａ，
８ｂ及び外層導体回路９，１０を備える多層プリント配
線板（６層板）である。
内層導体回路５を有する内層板６の表裏両面にビルドア
ップ法により形成された層間絶縁層７ａ，７ｂ，８ａ，
８ｂ及び外層導体回路９，１０を備える多層プリント配
線板（６層板）である。
【００１７】内層板６を構成する基材１１の所定部分に
は複数の貫通スルーホール１２が形成されており、それ
らの貫通スルーホール１２を介して表裏の内層導体回路
５同士が電気的に接続されている。
は複数の貫通スルーホール１２が形成されており、それ
らの貫通スルーホール１２を介して表裏の内層導体回路
５同士が電気的に接続されている。
【００１８】最外層に位置する層間絶縁層（外側層間絶
縁層）８ａ，８ｂ、同層間絶縁層８ａ，８ｂと内層板６
との中間に位置する層間絶縁層（内側層間絶縁層）７
ａ，７ｂには、複数のバイアホール１３ａ，１３ｂ，１
４ａ，１４ｂが形成されている。そして、それらのバイ
アホール１３ａ，１３ｂ，１４ａ，１４ｂを介して各層
の外層導体回路９，１０同士、及びそれらと内層導体回
路５とが電気的に接続されている。
縁層）８ａ，８ｂ、同層間絶縁層８ａ，８ｂと内層板６
との中間に位置する層間絶縁層（内側層間絶縁層）７
ａ，７ｂには、複数のバイアホール１３ａ，１３ｂ，１
４ａ，１４ｂが形成されている。そして、それらのバイ
アホール１３ａ，１３ｂ，１４ａ，１４ｂを介して各層
の外層導体回路９，１０同士、及びそれらと内層導体回
路５とが電気的に接続されている。
【００１９】基板２表面側の外側層間絶縁層８ａには、
電子部品搭載部として、ＩＣチップ３の外形とほぼ同様
の形状を有するキャビティ１５が設けられており、その
キャビティ１５内にはＩＣチップ３が搭載されている。
電子部品搭載部として、ＩＣチップ３の外形とほぼ同様
の形状を有するキャビティ１５が設けられており、その
キャビティ１５内にはＩＣチップ３が搭載されている。
【００２０】前記外側層間絶縁層８ａにおいてキャビテ
ィ１５の周囲には、ボンディングパッド１６が規則的に
形成されている。各ボンディングパッド１６と図示しな
いＩＣチップ３側のボンディングパッドとは、ワイヤボ
ンディング１７によって電気的に接続されている。ま
た、前記バイアホール１３ａは基板２側のボンディング
パッド１６の比較的近傍に配列されており、各バイアホ
ール１３ａと各ボンディングパッド１６とは短い配線パ
ターン１８によって電気的に接続されている。
ィ１５の周囲には、ボンディングパッド１６が規則的に
形成されている。各ボンディングパッド１６と図示しな
いＩＣチップ３側のボンディングパッドとは、ワイヤボ
ンディング１７によって電気的に接続されている。ま
た、前記バイアホール１３ａは基板２側のボンディング
パッド１６の比較的近傍に配列されており、各バイアホ
ール１３ａと各ボンディングパッド１６とは短い配線パ
ターン１８によって電気的に接続されている。
【００２１】本実施例のパッケージ１では、基板２の裏
面のほぼ全領域に外部接続用端子としてのりん青銅製の
入出力ピン１９が立設されている。なお、本実施例の入
出力ピン１９は、その胴部分に入出力ピン１９の直径よ
りも大径のつば部１９ａを有している。基板２裏面側の
外側層間絶縁層８ｂには、前記入出力ピン１９を立設す
るための構造として、複数の支持用バイアホール１３ｂ
が設けられている。そして、各支持用バイアホール１３
ｂ内には、前記入出力ピン１９の基端部１９ｂが嵌入固
定されている。
面のほぼ全領域に外部接続用端子としてのりん青銅製の
入出力ピン１９が立設されている。なお、本実施例の入
出力ピン１９は、その胴部分に入出力ピン１９の直径よ
りも大径のつば部１９ａを有している。基板２裏面側の
外側層間絶縁層８ｂには、前記入出力ピン１９を立設す
るための構造として、複数の支持用バイアホール１３ｂ
が設けられている。そして、各支持用バイアホール１３
ｂ内には、前記入出力ピン１９の基端部１９ｂが嵌入固
定されている。
【００２２】また、ＩＣチップ３を搭載した電子部品搭
載用基板２の表面側には、封止用のキャップ４が配置さ
れる。そして、そのキャップ４によってＩＣチップ３が
気密に封止されている。
載用基板２の表面側には、封止用のキャップ４が配置さ
れる。そして、そのキャップ４によってＩＣチップ３が
気密に封止されている。
【００２３】次に、本実施例のＩＣパッケージ１を作製
する手順について述べる。ここではＩＣパッケージ１の
母体となる電子部品搭載用基板２の作製手順を中心に説
明する。
する手順について述べる。ここではＩＣパッケージ１の
母体となる電子部品搭載用基板２の作製手順を中心に説
明する。
【００２４】ガラス−トリアジン銅張積層板の所定部分
に貫通スルーホール１２となる貫通孔を設けた後、通常
のサブトラクティブ法により表裏に内層導体回路５を有
する内層板６を作製する。
に貫通スルーホール１２となる貫通孔を設けた後、通常
のサブトラクティブ法により表裏に内層導体回路５を有
する内層板６を作製する。
【００２５】次に、この内層板６に脱脂・酸洗・バフ研
磨・水洗・乾燥を施した後、その表裏両面に感光性を有
する接着剤をスクリーン印刷等によって塗布する。この
場合、樹脂マトリックス中に樹脂フィラーが分散され
た、いわゆるアディティブ用の接着剤が使用される。こ
のとき、前記樹脂マトリックスとしては感光性樹脂を用
いることが望ましい。
磨・水洗・乾燥を施した後、その表裏両面に感光性を有
する接着剤をスクリーン印刷等によって塗布する。この
場合、樹脂マトリックス中に樹脂フィラーが分散され
た、いわゆるアディティブ用の接着剤が使用される。こ
のとき、前記樹脂マトリックスとしては感光性樹脂を用
いることが望ましい。
【００２６】前記樹脂フィラーとしては、平均粒径が
１０μｍ以下の耐熱性樹脂粉末、平均粒径が２μｍ以
下の耐熱性樹脂粉末を凝集させて平均粒径が２μｍ〜１
０μｍの大きさとした凝集粒子、平均粒径が２μｍ〜
１０μｍの耐熱性樹脂粉末と、平均粒径が２μｍ以下の
耐熱性樹脂粉末との混合物、平均粒径が２μｍ〜１０
μｍの耐熱性樹脂粉末の表面に、平均粒径が２μｍ以下
の耐熱性樹脂粉末または無機粉末のいずれか少なくとも
１種を付着させてなる疑似粒子から選ばれることが望ま
しい。
１０μｍ以下の耐熱性樹脂粉末、平均粒径が２μｍ以
下の耐熱性樹脂粉末を凝集させて平均粒径が２μｍ〜１
０μｍの大きさとした凝集粒子、平均粒径が２μｍ〜
１０μｍの耐熱性樹脂粉末と、平均粒径が２μｍ以下の
耐熱性樹脂粉末との混合物、平均粒径が２μｍ〜１０
μｍの耐熱性樹脂粉末の表面に、平均粒径が２μｍ以下
の耐熱性樹脂粉末または無機粉末のいずれか少なくとも
１種を付着させてなる疑似粒子から選ばれることが望ま
しい。
【００２７】また、このような接着剤層に形成されるア
ンカーの形状、アンカーの深さについては、粒径の異な
るフィラーにて表面粗度が１μｍ〜２０μｍの範囲内に
なることが望ましく、その場合には導体に充分な密着強
度が得られる。
ンカーの形状、アンカーの深さについては、粒径の異な
るフィラーにて表面粗度が１μｍ〜２０μｍの範囲内に
なることが望ましく、その場合には導体に充分な密着強
度が得られる。
【００２８】なお、本実施例では次のような手順により
感光性接着剤の調製を行っている。まず、６０重量部フ
ェノールノボラック型エポキシ樹脂の５０％アクリル化
物（日本化薬製）と、４０重量部のビスフェノールＡ型
エポキシ樹脂（油化シェル製， Ｅ−１００１）とをブ
チルセルソルブアセテート溶液に溶解させ、次いで硬化
剤としての５重量部の２−フェニルイミダゾール（四国
化成製，２ＰＺ）と、１０重量部のエポキシ樹脂粒子
（東レ製，トレパールＥＰ−Ｂ 平均粒径３．９μｍ）
と、２０重量部のエポキシ樹脂粒子（東レ製，トレパー
ルＥＰ−Ｂ 平均粒径０．５μｍ）とを混合する。そし
て、この混合物にジメチルホルムアミド溶液を添加しな
がらホモディスパー分散機にて混練することにより、粘
度を１２０ｃｐｓに調整する。この結果、所望の感光性
接着剤が得られる。
感光性接着剤の調製を行っている。まず、６０重量部フ
ェノールノボラック型エポキシ樹脂の５０％アクリル化
物（日本化薬製）と、４０重量部のビスフェノールＡ型
エポキシ樹脂（油化シェル製， Ｅ−１００１）とをブ
チルセルソルブアセテート溶液に溶解させ、次いで硬化
剤としての５重量部の２−フェニルイミダゾール（四国
化成製，２ＰＺ）と、１０重量部のエポキシ樹脂粒子
（東レ製，トレパールＥＰ−Ｂ 平均粒径３．９μｍ）
と、２０重量部のエポキシ樹脂粒子（東レ製，トレパー
ルＥＰ−Ｂ 平均粒径０．５μｍ）とを混合する。そし
て、この混合物にジメチルホルムアミド溶液を添加しな
がらホモディスパー分散機にて混練することにより、粘
度を１２０ｃｐｓに調整する。この結果、所望の感光性
接着剤が得られる。
【００２９】次いで、接着剤層上にフォトマスクを配置
して露光・現像を行うことにより、前記接着剤層を部分
的に硬化させる。この処理により、所定部分にバイアホ
ール１４ａ，１４ｂとなる穴が形成された内側層間絶縁
層７ａ，７ｂが得られる。
して露光・現像を行うことにより、前記接着剤層を部分
的に硬化させる。この処理により、所定部分にバイアホ
ール１４ａ，１４ｂとなる穴が形成された内側層間絶縁
層７ａ，７ｂが得られる。
【００３０】そして、内側層間絶縁層７ａ，７ｂに対す
る粗化処理及び触媒核付与を行った後、前記内側層間絶
縁層７ａ，７ｂ上に感光性樹脂を塗布する。次いで、露
光・現像を行うことにより、内側層間絶縁層７ａ，７ｂ
上の所定部分にめっきレジストを形成する。ここで触媒
核を活性化しかつ無電解銅めっきを施すことにより、外
層導体回路１０及びバイアホール１４ａ，１４ｂとなる
部分にめっき銅を析出させる。この後、不要となっため
っきレジストを内側層間絶縁層７ａ，７ｂから剥離す
る。
る粗化処理及び触媒核付与を行った後、前記内側層間絶
縁層７ａ，７ｂ上に感光性樹脂を塗布する。次いで、露
光・現像を行うことにより、内側層間絶縁層７ａ，７ｂ
上の所定部分にめっきレジストを形成する。ここで触媒
核を活性化しかつ無電解銅めっきを施すことにより、外
層導体回路１０及びバイアホール１４ａ，１４ｂとなる
部分にめっき銅を析出させる。この後、不要となっため
っきレジストを内側層間絶縁層７ａ，７ｂから剥離す
る。
【００３１】続いて、内側層間絶縁層７ａ，７ｂの表裏
両面に、前述した感光性接着剤をスクリーン印刷等によ
って塗布する。次いで、接着剤層上にフォトマスクを配
置して露光・現像を行うことにより、前記接着剤層を部
分的に硬化させる。
両面に、前述した感光性接着剤をスクリーン印刷等によ
って塗布する。次いで、接着剤層上にフォトマスクを配
置して露光・現像を行うことにより、前記接着剤層を部
分的に硬化させる。
【００３２】この処理によって、表面側の内側層間絶縁
層７ａ上については、所定部分にバイアホール１３ａと
なる穴とキャビティ１５とが形成された外側層間絶縁層
８ａが得られる。同様に、裏面側の内側層間絶縁層７ｂ
上については、所定部分に支持用バイアホール１３ｂと
なる穴が形成された外側層間絶縁層８ｂが得られる。
層７ａ上については、所定部分にバイアホール１３ａと
なる穴とキャビティ１５とが形成された外側層間絶縁層
８ａが得られる。同様に、裏面側の内側層間絶縁層７ｂ
上については、所定部分に支持用バイアホール１３ｂと
なる穴が形成された外側層間絶縁層８ｂが得られる。
【００３３】なお、本実施例にて形成されるキャビティ
１５の外形は、四隅にアールのついていない略四角形状
である。また、前記キャビティ１５の深さは、内側層間
絶縁層７ａの厚さよりも若干小さくなるように設定され
ている。
１５の外形は、四隅にアールのついていない略四角形状
である。また、前記キャビティ１５の深さは、内側層間
絶縁層７ａの厚さよりも若干小さくなるように設定され
ている。
【００３４】そして、内側層間絶縁層８ａ，８ｂに対す
る粗化処理及び触媒核付与を行った後、前記外側層間絶
縁層８ａ，８ｂ上に前述の感光性樹脂を塗布する。次い
で、露光・現像を行うことにより、外側層間絶縁層８
ａ，８ｂ上の所定部分にめっきレジストを形成する。こ
こで触媒核を活性化しかつ無電解銅めっきを施すことに
より、部分的にめっき銅を析出させる。その後、不要と
なっためっきレジストを外側層間絶縁層８ａ，８ｂから
剥離する。
る粗化処理及び触媒核付与を行った後、前記外側層間絶
縁層８ａ，８ｂ上に前述の感光性樹脂を塗布する。次い
で、露光・現像を行うことにより、外側層間絶縁層８
ａ，８ｂ上の所定部分にめっきレジストを形成する。こ
こで触媒核を活性化しかつ無電解銅めっきを施すことに
より、部分的にめっき銅を析出させる。その後、不要と
なっためっきレジストを外側層間絶縁層８ａ，８ｂから
剥離する。
【００３５】この処理を経ることにより、外側層間絶縁
層８ａ，８ｂの所定部分には、外層導体回路１１、ボン
ディングパッド１６、配線パターン１８、バイアホール
１３ａ及び支持用バイアホール１３ｂが形成される。
層８ａ，８ｂの所定部分には、外層導体回路１１、ボン
ディングパッド１６、配線パターン１８、バイアホール
１３ａ及び支持用バイアホール１３ｂが形成される。
【００３６】更に、上記ビルドアップ法により形成され
た支持用バイアホール１３ｂ内には、予めＮｉ／Ａｕを
めっき施した入出力ピン１９の基端部１９ｂが嵌入され
る。そして、高融点はんだディップ法に従って溶融はん
だを付着させることにより、各入出力ピン１９側と各支
持用バイアホール１３ｂ側との接合が図られる。以上の
手順を経ることにより、複数の入出力ピン１９が裏面の
ほぼ全体から突出した状態の電子部品搭載用基板２が得
られる。
た支持用バイアホール１３ｂ内には、予めＮｉ／Ａｕを
めっき施した入出力ピン１９の基端部１９ｂが嵌入され
る。そして、高融点はんだディップ法に従って溶融はん
だを付着させることにより、各入出力ピン１９側と各支
持用バイアホール１３ｂ側との接合が図られる。以上の
手順を経ることにより、複数の入出力ピン１９が裏面の
ほぼ全体から突出した状態の電子部品搭載用基板２が得
られる。
【００３７】引き続いて、この基板２のキャビティ１５
内にＩＣチップ３を収容してワイヤボンディング１７を
施した後、前記キャップ４による気密封止を行うことに
より、所望のＩＣパッケージ１が得られる。
内にＩＣチップ３を収容してワイヤボンディング１７を
施した後、前記キャップ４による気密封止を行うことに
より、所望のＩＣパッケージ１が得られる。
【００３８】さて、本実施例のＩＣパッケージ１の構成
によると、基板２の裏面側における通常のピン立て領域
Ｒ2 に加えて、キャビティ１５の裏側にあたる領域Ｒ1
にも入出力ピン１９が立設されることになる。
によると、基板２の裏面側における通常のピン立て領域
Ｒ2 に加えて、キャビティ１５の裏側にあたる領域Ｒ1
にも入出力ピン１９が立設されることになる。
【００３９】つまり、この基板２では、ＰＧＡタイプの
パッケージを構成する従来の電子部品搭載用基板に比し
て、入出力ピン１９が立設されるスペースが多く確保さ
れ、その一方で裏面におけるデッドスペースが少なくな
る。ゆえに、入出力ピン１９を多数個立設する場合であ
っても、従来のものよりも相対的にピンピッチを幅広く
した構成とすることが可能となる。なお、この場合にあ
っても所望のピン立て精度は当然確保されることとな
る。
パッケージを構成する従来の電子部品搭載用基板に比し
て、入出力ピン１９が立設されるスペースが多く確保さ
れ、その一方で裏面におけるデッドスペースが少なくな
る。ゆえに、入出力ピン１９を多数個立設する場合であ
っても、従来のものよりも相対的にピンピッチを幅広く
した構成とすることが可能となる。なお、この場合にあ
っても所望のピン立て精度は当然確保されることとな
る。
【００４０】以上のようなことから、本実施例の電子部
品搭載用基板２の構成を採用すれば、ＩＣパッケージ１
の小型化、高密度化及び高実装化を確実に図ることが可
能となる。
品搭載用基板２の構成を採用すれば、ＩＣパッケージ１
の小型化、高密度化及び高実装化を確実に図ることが可
能となる。
【００４１】また、基本的に貫通スルーホールによるピ
ン接続法を採らない本実施例によると、キャビティ１５
の周囲には、従来のような貫通スルーホールに代わって
バイアホール１３ａが形成される。また、前記バイアホ
ール１３ａは、層間の導通を図ることのみを目的とし
た、いわゆるインタスティシャルバイアホールであれば
足りることになる。このため、図２，図３に示されるよ
うに、前記バイアホール１３ａを小径のものとし、かつ
ボンディングパッド１６に極力近接させることが可能に
なる。ゆえに、基板２の表面における利用可能なスペー
スが増え、高実装化等を図るうえで極めて好都合とな
る。
ン接続法を採らない本実施例によると、キャビティ１５
の周囲には、従来のような貫通スルーホールに代わって
バイアホール１３ａが形成される。また、前記バイアホ
ール１３ａは、層間の導通を図ることのみを目的とし
た、いわゆるインタスティシャルバイアホールであれば
足りることになる。このため、図２，図３に示されるよ
うに、前記バイアホール１３ａを小径のものとし、かつ
ボンディングパッド１６に極力近接させることが可能に
なる。ゆえに、基板２の表面における利用可能なスペー
スが増え、高実装化等を図るうえで極めて好都合とな
る。
【００４２】なお、本発明は上記実施例のみに限定され
ることはなく、以下のように変更することが可能であ
る。例えば、 （ａ）電子部品搭載部は、前記実施例のようなキャビテ
ィ１５のみに限定されることはない。例えば、図４に示
される別例１のように、外側層間絶縁層８ａ上に形成さ
れたダイパッド２１であっても良い。
ることはなく、以下のように変更することが可能であ
る。例えば、 （ａ）電子部品搭載部は、前記実施例のようなキャビテ
ィ１５のみに限定されることはない。例えば、図４に示
される別例１のように、外側層間絶縁層８ａ上に形成さ
れたダイパッド２１であっても良い。
【００４３】（ｂ）図５に示される別例２のように、本
発明を大小複数個のＩＣチップ２３ａ，２３ｂ，２３ｃ
を備えるマルチチップモジュール２２に具体化すること
もできる。この場合、前記各ＩＣチップ２３ａ，２３
ｂ，２３ｃのような能動部品ばかりでなく、チップ抵抗
２３ｄ等のような受動部品をも混在させたモジュールと
しても良い。
発明を大小複数個のＩＣチップ２３ａ，２３ｂ，２３ｃ
を備えるマルチチップモジュール２２に具体化すること
もできる。この場合、前記各ＩＣチップ２３ａ，２３
ｂ，２３ｃのような能動部品ばかりでなく、チップ抵抗
２３ｄ等のような受動部品をも混在させたモジュールと
しても良い。
【００４４】（ｃ）電子部品搭載用基板２は前記実施例
のような６層板のみに限られるわけではなく、例えば４
層板や８層板等というように層数を変更することが可能
である。この場合、内層板６を多層プリント配線板とす
ることにより内層側の層数を増やすことも、外層側にお
けるビルドアップ層の層数を増加・減少することもいず
れも許容される。
のような６層板のみに限られるわけではなく、例えば４
層板や８層板等というように層数を変更することが可能
である。この場合、内層板６を多層プリント配線板とす
ることにより内層側の層数を増やすことも、外層側にお
けるビルドアップ層の層数を増加・減少することもいず
れも許容される。
【００４５】なお、内層板６は、実施例のようなサブト
ラクティブ法によるプリント配線板ばかりでなく、通常
のアディティブ法によるプリント配線板であっても勿論
良い。
ラクティブ法によるプリント配線板ばかりでなく、通常
のアディティブ法によるプリント配線板であっても勿論
良い。
【００４６】（ｄ）また、内層板６の表面側と裏面側と
でビルドアップ層の層数を必ずしも等しくする必要はな
い。更に、内層板２の表面側のみまたは裏面側のみにビ
ルドアップ層を設けた構成としても良い。
でビルドアップ層の層数を必ずしも等しくする必要はな
い。更に、内層板２の表面側のみまたは裏面側のみにビ
ルドアップ層を設けた構成としても良い。
【００４７】（ｅ）電子部品搭載用基板２の裏面のみに
入出力ピン１９を立設するという実施例の構成を更に発
展させ、例えばその表面や側面についても入出力ピン１
９を立設するというような構成としても良い。
入出力ピン１９を立設するという実施例の構成を更に発
展させ、例えばその表面や側面についても入出力ピン１
９を立設するというような構成としても良い。
【００４８】（ｆ）本発明では、入出力ピン１９の形状
として、円柱状や角柱状等というような任意の形状を採
用することができる。また、必ずしも実施例のようなつ
ば部１９ａを入出力ピン１９に形成しなければならない
というわけではない。
として、円柱状や角柱状等というような任意の形状を採
用することができる。また、必ずしも実施例のようなつ
ば部１９ａを入出力ピン１９に形成しなければならない
というわけではない。
【００４９】（ｇ）ランドのあるバイアホール１３ａ，
１３ｂを形成した実施例の構成とは異なり、例えばラン
ドレスのバイアホールを形成するという構成に代えるこ
とも可能である。かかる構成であると、ランドの部分だ
け占有面積が小さくなり、より一層の高密度化・高実装
化等を図ることができる。
１３ｂを形成した実施例の構成とは異なり、例えばラン
ドレスのバイアホールを形成するという構成に代えるこ
とも可能である。かかる構成であると、ランドの部分だ
け占有面積が小さくなり、より一層の高密度化・高実装
化等を図ることができる。
【００５０】
【発明の効果】以上詳述したように、本発明の電子部品
搭載用基板によれば、それを用いた半導体素子パッケー
ジの小型化及び高密度化・高実装化を確実に図ることが
できるという優れた効果を奏する。
搭載用基板によれば、それを用いた半導体素子パッケー
ジの小型化及び高密度化・高実装化を確実に図ることが
できるという優れた効果を奏する。
【図１】実施例のＩＣパッケージを示す側断面図であ
る。
る。
【図２】実施例のＩＣパッケージを構成する電子部品搭
載用基板を示す平面図である。
載用基板を示す平面図である。
【図３】実施例のＩＣパッケージを示す分解斜視図であ
る。
る。
【図４】別例１のＩＣパッケージを示す側断面図であ
る。
る。
【図５】別例２のパッケージ（マルチチップモジュー
ル）を示す分解概略斜視図である。
ル）を示す分解概略斜視図である。
【図６】従来のＰＧＡタイプのパッケージを示す側断面
図である。
図である。
【図７】従来のパッケージを構成する電子部品搭載用基
板を示す平面図である。
板を示す平面図である。
【図８】従来のパッケージを示す分解斜視図である。
２…電子部品搭載用基板、３，２３ａ，２３ｂ，２３ｃ
…電子部品としてのＩＣチップ、５…（内層）導体回
路、１１…基材、１５…電子部品搭載部としてのキャビ
ティ、１９…入出力ピン、２１…電子部品搭載部として
のダイパッド、２３ｄ…電子部品としてのチップ抵抗、
Ｒ1 …（電子部品搭載部の裏側にあたる）領域。
…電子部品としてのＩＣチップ、５…（内層）導体回
路、１１…基材、１５…電子部品搭載部としてのキャビ
ティ、１９…入出力ピン、２１…電子部品搭載部として
のダイパッド、２３ｄ…電子部品としてのチップ抵抗、
Ｒ1 …（電子部品搭載部の裏側にあたる）領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｑ 6921−4Ｅ
Claims (1)
- 【請求項１】導体回路（５）を有する基材（１１）の表
面側に電子部品搭載部（１５，２１）を備えると共に、
基材（１１）の裏面側に電子部品（３，２３ａ，２３
ｂ，２２３ｃ，２３ｄ）側と電気的に接続する複数の外
部接続用の入出力ピン（１９）を備えた電子部品搭載用
基板（２）において、 前記基材（１１）の少なくとも前記電子部品搭載部（１
５，２１）の少なくとも裏側にあたる領域（Ｒ1 ）を含
む基材（１１）のほぼ全領域に前記入出力ピン（１９）
が立設されてなることを特徴とする電子部品搭載用基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05102567A JP3091051B2 (ja) | 1993-04-28 | 1993-04-28 | 電子部品搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05102567A JP3091051B2 (ja) | 1993-04-28 | 1993-04-28 | 電子部品搭載用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314751A true JPH06314751A (ja) | 1994-11-08 |
| JP3091051B2 JP3091051B2 (ja) | 2000-09-25 |
Family
ID=14330805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05102567A Expired - Lifetime JP3091051B2 (ja) | 1993-04-28 | 1993-04-28 | 電子部品搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091051B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01236656A (ja) * | 1988-03-16 | 1989-09-21 | Rohm Co Ltd | 半導体装置 |
| JPH08264956A (ja) * | 1995-03-23 | 1996-10-11 | Internatl Business Mach Corp <Ibm> | 電気的接続構造 |
| KR100331986B1 (ko) * | 1999-06-03 | 2002-04-10 | 김덕중 | 하면 핀 어레이된 저온 동시 소성 세라믹 모듈 패키지 |
-
1993
- 1993-04-28 JP JP05102567A patent/JP3091051B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01236656A (ja) * | 1988-03-16 | 1989-09-21 | Rohm Co Ltd | 半導体装置 |
| JPH08264956A (ja) * | 1995-03-23 | 1996-10-11 | Internatl Business Mach Corp <Ibm> | 電気的接続構造 |
| KR100331986B1 (ko) * | 1999-06-03 | 2002-04-10 | 김덕중 | 하면 핀 어레이된 저온 동시 소성 세라믹 모듈 패키지 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3091051B2 (ja) | 2000-09-25 |
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