JPS5994873A - Ｍｏｓトランジスタ - Google Patents

Ｍｏｓトランジスタ

Info

Publication number
JPS5994873A
JPS5994873A JP20479282A JP20479282A JPS5994873A JP S5994873 A JPS5994873 A JP S5994873A JP 20479282 A JP20479282 A JP 20479282A JP 20479282 A JP20479282 A JP 20479282A JP S5994873 A JPS5994873 A JP S5994873A
Authority
JP
Japan
Prior art keywords
substrate
diffusion region
transistor
type layer
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20479282A
Other languages
English (en)
Inventor
Koichi Murakami
浩一 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP20479282A priority Critical patent/JPS5994873A/ja
Priority to EP83111674A priority patent/EP0109692A1/en
Publication of JPS5994873A publication Critical patent/JPS5994873A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ブレークダウンによる素子破壊を防止する
ための改良を施したＭＯＳ　ｔ−ランジスタに関する。
近年、電力用ＭＯＳトランジスタの出現によって、第１
図に示す如く、電力負荷２のスイッチング素子としてＭ
　ＯＳ　ｌ−ランジスタ１が利用されるようになり、例
えば車両においても、各梯車載電力負荷のスイッチング
に適用することが提案されている。
従来のＩｖｌ　ＯＳ　ｌ−ランジスタには、例えば第２
図に示すような構造のものがある。同一図に示すＭＯ８
ｌ〜ランジスタは、いわゆる横型のＭＯＳ　ｌ−ランジ
スタであり、Ｐ型半導体基板４の−１面側に形成された
ｎ＋型のソース拡散領域５およびη十型のドレイン拡散
領域６と、アルミニウムによって形成されたソース電極
７及びドレイン電極８と、これらソース電極７とドレイ
ン電極８の間にゲー［・電極９とを具備してなるもので
ある。
また、上記ＭＯ８ｔ−ランジスタにおいては、ソ−スミ
極７の下にＰ小型の基板コンタク１〜領域１１が形成さ
れており、ソース電極７はソースＳと基板４との共通電
極となっている。
そして、上記のようなＭＯＳ）−ランジスタは比較的高
圧・大電流のスイッチングを行なう必要性から、そ耐圧
向上のための工夫がなされている。
しかしながら、従来のＭＯＳ　ｔ−ランジスタにあって
は、例えば上記電力負荷２がモータやソレノイド等の誘
導負荷である場合には、負荷電流を遮断した際に高電圧
のナージが発生覆るため、このサージに耐えきれずに、
素子がブレークダウンを起こしてしまう虞れがある。
このことは、ＭＯＳトランジスタ１のソースＳとドレイ
゛ンＤ間に栴造上存在づる寄生ツェナーダイオード３が
、」上記サージに対する充分な耐性を有していないこと
に起因している。
このことを！Ｔ　２図を用いて具体的に説明する。
今、ドレイン・ソース間にサージが印加されたどすると
、トレイン拡散領域６と基板４との接合部に空乏層１２
が発生する。この空乏層にｈ１目つる電界は、曲率半径
の小さい箇所に集中する傾向がある。
このどき従来のｆｖｌ　ＯＳ　ｌ−ランジスタにあって
は、ドレイン拡散領域６の底部周縁に比較的小さな曲率
半径を右づる部分（以下エツジ部ど称す゛）があるため
、電界はこのエツジ部、特にゲートＧ側エツジ部１３に
集中することとなる。
従って、ブレークダウンが起こった場合には、上記エツ
ジ部１３の狭い領域にブレークダウン電流ＢＩが集中し
て流れ、熱集中が発生して素子が破壊されることとなる
。特にゲートＧの酸化膜１０は厚さが非常に薄いため、
上記熱集中によって永久的破壊を受は易い。
この発明は、上記のような横型のＭＯＳ　Ｉ−ランジス
タにＪ５いて、ドレイン拡散領域の底面に接し°Ｃ１基
板と同一の導電型（第１導電型）で、かつ基板よりも高
濃度の第１導電型層を積層形成したことによって、ブレ
ークダウン電流が局部に集中して流れないようにして、
ブレークダウンによる素子破壊を防止することを目的と
りる。
以下本発明の実施例を第３図以下の図面を用いて詳細に
説明する。
第３図番よ本発明に係るＭＯＳトランジスタの一実施例
（以下第１実施例と称す）の構造を示す図である。
同図に示づ−如く、このＭＯＳ　ｌ〜ランジスタは、Ｐ
型（これを第１導電型とづ°る）半導体基板２１の−１
面側に形成されたη中型のソース拡散領域２２とη中型
のドレイン拡散領域２３と、アルミニウムににって形成
されたソース電極２／１及びドレイン電極２５と、これ
らソース電極２４とトレイン電極２５との間に酸化膜２
７で絶縁されたゲー１へ電極２６とを具備している。ま
た、ソース電極２４の下にはＰ小型の基板コンタクト領
域２８が形成されており、ソース電極２４はソースＳと
基板２１との共通電極どなっている。ここまでは第１図
に示した従来の横型のηチャンネルＭ　ＯＳ１〜ランジ
スタと同様の構成となっている。
そして、この実施例のＭＯＳ　ｌ〜ランジスタは、更に
上記ドレイン拡散領域２３の底面に接して、前記基板２
１と同じＰ型で、かつ基板２１よりも高濃度（前記Ｐ小
型の基板コンタク１〜領域２８の濃度よりは低いため、
Ｐ８で現゛づ）の第１導電型層（以下Ｐ＊型層と略す）
２つを積層形成してなるものである。
このように構成されたＭＯＳ　Ｉ−ランジスタにおいて
、Ｔｉミノ負負荷らサージが発生して、ソース・ドレイ
ン間に高電圧が加えられたとすると、電界はやはりドレ
イン拡散領域２３のグー１〜側工ツジ部３０に集中り゛
ることどなる。
ところが、上記ｐＨ型層２つが形成されているために、
上記エツジ部３０でブレークダウンが起こる以前に、Ｐ
８型層２９とドレイン拡散領域２３の接合面でブレーク
ダウンが起こり、ブレークタウン電流Ｂｌは、トレイン
拡散領域２３底面の広い領域を通じて流れることどなっ
て、熱集中の発生を防止することができる。
これは、上記Ｐ８型層２９とドレイン拡１１に領域２３
との接合部の耐圧がトレイン拡散領域２３と基板２１ど
の接合部の耐圧よりも小さいためて、例えば従来のＰ８
型層２９を設けていないＭＯＳトランジスタにおいて、
ドレイン拡散領域と基板どの接合部の耐圧が７５Ｖあっ
たどすると、エツジ部の耐圧は３０Ｖ程度であるために
、サージが印加されると耐圧の低いエツジ部に先にブレ
ークダウンが起こることとなる。しかし、上記Ｐ８型層
２９を設けると、ドレイン拡散領域とＰ３を層との接合
部の耐圧は２５Ｖ程瓜に低くなり、これは、上記エツジ
部の耐圧よりも低いことどなる。
従って、サージが加えられると、エツジ部よりも低い耐
圧のＰ＊型層とドレイン拡散領域どの接合部に先にブレ
ークダウンが起こることとなって、ブレークダウン電流
Ｂｌがエツジ部のように５火い領域に集中づ−ることが
なく、広い領域を流れるために、熱集中は生じない。
次に、上記ＭＯ５ｔ−ランジスタの製造工程を第４図（
Ａ）、、（Ｂ）を用いて簡単に説明づる。
まず、第４図（Ａ）の（ａ　）に示す如く、Ｐ型シリコ
ンウェハ３１の−１面全体に５０００〜１ｏｏｏｏ入の
フィールド酸化膜（図示略）を形成した後、素子形成領
域のフィールド酸化膜をフォトエツチングで除去し、こ
の而にゲート酸化膜３２を形成する。
次に同図（ｂ）に示す如く、ドレイン領域１）ａ以外を
レジメ１−３３でマスクして、トレイン領域Ｑａの底部
のみにボロンを口ら込んだ後、拡散させ、Ｐ＊型層３４
を形成する。
次に同図（Ｃ）に示す如く、ポリシリコン層をＣＶＤに
よって仝而に形成した後に、フォトエツチングににって
、ゲート電極３５の部分のみ残り。
次に第４図（Ｂ）の（ｄ　）に示す如く、基板コンタク
１〜部にレジスト３６を設（）て、ソース領域Ｓａとト
レイン領域Ｄａにリンイオンの注入を行なう。
次に同図（Ｃ）竪示す如く、基板コンタクト部３６ａ以
外をレジスト３７でマスクして、基板コンタクト部３６
ａにボロンイオンの注入を行なう。
次に同図（［）に示す如く、η生型領域３８゜３９ど１
〕十型領域４０を拡散によって形成した後、全面にＰＳ
Ｇ層４１を形成して各コンタクト部のみフォトエツチン
グによって上記ＰＳＧＩを除去する。
そして、同図（ｇ＞に示す如く各二Ｉンタクｌ一部にア
ルミニウムをパターンニングすることによて、ソース電
極４２．ドレイン電極４３を形成り゛る。
なお、上記製造工程において性急ずべき点は、Ｐ＊型層
３４がドレイン拡散領域３８のエツジ部に掛からないよ
うにすることと、Ｐ”型層３４とドレイン拡散領域３８
との接合部の耐圧が上記エツジ部と基板３１との接合部
の耐圧よりも小さくなるように、Ｐ＊型層の不純物濃反
を制御りる必要があることである。
次に第５図は本発明の第２の実施例を示り図Ｃ゛あり、
同図中において、第３図に示した第１実施例と同一部分
には同一符号を付しである。
この実施例のＭＯＳ　１−ランジスタは、前記第１実施
例のＭＯＳトランジスタの溝底に加えて、更に、ソース
拡散領域２２および基板コンタクト領域２８の下面に接
するように、ドレイン拡散領域２３側に設けたＰ８型隔
２９と同様のソース側Ｐ１型層５１を積層形成してなる
ものである。
上記の如くソース側１〕８型層５１を形成したことによ
って、基板コンタク１〜領域２８と基板２１との接合面
積を拡げて、基板抵抗を低減させることができる。これ
によってブレークダウン電流ＢＩはソース電極２４側に
おいてし、広い領域を通じて流れることとなり、ブレー
クダウン電流による素子破壊を防止する効果がより−ｍ
向上することとなる。
このｌｖｌ　ＯＳ　ｔ−ランジスタのＭ！工程としては
、第４図（Ａ＞、（Ｂ）で示した前記第１実り旬間の製
）貴工程と同様にしてＩｌｌ　Ｍ−Ｊることができ、第
４図（Δ）の（ｂ）に示す工程において、トレイン領域
［）ａにボロンイオンの注入を行なう際に、ソース領域
にも同時にボロンイオンの注入を行なえば良い。
第６図は本発明の第３の実施例を示づ図であり、この実
施例のＭＯＳ　ｌ−ランジスタは、前記第２実施例のも
のと同様に、ソース拡散領域２２および基板コンタク１
−領域２８の下面に接して、Ｐ８型層５２を積層形成し
てなるものであり、更にこのＭＯＳ　Ｉ−ランジスタに
ｔ１′３いては、上記Ｐ”型層５２がソース拡散領域２
２のグー１−　Ｇ側の側面にも密着積層されるように、
その端部が延長形成されている。
これは、ソース拡散領域２２とＰ＊型層５２をＤＳＡで
形成することによって構成することができる。
上記の如く、Ｐ８型層５２を延長形成り−ることによっ
て、ドレイン拡散領域２３側に生じた空乏層がソース拡
散領域２２に達することによって起こるパンチスルーを
防止Ｊることができ、これによって基板２１の不純物濃
度を低くして耐圧を増大ざゼることができる。この他、
チャンネル移動度の増大を図ることかでき、またスイッ
チングスピードに寄与するグーｌ−・基板間の容量を下
げることが可能となる。
次に上記第３実施例のＭ　ＯＳ　ｌ−ランジスタの製造
工程を第７図（Ａ＞、（Ｂ）を用いて簡単に説明゛する
。
まず、第７図（Ａ＞の（ａ）に示す如く、Ｐ型シリコン
ウェハ６１の一生面側に５０００〜１００００人のフィ
ールド酸化膜（図示略）を形成した後、素子形成領域の
フィールド酸化膜をフォトエツチングし、その後ゲート
酸化膜６２を形成する。次に、同図（ｂ）に承り如く、
ポリシリコン層を全面に形成して、フーＡ１−エツヂン
グによってグー１〜電極の部分６３のみを残り”。
次に同図（Ｃ）に示す如く、ソース側はポリシリコンの
ゲート電極６３、ドレイン側はレジス１−６４をマスク
にして、ボロンイオンの打ち込みを行なう。
次に同図（ｄ）に示１如く、Ｐ８型層６５，６６を拡散
させた後、ポリシリコンのゲート電極６３及びレジスト
６７をマスクとし１、基板コンタクト領域を除く部分に
リンイオンの注入を行なう。
次に第７図（Ｂ）の（０）に承り如く、上記基板コンタ
クト部６７ａ以外をレジス１−６８でマスクして、基板
コンタクト部６７ａにボロンイオンの注入を行なう。
次に同図（Ｍに示ず如く、ｎ十型領域６９゜７０および
１〕”型領域７１の拡散を行なった後、中間絶縁膜とし
て全面にＰ　Ｓ　Ｇ層７２を形成して、ソースコンタク
ト部、ドレインコンタクト部のみフォトエツチングによ
って上記ＰＳＧ層及びゲート酸化膜を除去する。
そして、同図（ｇ）に示づ−如く上記各コンタク１一部
にアルミニウムをパターンニングすることによって、ソ
ース電極７３．ドレイン電極７７１を形成する。
なお、上記各実施例に８３いては、ηヂトンネルの横型
のＭＯＳ　ｌ−ランジスタについて記載しであるが、同
、様にしてＰヂ１１ンネルの横型のＭ　ＯＳ　ｌ〜ラン
ジスタにも適用できることは明らかである。
また、上記各実施例では、最も基本的な構造のＭＯＳ　
ｔ−ランジスタについて述べであるが、その伯、ガード
リング、フィールドプレート、Δフセツトゲート構造等
の複雑な構造の横型のｌｖｌ、　ＯＳ　＋−ランジスタ
にも同様にして適用することがでさることは説明するま
でもない。
以上詳細に説明したように、この発明のＭＯＳ１−ラン
ジスタにあっては、横型のＭＯＳ　ｌ−ランジスタにお
いて、ドレイン拡散領域の底面に接して、基板と同一の
導電型Ｃ゛、かつ基板よりも高濃度の第１導電型層を積
層形成したことによって、電力負荷から発生したサージ
によりブレークダウンが起こったとしても、このブレー
クダウン電流が局部に集中して流れないで、上記ドレイ
ン拡散領域と第１導電型層との接合面において広い領域
中を流れるために、熱集中の発生を防止でさ、素子破壊
を回避づることが可能となって、サージに対する耐性が
＾いＩＶＩ　ＯＳ　ｌ−ランジスクを提供覆ることがで
きる。
従って、例えば上記ＭＯ８Ｉ−ランジスタを車両の車載
ミノＪ負荷のスイッチング素子とりて適用すれば、素子
の信頼性を向上さけ、ひいては、車両の性能・安全性の
向上に寄与することができる。
【図面の簡単な説明】
第１図はＭＯＳ　ｌ−ランジスタを用いたスイッチング
回路図、第２図は従来のＭＯＳ　ｌ−ランジスタの構造
を示す素子断面図、第３図は本発明に係るＭＯＳ　ｔ−
ランジスタの一実施例の構造を示１素子断面図、第４図
（Ａ）、、（Ｂ）は同ＭＯＳトラ、ンジスタの製造Ｘ程
を示す図、第５図は本発明の第２の実施例を示す素子断
面図、第６図は本発明の第３の実施例を示ず素子断面図
、第７図（Δ〉。 （Ｂ）は同ＭＯ３ｌ〜ランジスタの製造工程を示す図で
ある。 ２１・・・半導体基板 ２２・・・ソース拡散領域 ２３・・・ドレイン拡散領域 ２９・・・第１導電型層 ５１．５２・・・ソース側第１府電型層特許出願人 日産自動車株式会社 第１図 第２図 １ 第４図 第４図（Ｂ） 第５図 第６図 第７図（Ａ） ３１ 第７図（Ｂ）

Claims (3)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板の−１面側に該基板とは
    異なる導電型のソース拡散領域およびドレイン拡散領域
    を形成してなる横型のＭＯＳ　ｌ−ランジスタにおいて
    ； 前記ドレイン拡散領域の底面に接して、前記基板より高
    濃度の第１ｓ電型層を積層形成したことを特徴とするＭ
    ＯＳ　ｉ−ランジスタ。
  2. （２）前記ソース拡散領域の底面に接して、前記半導体
    脇板よりも高濃度の第１導電型層を積層形成したことを
    特徴とする特許請求の範囲第１項記載のＭＯＳトランジ
    スタ。
  3. （３）前記ソース拡散領域側の第１導電型層がソース拡
    散領域のゲート側の側面にも密着積層されるように、そ
    の端部を延長さ七たことを特徴とする特許請求の範囲第
    ２項記載のＭＯＳトランジスタ。
JP20479282A 1982-11-22 1982-11-22 Ｍｏｓトランジスタ Pending JPS5994873A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP20479282A JPS5994873A (ja) 1982-11-22 1982-11-22 Ｍｏｓトランジスタ
EP83111674A EP0109692A1 (en) 1982-11-22 1983-11-22 Semiconductor device for a MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20479282A JPS5994873A (ja) 1982-11-22 1982-11-22 Ｍｏｓトランジスタ

Publications (1)

Publication Number Publication Date
JPS5994873A true JPS5994873A (ja) 1984-05-31

Family

ID=16496425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20479282A Pending JPS5994873A (ja) 1982-11-22 1982-11-22 Ｍｏｓトランジスタ

Country Status (2)

Country Link
EP (1) EP0109692A1 (ja)
JP (1) JPS5994873A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117778A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置及びその製造方法
US5219770A (en) * 1983-11-30 1993-06-15 Fujitsu Limited Method for fabricating a MISFET including a common contact window
JP2572210B2 (ja) * 1984-11-20 1997-01-16 三菱電機株式会社 縦型パワ−ｍｏｓ電界効果型半導体装置
DE4405631C1 (de) * 1994-02-22 1995-07-20 Bosch Gmbh Robert Integriertes Bauelement
JPH0955496A (ja) * 1995-08-17 1997-02-25 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタ及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2011178B (en) * 1977-12-15 1982-03-17 Philips Electronic Associated Fieldeffect devices
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
JPS55105373A (en) * 1978-12-04 1980-08-12 Mostek Corp Metal oxide semiconductor transistor and method of fabricating same
US4376947A (en) * 1979-09-04 1983-03-15 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device

Also Published As

Publication number Publication date
EP0109692A1 (en) 1984-05-30

Similar Documents

Publication Publication Date Title
US5621234A (en) Vertical semiconductor device with breakdown voltage improvement region
JP3417013B2 (ja) 絶縁ゲート型バイポーラトランジスタ
GB2103877A (en) Gate protection for insulated gate semiconductor devices
JP2001168206A (ja) 半導体装置およびその製造方法
JPS5994873A (ja) Ｍｏｓトランジスタ
JPH01128568A (ja) 半導体装置
JPS59149056A (ja) 縦型ｍｏｓトランジスタ
JP3240896B2 (ja) Ｍｏｓ型半導体素子
JPH03104169A (ja) 半導体装置
JPH06349852A (ja) Ｍｏｓ型電界効果トランジスタ
JPH10125620A (ja) 炭化珪素半導体装置
JPH07273320A (ja) 半導体装置
JPH0393265A (ja) 半導体集積回路
JPH0955496A (ja) 高耐圧ｍｏｓトランジスタ及びその製造方法
JPH10242456A (ja) 横型絶縁ゲートバイポーラトランジスタ
JP3592734B2 (ja) Ｍｏｓ型電界効果トランジスタおよびその製造方法
JPH09181335A (ja) 半導体装置
JPH01290265A (ja) Ｍｏｓ型半導体装置
JP2003163352A (ja) 半導体装置
JPH02296342A (ja) Ｍｏｓｆｅｔの製造方法
JPS60103661A (ja) 半導体集積回路装置
JPS6237822B2 (ja)
JPH05243563A (ja) Ｎチャネルトランジスタ
JPS59132673A (ja) Ｍｏｓトランジスタ
JP3535080B2 (ja) 絶縁ゲート型電界効果トランジスタ及びその製法