JP2001168206A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】 （修正有）
【課題】 サリサイド技術を採用でき、高速動作が可能
で静電気高耐圧の半導体装置とその製造法を提供する。 【解決手段】 本装置は絶縁ゲート電界効果Ｔｒ（ＭＯ
ＳＦＥＴ）１００、ＢｉＰＴ２１０及びツェナーダイオ
ードＤＺ２２０を有する。ＭＯＳＦＥＴは第１導電型Ｐ
型のウェル１１に形成され、ゲート絶縁層１４、ゲート
電極２０、側壁絶縁層１６、第２導電型Ｎ型のソース領
域３０及びドレイン領域４０を有する。ＢｉＰＴ２１０
はドレイン領域をコレクタ領域とし、ウェル１１をベー
ス領域とし、ドレイン領域と分離されるＮ型不純物拡散
層をエミッタ領域６０とする。ＤＺ２２０はドレイン領
域に連続するＮ型不純物拡散層５４とＰ型不純物拡散層
５６との接合により構成される。ソース領域とドレイン
領域はその表面にシリサイド層３６を有し、ツェナダイ
オード２２０のＮ型不純物拡散層５４の表面には保護層
５２を有している。
で静電気高耐圧の半導体装置とその製造法を提供する。 【解決手段】 本装置は絶縁ゲート電界効果Ｔｒ（ＭＯ
ＳＦＥＴ）１００、ＢｉＰＴ２１０及びツェナーダイオ
ードＤＺ２２０を有する。ＭＯＳＦＥＴは第１導電型Ｐ
型のウェル１１に形成され、ゲート絶縁層１４、ゲート
電極２０、側壁絶縁層１６、第２導電型Ｎ型のソース領
域３０及びドレイン領域４０を有する。ＢｉＰＴ２１０
はドレイン領域をコレクタ領域とし、ウェル１１をベー
ス領域とし、ドレイン領域と分離されるＮ型不純物拡散
層をエミッタ領域６０とする。ＤＺ２２０はドレイン領
域に連続するＮ型不純物拡散層５４とＰ型不純物拡散層
５６との接合により構成される。ソース領域とドレイン
領域はその表面にシリサイド層３６を有し、ツェナダイ
オード２２０のＮ型不純物拡散層５４の表面には保護層
５２を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
静電破壊耐性に優れた半導体装置およびその製造方法に
関する。
静電破壊耐性に優れた半導体装置およびその製造方法に
関する。
【０００２】
【背景技術】半導体装置の微細化に伴い、ＭＯＳトラン
ジスタのソース／ドレイン領域を構成する不純物拡散層
の寄生抵抗を小さくするために、不純物拡散層の表面に
シリサイド層を設ける技術がよく用いられている。この
ようにソース／ドレイン領域の寄生抵抗を小さくするこ
とで、ＭＯＳトランジスタのスイッチング速度を大きく
でき、高速動作を実現できる。
ジスタのソース／ドレイン領域を構成する不純物拡散層
の寄生抵抗を小さくするために、不純物拡散層の表面に
シリサイド層を設ける技術がよく用いられている。この
ようにソース／ドレイン領域の寄生抵抗を小さくするこ
とで、ＭＯＳトランジスタのスイッチング速度を大きく
でき、高速動作を実現できる。
【０００３】しかし、半導体集積回路装置の入出力回路
に設けられる静電気保護回路において、放電素子として
ＭＯＳトランジスタを用いる場合には、ソース／ドレイ
ン領域の寄生抵抗を低減することは、静電放電（ＥＳ
Ｄ）耐圧が低下するという問題を有する。このようにＥ
ＳＤ耐圧が低下する主な理由は、ソース／ドレイン領域
の寄生抵抗が小さくなることで電流集中が生じやすくな
り、熱破壊を生じてしまうことにある。
に設けられる静電気保護回路において、放電素子として
ＭＯＳトランジスタを用いる場合には、ソース／ドレイ
ン領域の寄生抵抗を低減することは、静電放電（ＥＳ
Ｄ）耐圧が低下するという問題を有する。このようにＥ
ＳＤ耐圧が低下する主な理由は、ソース／ドレイン領域
の寄生抵抗が小さくなることで電流集中が生じやすくな
り、熱破壊を生じてしまうことにある。
【０００４】このようなソース／ドレイン領域の寄生抵
抗の低下に伴うＥＳＤ耐圧の低下を避けるために、放電
素子としてのＭＯＳトランジスタのソース／ドレイン領
域のシリサイド層を部分的あるいは全面的に形成しない
技術が知られている（特開平１−２５９５６０号公報、
特開平２−２７１６７３号公報、特開平４−２７１６７
４号公報など参照）。
抗の低下に伴うＥＳＤ耐圧の低下を避けるために、放電
素子としてのＭＯＳトランジスタのソース／ドレイン領
域のシリサイド層を部分的あるいは全面的に形成しない
技術が知られている（特開平１−２５９５６０号公報、
特開平２−２７１６７３号公報、特開平４−２７１６７
４号公報など参照）。
【０００５】ところが、このような技術においては、Ｍ
ＯＳトランジスタのソース／ドレイン領域のシリサイド
層を部分的に取り除くためのプロテクション工程が必要
となる。このプロテクション工程がシリサイド層を形成
するためのサリサイド工程で行われる場合には、以下の
ような問題が生じる。そして、この問題は、０．８μｍ
以下、特に０．３５μｍ以下のデザインルールの場合
に、特に顕著となる。
ＯＳトランジスタのソース／ドレイン領域のシリサイド
層を部分的に取り除くためのプロテクション工程が必要
となる。このプロテクション工程がシリサイド層を形成
するためのサリサイド工程で行われる場合には、以下の
ような問題が生じる。そして、この問題は、０．８μｍ
以下、特に０．３５μｍ以下のデザインルールの場合
に、特に顕著となる。
【０００６】ソース／ドレイン領域を形成した後、ウエ
ハ全面に酸化膜を形成し、シリサイド層を形成しない部
分のみを残して酸化膜をエッチングで除去する際に、既
に形成されているサイドウォール絶縁層も部分的に除去
されて、ゲート電極とソース／ドレイン領域間のリーク
が発生する可能性がある。
ハ全面に酸化膜を形成し、シリサイド層を形成しない部
分のみを残して酸化膜をエッチングで除去する際に、既
に形成されているサイドウォール絶縁層も部分的に除去
されて、ゲート電極とソース／ドレイン領域間のリーク
が発生する可能性がある。
【０００７】さらに、ゲート電極およびソース／ドレイ
ン領域の両者にシリサイド層を形成する、いわゆるフル
サリサイド工程（Ｆｕｌｌ ＳＡＬＩＣＩＤＥ Ｐｒｏ
ｃｅｓｓ）の場合には、ゲート電極上にはシリサイド層
を形成し、かつドレインジャンクションの近傍にはシリ
サイド層を形成しないことは、プロセス上の制約から極
めて困難である。つまり、ドレインジャンクションの近
傍にシリサイド層が形成されないようにすると、シリサ
イドが形成されないようにするためのマスク（酸化層）
が必ずゲート電極上にも形成されていまうので、ゲート
電極上の一部にもシリサイド層が形成されなくなり、シ
ート抵抗が例えばキロオームオーダとなって高速動作が
期待できない。
ン領域の両者にシリサイド層を形成する、いわゆるフル
サリサイド工程（Ｆｕｌｌ ＳＡＬＩＣＩＤＥ Ｐｒｏ
ｃｅｓｓ）の場合には、ゲート電極上にはシリサイド層
を形成し、かつドレインジャンクションの近傍にはシリ
サイド層を形成しないことは、プロセス上の制約から極
めて困難である。つまり、ドレインジャンクションの近
傍にシリサイド層が形成されないようにすると、シリサ
イドが形成されないようにするためのマスク（酸化層）
が必ずゲート電極上にも形成されていまうので、ゲート
電極上の一部にもシリサイド層が形成されなくなり、シ
ート抵抗が例えばキロオームオーダとなって高速動作が
期待できない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、フル
サリサイド技術を採用でき、高速動作が可能であり、か
つ高いＥＳＤ耐圧を有する半導体装置およびその製造方
法を提供することにある。
サリサイド技術を採用でき、高速動作が可能であり、か
つ高いＥＳＤ耐圧を有する半導体装置およびその製造方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の第１領域に形成され、ゲート絶縁層、
ゲート電極、該ゲート電極の側面に設けられるサイドウ
ォール絶縁層、第２導電型の第１不純物拡散層および第
２導電型の第２不純物拡散層を含み、前記第１不純物拡
散層をソース領域とし、前記第２不純物拡散層をドレイ
ン領域とする絶縁ゲート電界効果トランジスタと、前記
第１領域に形成され、前記第２不純物拡散層をコレクタ
領域とし、前記第１領域をベース領域とし、前記第２不
純物拡散層と電気的に分離される第２導電型の第３不純
物拡散層をエミッタ領域とするバイポーラトランジスタ
と、前記第２不純物拡散層に連続する第２導電型の第４
不純物拡散層と、該第４不純物拡散層と接合する第１導
電型の第５不純物拡散層とによって構成されるツェナー
ダイオードと、を含み、少なくとも前記第１および第２
不純物拡散層は、その表面にシリサイド層を有し、前記
ツェナーダイオードを構成する第４不純物拡散層の表面
にプロテクト層が設けられている。
は、第１導電型の第１領域に形成され、ゲート絶縁層、
ゲート電極、該ゲート電極の側面に設けられるサイドウ
ォール絶縁層、第２導電型の第１不純物拡散層および第
２導電型の第２不純物拡散層を含み、前記第１不純物拡
散層をソース領域とし、前記第２不純物拡散層をドレイ
ン領域とする絶縁ゲート電界効果トランジスタと、前記
第１領域に形成され、前記第２不純物拡散層をコレクタ
領域とし、前記第１領域をベース領域とし、前記第２不
純物拡散層と電気的に分離される第２導電型の第３不純
物拡散層をエミッタ領域とするバイポーラトランジスタ
と、前記第２不純物拡散層に連続する第２導電型の第４
不純物拡散層と、該第４不純物拡散層と接合する第１導
電型の第５不純物拡散層とによって構成されるツェナー
ダイオードと、を含み、少なくとも前記第１および第２
不純物拡散層は、その表面にシリサイド層を有し、前記
ツェナーダイオードを構成する第４不純物拡散層の表面
にプロテクト層が設けられている。
【００１０】この半導体装置によれば、以下の作用効果
を有する。
を有する。
【００１１】（１）前記絶縁ゲート電界効果トランジス
タ（以下、「ＭＯＳトランジスタ」という）のソース領
域およびドレイン領域にシリサイド層を設けることがで
きるので、ＭＯＳトランジスタの動作速度を損なうこと
なく、高速動作が可能である。そして、静電気保護回路
の放電素子としてツェナーダイオードを有することによ
り、ツェナーダイオードによってバイポーラトランジス
タのコレクタとベース間の耐圧を低下させて、バイポー
ラトランジスタを確実に動作させることができ、良好な
静電放電を行うことができる。
タ（以下、「ＭＯＳトランジスタ」という）のソース領
域およびドレイン領域にシリサイド層を設けることがで
きるので、ＭＯＳトランジスタの動作速度を損なうこと
なく、高速動作が可能である。そして、静電気保護回路
の放電素子としてツェナーダイオードを有することによ
り、ツェナーダイオードによってバイポーラトランジス
タのコレクタとベース間の耐圧を低下させて、バイポー
ラトランジスタを確実に動作させることができ、良好な
静電放電を行うことができる。
【００１２】（２）前記プロテクト層によって前記ツェ
ナーダイオードを構成する不純物拡散層上にシリサイド
層が形成されないことから、該不純物拡散層の不純物濃
度がシリサイド層によって変化することが防止され、そ
の結果、該ツェナーダイオードのツェナー電圧（ジャン
クション耐圧）が変化せず、動作不良を防止できる。
ナーダイオードを構成する不純物拡散層上にシリサイド
層が形成されないことから、該不純物拡散層の不純物濃
度がシリサイド層によって変化することが防止され、そ
の結果、該ツェナーダイオードのツェナー電圧（ジャン
クション耐圧）が変化せず、動作不良を防止できる。
【００１３】（３）前記ツェナーダイオードは、前記Ｍ
ＯＳトランジスタの不純物拡散層（ドレイン領域）とは
異なる不純物拡散層から構成されている。そのため、ツ
ェナーダイオードを構成する、前記第１導電型および第
２導電型の不純物拡散層の不純物濃度を適正に規定でき
る。その結果、前記ツェナーダイオードのツェナー電圧
の制御を容易にかつ最適に設定できる。
ＯＳトランジスタの不純物拡散層（ドレイン領域）とは
異なる不純物拡散層から構成されている。そのため、ツ
ェナーダイオードを構成する、前記第１導電型および第
２導電型の不純物拡散層の不純物濃度を適正に規定でき
る。その結果、前記ツェナーダイオードのツェナー電圧
の制御を容易にかつ最適に設定できる。
【００１４】前記プロテクト層としては、以下の態様が
ある。これらのプロテクト層は、いずれもＭＯＳトラン
ジスタの形成工程を兼ねて形成できるので、工程数を低
減できる。
ある。これらのプロテクト層は、いずれもＭＯＳトラン
ジスタの形成工程を兼ねて形成できるので、工程数を低
減できる。
【００１５】（Ａ）前記プロテクト層は、前記サイドウ
ォール絶縁層の形成工程と同じ工程で形成されることが
できる。
ォール絶縁層の形成工程と同じ工程で形成されることが
できる。
【００１６】（Ｂ）前記プロテクト層は、前記ゲート絶
縁層と同時に形成される絶縁層、前記ゲート電極と同時
に形成される導電層、および前記サイドウォール絶縁層
と同時に形成される絶縁層を有することができる。
縁層と同時に形成される絶縁層、前記ゲート電極と同時
に形成される導電層、および前記サイドウォール絶縁層
と同時に形成される絶縁層を有することができる。
【００１７】前記ツェナーダイオードは、そのツェナー
電圧が前記ドレイン領域でのアバランシェブレークダウ
ン電圧より低く設定されることが望ましい。このように
することにより、寄生バイポーラトランジスタがアバラ
ンシェブレークダウンする前に前記ツェナーダイオード
を確実にツェナーブレークダウンさせることが可能とな
り、寄生バイポーラトランジスタの代わりに前記バイポ
ーラトランジスタをオンさせることができる。
電圧が前記ドレイン領域でのアバランシェブレークダウ
ン電圧より低く設定されることが望ましい。このように
することにより、寄生バイポーラトランジスタがアバラ
ンシェブレークダウンする前に前記ツェナーダイオード
を確実にツェナーブレークダウンさせることが可能とな
り、寄生バイポーラトランジスタの代わりに前記バイポ
ーラトランジスタをオンさせることができる。
【００１８】また、前記ツェナーダイオードは、そのツ
ェナー電圧がＭＯＳトランジスタのドレイン領域でのス
ナップバック電圧より低く設定されることが望ましい。
このようにすることにより、前記バイポーラトランジス
タ側に安定して電流を放電できるようになる。その結
果、電流の放出経路が前記バイポーラトランジスタから
寄生バイポーラトランジスタ側に変わってしまうことを
確実に防止でき、ＭＯＳトランジスタの静電破壊を防止
できる。
ェナー電圧がＭＯＳトランジスタのドレイン領域でのス
ナップバック電圧より低く設定されることが望ましい。
このようにすることにより、前記バイポーラトランジス
タ側に安定して電流を放電できるようになる。その結
果、電流の放出経路が前記バイポーラトランジスタから
寄生バイポーラトランジスタ側に変わってしまうことを
確実に防止でき、ＭＯＳトランジスタの静電破壊を防止
できる。
【００１９】前記ツェナーダイオードの前記第４不純物
拡散層は、その不純物濃度が前記ドレイン領域より低い
ことが望ましい。この理由は、第４不純物拡散層は、静
電気による電荷が注入されたときに、この第４不純物拡
散層と素子分離領域との境界部分に電流が集中すること
を防止するため、高抵抗であることが望ましいからであ
る。
拡散層は、その不純物濃度が前記ドレイン領域より低い
ことが望ましい。この理由は、第４不純物拡散層は、静
電気による電荷が注入されたときに、この第４不純物拡
散層と素子分離領域との境界部分に電流が集中すること
を防止するため、高抵抗であることが望ましいからであ
る。
【００２０】本発明に係る半導体装置の製造方法として
は、主として以下の態様がある。
は、主として以下の態様がある。
【００２１】［１］第１の製造方法は、以下の工程
（ａ）〜（ｇ）を含む。
（ａ）〜（ｇ）を含む。
【００２２】（ａ）第１導電型の第１領域上に、ゲート
絶縁層を介在させてゲート電極を形成する工程、（ｂ）
前記第１領域に不純物をドープして、ツェナーダイオー
ドための、少なくとも第１導電型の不純物拡散層を形成
する工程、（ｃ）前記ゲート電極のサイドウォール絶縁
層のための絶縁層をウエハ上に形成する工程、（ｄ）前
記ツェナーダイオードの形成領域に相当する前記絶縁層
上にマスク層を形成する工程、（ｅ）異方性エッチング
によって前記絶縁層をエッチングして、前記ゲート電極
の側面にサイドウォール絶縁層を形成すると共に、ツェ
ナーダイオードの形成領域を覆うプロテクト層を形成す
る工程、（ｆ）ソース領域およびドレイン領域を構成す
るための第２導電型の不純物拡散層を形成する工程、お
よび（ｇ）少なくとも前記ソース領域およびドレイン領
域を構成する前記不純物拡散層の表面にシリサイド層を
形成する工程。
絶縁層を介在させてゲート電極を形成する工程、（ｂ）
前記第１領域に不純物をドープして、ツェナーダイオー
ドための、少なくとも第１導電型の不純物拡散層を形成
する工程、（ｃ）前記ゲート電極のサイドウォール絶縁
層のための絶縁層をウエハ上に形成する工程、（ｄ）前
記ツェナーダイオードの形成領域に相当する前記絶縁層
上にマスク層を形成する工程、（ｅ）異方性エッチング
によって前記絶縁層をエッチングして、前記ゲート電極
の側面にサイドウォール絶縁層を形成すると共に、ツェ
ナーダイオードの形成領域を覆うプロテクト層を形成す
る工程、（ｆ）ソース領域およびドレイン領域を構成す
るための第２導電型の不純物拡散層を形成する工程、お
よび（ｇ）少なくとも前記ソース領域およびドレイン領
域を構成する前記不純物拡散層の表面にシリサイド層を
形成する工程。
【００２３】この製造方法によれば、以下の作用効果を
有する。
有する。
【００２４】（１）従来のようなプロテクション工程、
すなわち、ソース領域およびドレイン領域を形成した
後、ウエハ全面に酸化膜を形成し、シリサイド層を形成
しない部分のみを残して酸化膜をエッチングで除去して
サリサイド化する工程、によって生じる不都合を防止で
きる。例えば、サリサイド工程で、上述のようにシリサ
イド層を形成しない部分のみを残して酸化膜をエッチン
グで除去する工程を含まないことにより、既に形成され
ているサイドウォール絶縁層が部分的に除去されるよう
な不都合が生じない。その結果、ゲート電極とソース／
ドレイン領域間の耐圧を十分高くすることができ、リー
クの発生を防止できる。
すなわち、ソース領域およびドレイン領域を形成した
後、ウエハ全面に酸化膜を形成し、シリサイド層を形成
しない部分のみを残して酸化膜をエッチングで除去して
サリサイド化する工程、によって生じる不都合を防止で
きる。例えば、サリサイド工程で、上述のようにシリサ
イド層を形成しない部分のみを残して酸化膜をエッチン
グで除去する工程を含まないことにより、既に形成され
ているサイドウォール絶縁層が部分的に除去されるよう
な不都合が生じない。その結果、ゲート電極とソース／
ドレイン領域間の耐圧を十分高くすることができ、リー
クの発生を防止できる。
【００２５】（２）プロテクト層は、ゲート電極のサイ
ドウォール絶縁層の形成工程で形成でき、サリサイド工
程でマスク用の酸化膜の形成およびパターニングを必要
としないので、従来のプロテクション工程より工程数を
低減できる。
ドウォール絶縁層の形成工程で形成でき、サリサイド工
程でマスク用の酸化膜の形成およびパターニングを必要
としないので、従来のプロテクション工程より工程数を
低減できる。
【００２６】（３）ゲート電極およびソース／ドレイン
領域の両者にシリサイド層を形成する、いわゆるフルサ
リサイド工程の適用が可能となる。
領域の両者にシリサイド層を形成する、いわゆるフルサ
リサイド工程の適用が可能となる。
【００２７】前記工程（ｆ）において、さらに、前記ド
レイン領域と電気的に分離された状態で第２導電型の不
純物拡散層が形成され、該不純物拡散層によってバイポ
ーラトランジスタのエミッタ領域が構成されることが望
ましい。この工程を含むことにより、ＭＯＳトランジス
タのソース領域およびドレイン領域を形成する工程で、
エミッタ領域も同時に形成され、工程数を低減できる。
レイン領域と電気的に分離された状態で第２導電型の不
純物拡散層が形成され、該不純物拡散層によってバイポ
ーラトランジスタのエミッタ領域が構成されることが望
ましい。この工程を含むことにより、ＭＯＳトランジス
タのソース領域およびドレイン領域を形成する工程で、
エミッタ領域も同時に形成され、工程数を低減できる。
【００２８】前記ツェナーダイオードの前記第２導電型
の不純物拡散層は、以下の工程で形成することができ
る。これらの方法によれば、ＭＯＳトランジスタのソー
ス領域およびドレイン領域を形成する工程で、前記ツェ
ナーダイオードの前記第２導電型の不純物拡散層も同時
に形成され、工程数を低減できる。
の不純物拡散層は、以下の工程で形成することができ
る。これらの方法によれば、ＭＯＳトランジスタのソー
ス領域およびドレイン領域を形成する工程で、前記ツェ
ナーダイオードの前記第２導電型の不純物拡散層も同時
に形成され、工程数を低減できる。
【００２９】（Ａ）前記工程（ｂ）において、さらに、
ツェナーダイオードのための第２導電型の不純物拡散層
を形成することができる。
ツェナーダイオードのための第２導電型の不純物拡散層
を形成することができる。
【００３０】（Ｂ）前記工程（ｆ）において、前記工程
（ｅ）で形成された前記プロテクト層を介して不純物を
ドープすることにより、ツェナーダイオードのための第
２導電型の不純物拡散層を形成することができる。
（ｅ）で形成された前記プロテクト層を介して不純物を
ドープすることにより、ツェナーダイオードのための第
２導電型の不純物拡散層を形成することができる。
【００３１】（Ｃ）少なくとも前記工程（ｃ）の前に、
前記第１領域の所定領域に低濃度の第２導電型不純物が
ドープして、前記ソース領域および前記ドレイン領域の
ための低濃度の第２導電型の不純物拡散層を形成すると
ともに、前記ツェナーダイオードのための第２導電型の
不純物拡散層を形成することができる。
前記第１領域の所定領域に低濃度の第２導電型不純物が
ドープして、前記ソース領域および前記ドレイン領域の
ための低濃度の第２導電型の不純物拡散層を形成すると
ともに、前記ツェナーダイオードのための第２導電型の
不純物拡散層を形成することができる。
【００３２】［２］第２の製造方法は、以下の工程
（ａ）〜（ｆ）を含む。
（ａ）〜（ｆ）を含む。
【００３３】（ａ）第１導電型の第１領域に不純物をド
ープして、ツェナーダイオードための、第１導電型およ
び第２導電型の不純物拡散層を形成する工程、（ｂ）前
記第１領域上に、ゲート絶縁層を介在させてゲート電極
を形成する工程、（ｃ）前記ゲート電極の側面にサイド
ウォール絶縁層を形成する工程、（ｄ）ソース領域およ
びドレイン領域を構成するための第２導電型の不純物拡
散層を形成する工程、および（ｅ）少なくとも前記ソー
ス領域およびドレイン領域を構成する前記不純物拡散層
の表面にシリサイド層を形成する工程、（ｆ）前記工程
（ｂ）および（ｃ）において、前記ツェナーダイオード
が形成される領域上に、前記ゲート絶縁層と同時に形成
される絶縁層、前記ゲート電極と同時に形成される導電
層、および前記サイドウォール絶縁層と同時に形成され
る絶縁層を含むプロテクト層が形成され、該プロテクト
層によって前記ツェナーダイオードの第２導電型の不純
物拡散層が覆われる。
ープして、ツェナーダイオードための、第１導電型およ
び第２導電型の不純物拡散層を形成する工程、（ｂ）前
記第１領域上に、ゲート絶縁層を介在させてゲート電極
を形成する工程、（ｃ）前記ゲート電極の側面にサイド
ウォール絶縁層を形成する工程、（ｄ）ソース領域およ
びドレイン領域を構成するための第２導電型の不純物拡
散層を形成する工程、および（ｅ）少なくとも前記ソー
ス領域およびドレイン領域を構成する前記不純物拡散層
の表面にシリサイド層を形成する工程、（ｆ）前記工程
（ｂ）および（ｃ）において、前記ツェナーダイオード
が形成される領域上に、前記ゲート絶縁層と同時に形成
される絶縁層、前記ゲート電極と同時に形成される導電
層、および前記サイドウォール絶縁層と同時に形成され
る絶縁層を含むプロテクト層が形成され、該プロテクト
層によって前記ツェナーダイオードの第２導電型の不純
物拡散層が覆われる。
【００３４】この製造方法においても、上記第１の製造
方法と同様の作用効果を有する。
方法と同様の作用効果を有する。
【００３５】また、この製造方法においても、上記第１
の製造方法と同様に、前記工程（ｄ）において、ソース
領域およびドレイン領域を構成するための第２導電型の
不純物拡散層を形成する工程で、前記ドレイン領域と電
気的に分離された状態で第２導電型の不純物拡散層が形
成され、該不純物拡散層によってバイポーラトランジス
タのエミッタ領域が構成されることが望ましい。
の製造方法と同様に、前記工程（ｄ）において、ソース
領域およびドレイン領域を構成するための第２導電型の
不純物拡散層を形成する工程で、前記ドレイン領域と電
気的に分離された状態で第２導電型の不純物拡散層が形
成され、該不純物拡散層によってバイポーラトランジス
タのエミッタ領域が構成されることが望ましい。
【００３６】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明に係る半導体装置の第１の実施の形態を模式的示す
断面図であり、図２は本発明が適用された半導体装置の
入出力回路の一例を示す等価回路である。本実施の形態
では、本発明をＭＯＳ型の出力トランジスタを含む出力
回路に適用した例について述べる。なお、図２は、出力
セルの等価回路を示す。また、本実施の形態では、第１
導電型をＰ型とし、第２導電型をＮ型とした例について
述べる。
発明に係る半導体装置の第１の実施の形態を模式的示す
断面図であり、図２は本発明が適用された半導体装置の
入出力回路の一例を示す等価回路である。本実施の形態
では、本発明をＭＯＳ型の出力トランジスタを含む出力
回路に適用した例について述べる。なお、図２は、出力
セルの等価回路を示す。また、本実施の形態では、第１
導電型をＰ型とし、第２導電型をＮ型とした例について
述べる。
【００３７】（デバイスの構造）本実施の形態の半導体
装置は、ＭＯＳトランジスタ１００と、静電気保護回路
２００を構成する放電素子を有する。この例では、Ｎチ
ャネル型ＭＯＳトランジスタを用いた構造について述べ
る。
装置は、ＭＯＳトランジスタ１００と、静電気保護回路
２００を構成する放電素子を有する。この例では、Ｎチ
ャネル型ＭＯＳトランジスタを用いた構造について述べ
る。
【００３８】この半導体装置は、Ｐ型のシリコン基板１
０内にＰ型ウェル（第１導電型の第１領域）１１が形成
されている。Ｐ型ウェル１１上には、たとえば選択酸化
によって所定パターンの素子分離領域１２が形成され、
素子分離領域以外の領域には、Ｎチャネル型ＭＯＳトラ
ンジスタ１００と、ツェナーダイオード（ＤＺ）２２０
を有するダイオード領域５０と、バイポーラトランジス
タ（ＢＰ）２１０とが形成されている。
０内にＰ型ウェル（第１導電型の第１領域）１１が形成
されている。Ｐ型ウェル１１上には、たとえば選択酸化
によって所定パターンの素子分離領域１２が形成され、
素子分離領域以外の領域には、Ｎチャネル型ＭＯＳトラ
ンジスタ１００と、ツェナーダイオード（ＤＺ）２２０
を有するダイオード領域５０と、バイポーラトランジス
タ（ＢＰ）２１０とが形成されている。
【００３９】ＭＯＳトランジスタ１００は、ゲート絶縁
層１４、ゲート電極２０、ソース領域（第１不純物拡散
層）３０およびドレイン領域（第２不純物拡散層）４０
から構成されている。ゲート電極２０は、ドープトポリ
シリコン層からなる第１の導電層２２と、この導電層２
２上に形成されたシリサイド層からなる第２の導電層２
４とから構成される。ゲート電極２０の側面には、サイ
ドウォール絶縁層１６が形成されている。また、Ｐ型ウ
ェル１１内には、ゲート電極２０の両側に位置するよう
に、ＬＤＤ構造のソース領域３０とドレイン領域４０と
が形成されている。ソース領域３０は、低濃度のＮ型不
純物拡散層３２と、高濃度のＮ型不純物拡散層３４と、
シリサイド層３６とを有する。ドレイン領域４０は、低
濃度のＮ型不純物拡散層４２と、高濃度のＮ型不純物拡
散層４４と、シリサイド層４６とを有する。
層１４、ゲート電極２０、ソース領域（第１不純物拡散
層）３０およびドレイン領域（第２不純物拡散層）４０
から構成されている。ゲート電極２０は、ドープトポリ
シリコン層からなる第１の導電層２２と、この導電層２
２上に形成されたシリサイド層からなる第２の導電層２
４とから構成される。ゲート電極２０の側面には、サイ
ドウォール絶縁層１６が形成されている。また、Ｐ型ウ
ェル１１内には、ゲート電極２０の両側に位置するよう
に、ＬＤＤ構造のソース領域３０とドレイン領域４０と
が形成されている。ソース領域３０は、低濃度のＮ型不
純物拡散層３２と、高濃度のＮ型不純物拡散層３４と、
シリサイド層３６とを有する。ドレイン領域４０は、低
濃度のＮ型不純物拡散層４２と、高濃度のＮ型不純物拡
散層４４と、シリサイド層４６とを有する。
【００４０】ダイオード領域５０は、ＭＯＳトランジス
タ１００と素子分離領域１２との間に形成されている。
そして、ダイオード領域５０は、Ｐウエル１１上に形成
されたプロテクト層５２と、このプロテクト層５２の下
のＰ型ウエル１１内に形成されたＮ型の不純物拡散層
（第５不純物拡散層）５４と、Ｐ型の不純物拡散層（第
６不純物拡散層）５６とを有する。Ｎ型の不純物拡散層
５４とＰ型の不純物拡散層５６とから、ツェナーダイオ
ード（ＤＺ）２２０が構成される。Ｎ型の不純物拡散層
５４は、ＭＯＳトランジスタ１００のドレイン領域４０
と、素子分離領域１２との間に配置されている。さら
に、Ｎ型の不純物拡散層５４は、この不純物拡散層５４
と素子分離領域１２との境界部分に電流が集中すること
を防止するため、高抵抗であることが望ましい。そのた
め、不純物拡散層５４のの不純物濃度はドレイン領域４
０の不純物拡散層４４より小さく設定されている。
タ１００と素子分離領域１２との間に形成されている。
そして、ダイオード領域５０は、Ｐウエル１１上に形成
されたプロテクト層５２と、このプロテクト層５２の下
のＰ型ウエル１１内に形成されたＮ型の不純物拡散層
（第５不純物拡散層）５４と、Ｐ型の不純物拡散層（第
６不純物拡散層）５６とを有する。Ｎ型の不純物拡散層
５４とＰ型の不純物拡散層５６とから、ツェナーダイオ
ード（ＤＺ）２２０が構成される。Ｎ型の不純物拡散層
５４は、ＭＯＳトランジスタ１００のドレイン領域４０
と、素子分離領域１２との間に配置されている。さら
に、Ｎ型の不純物拡散層５４は、この不純物拡散層５４
と素子分離領域１２との境界部分に電流が集中すること
を防止するため、高抵抗であることが望ましい。そのた
め、不純物拡散層５４のの不純物濃度はドレイン領域４
０の不純物拡散層４４より小さく設定されている。
【００４１】Ｐ型の不純物拡散層５６は、Ｎ型の不純物
拡散層５４より深い位置に形成されている。Ｎ型の不純
物拡散層５４およびＰ型の不純物拡散層５６は、両者に
よって構成されるツェナーダイオードＤＺのツェナー電
圧が所定の値となるように、その不純物濃度が設定され
ている。
拡散層５４より深い位置に形成されている。Ｎ型の不純
物拡散層５４およびＰ型の不純物拡散層５６は、両者に
よって構成されるツェナーダイオードＤＺのツェナー電
圧が所定の値となるように、その不純物濃度が設定され
ている。
【００４２】また、ダイオード領域５０のプロテクト層
５２は、ツェナーダイオード（ＤＺ）２２０を構成する
Ｎ型不純物拡散層５４の表面を十分に覆うことができる
ように、素子分離領域１２およびドレイン領域４０の一
部に重なる状態で形成されている。このようにプロテク
ト層５２を設けることにより、ツェナーダイオードＤＺ
を構成するＮ型不純物拡散層５４の表面にシリサイド層
が形成されない。そのため、シリサイド層にＮ型不純物
拡散層５４の不純物が吸収されて、その濃度が変化する
ような不都合を生じることがない。したがって、Ｎ型不
純物拡散層５４の不純物の濃度が変化することによる、
ツェナーダイオードのツェナー電圧やジャンクション耐
圧の変動などの動作不良が発生しない。プロテクト層５
２は、後に詳述するように、ＭＯＳトランジスタ１００
のサイドウォール絶縁層１６を構成する絶縁層と同じ工
程で形成される。
５２は、ツェナーダイオード（ＤＺ）２２０を構成する
Ｎ型不純物拡散層５４の表面を十分に覆うことができる
ように、素子分離領域１２およびドレイン領域４０の一
部に重なる状態で形成されている。このようにプロテク
ト層５２を設けることにより、ツェナーダイオードＤＺ
を構成するＮ型不純物拡散層５４の表面にシリサイド層
が形成されない。そのため、シリサイド層にＮ型不純物
拡散層５４の不純物が吸収されて、その濃度が変化する
ような不都合を生じることがない。したがって、Ｎ型不
純物拡散層５４の不純物の濃度が変化することによる、
ツェナーダイオードのツェナー電圧やジャンクション耐
圧の変動などの動作不良が発生しない。プロテクト層５
２は、後に詳述するように、ＭＯＳトランジスタ１００
のサイドウォール絶縁層１６を構成する絶縁層と同じ工
程で形成される。
【００４３】エミッタ領域（第３不純物拡散層）６０
は、素子分離領域１２を介在させて、ダイオード領域５
０と離間して形成される。そして、エミッタ領域６０
は、Ｐ型ウェル１１内に形成された高濃度のＮ型不純物
拡散層６２と、この不純物拡散層６２上に形成されたシ
リサイド層６４とを有する。
は、素子分離領域１２を介在させて、ダイオード領域５
０と離間して形成される。そして、エミッタ領域６０
は、Ｐ型ウェル１１内に形成された高濃度のＮ型不純物
拡散層６２と、この不純物拡散層６２上に形成されたシ
リサイド層６４とを有する。
【００４４】この半導体装置によれば、図２の等価回路
にも示すように、ＭＯＳトランジスタ１００のドレイン
領域４０をコレクタ領域とし、Ｐ型ウェル１１をベース
領域とし、これらのコレクタ領域、ベース領域およびエ
ミッタ領域６０によってラテラルバイポーラトランジス
タ２１０が構成される。
にも示すように、ＭＯＳトランジスタ１００のドレイン
領域４０をコレクタ領域とし、Ｐ型ウェル１１をベース
領域とし、これらのコレクタ領域、ベース領域およびエ
ミッタ領域６０によってラテラルバイポーラトランジス
タ２１０が構成される。
【００４５】（静電気保護回路の例）次に、図１および
図２を参照しながら、静電気保護回路を有する出力回路
の一例について説明する。
図２を参照しながら、静電気保護回路を有する出力回路
の一例について説明する。
【００４６】この出力回路は、放電素子として、バイポ
ーラトランジスタ２１０と、ツェナーダイオード２２０
を含む静電気保護回路２００を有する。この静電気保護
回路２００は、図２に示すように、出力パッド３００か
らの出力ライン３１０と、接地ライン（第１基準電源ラ
イン）５００との間に、出力トランジスタとしてのＮチ
ャネル型ＭＯＳトランジスタ１００と並列に接続されて
いる。また、出力ライン３１０と高電位電源ライン（第
２基準電源ライン）４００との間に、Ｐチャネル型ＭＯ
Ｓトランジスタ１１０が接続されている。
ーラトランジスタ２１０と、ツェナーダイオード２２０
を含む静電気保護回路２００を有する。この静電気保護
回路２００は、図２に示すように、出力パッド３００か
らの出力ライン３１０と、接地ライン（第１基準電源ラ
イン）５００との間に、出力トランジスタとしてのＮチ
ャネル型ＭＯＳトランジスタ１００と並列に接続されて
いる。また、出力ライン３１０と高電位電源ライン（第
２基準電源ライン）４００との間に、Ｐチャネル型ＭＯ
Ｓトランジスタ１１０が接続されている。
【００４７】静電気保護回路２００を構成するバイポー
ラトランジスタ２１０は、そのエミッタが接地ライン５
００と接続され、コレクタが出力ライン３１０と接続さ
れ、ベースが抵抗２３０を介して接地ライン５００と接
続されている。そして、バイポーラトランジスタ２１０
のベースと出力ライン３１０との間にツェナーダイオー
ド２２０が接続されている。
ラトランジスタ２１０は、そのエミッタが接地ライン５
００と接続され、コレクタが出力ライン３１０と接続さ
れ、ベースが抵抗２３０を介して接地ライン５００と接
続されている。そして、バイポーラトランジスタ２１０
のベースと出力ライン３１０との間にツェナーダイオー
ド２２０が接続されている。
【００４８】この静電気保護回路では、出力パッド３０
０に高電圧パルスが印加された場合に、ドレイン領域４
０とＰ型ウェル１１との接合により構成される寄生ダイ
オードＤＡがアバランシェブレークダウンする前に、ツ
ェナーダイオード（ＤＺ）２２０をツェナーブレークダ
ウンさせることが可能となる。これにより、ソース領域
３０を構成するＮ型不純物拡散層、Ｐ型ウェル１１、お
よびドレイン領域４０を構成するＮ型不純物拡散層によ
って構成される寄生バイポーラトランジスタＢＰＰをオ
ンさせることなく、バイポーラトランジスタ（ＢＰ）２
１０をオンさせることができる。この結果、寄生バイポ
ーラトランジスタＢＰＰに大電流が流れるのを防止で
き、ＭＯＳトランジスタ１００、特にゲート絶縁層が静
電破壊されるのを防止できる。
０に高電圧パルスが印加された場合に、ドレイン領域４
０とＰ型ウェル１１との接合により構成される寄生ダイ
オードＤＡがアバランシェブレークダウンする前に、ツ
ェナーダイオード（ＤＺ）２２０をツェナーブレークダ
ウンさせることが可能となる。これにより、ソース領域
３０を構成するＮ型不純物拡散層、Ｐ型ウェル１１、お
よびドレイン領域４０を構成するＮ型不純物拡散層によ
って構成される寄生バイポーラトランジスタＢＰＰをオ
ンさせることなく、バイポーラトランジスタ（ＢＰ）２
１０をオンさせることができる。この結果、寄生バイポ
ーラトランジスタＢＰＰに大電流が流れるのを防止で
き、ＭＯＳトランジスタ１００、特にゲート絶縁層が静
電破壊されるのを防止できる。
【００４９】このようなツェナーダイオード（ＤＺ）２
２０の機能を考慮すると、本実施の形態では、ツェナー
ダイオード（ＤＺ）２２０は、以下の条件を満たすこと
が望ましい。
２０の機能を考慮すると、本実施の形態では、ツェナー
ダイオード（ＤＺ）２２０は、以下の条件を満たすこと
が望ましい。
【００５０】（１）ツェナーダイオード（ＤＺ）２２０
は、そのツェナー電圧がＭＯＳトランジスタ（出力トラ
ンジスタ）１００のドレイン領域４０でのアバランシェ
ブレークダウン電圧より低く設定される。このようにす
ることにより、寄生バイポーラトランジスタＤＡがアバ
ランシェブレークダウンする前にツェナーダイオード
（ＤＺ）２２０を確実にツェナーブレークダウンさせる
ことが可能となり、寄生バイポーラトランジスタＢＰＰ
の代わりにバイポーラトランジスタ（ＢＰ）２１０をオ
ンさせることができる。
は、そのツェナー電圧がＭＯＳトランジスタ（出力トラ
ンジスタ）１００のドレイン領域４０でのアバランシェ
ブレークダウン電圧より低く設定される。このようにす
ることにより、寄生バイポーラトランジスタＤＡがアバ
ランシェブレークダウンする前にツェナーダイオード
（ＤＺ）２２０を確実にツェナーブレークダウンさせる
ことが可能となり、寄生バイポーラトランジスタＢＰＰ
の代わりにバイポーラトランジスタ（ＢＰ）２１０をオ
ンさせることができる。
【００５１】（２）ツェナーダイオード（ＤＺ）２２０
は、そのツェナー電圧がＭＯＳトランジスタ１００のド
レイン領域４０でのスナップバック電圧より低く設定さ
れる。このようにすることにより、バイポーラトランジ
スタＢＰ側に安定して電流を放電できるようになる。す
なわち、上記の関係に設定することで、高電圧の印加時
にドレイン電圧をスナップバック電圧より低い電圧にク
ランプできる。このように、ドレイン電圧をスナップバ
ック電圧より低い電圧にクランプできれば、何らかの原
因で寄生ダイオードＤＡがアバランシェブレークダウン
しても、寄生バイポーラトランジスタＢＰＰがオンしな
いことをより確実に保証できる。その結果、電流の放出
経路がバイポーラトランジスタＢＰから寄生バイポーラ
トランジスタＢＰＰ側に変わってしまうことを確実に防
止でき、ＭＯＳトランジスタ１００の静電破壊を防止で
きる。
は、そのツェナー電圧がＭＯＳトランジスタ１００のド
レイン領域４０でのスナップバック電圧より低く設定さ
れる。このようにすることにより、バイポーラトランジ
スタＢＰ側に安定して電流を放電できるようになる。す
なわち、上記の関係に設定することで、高電圧の印加時
にドレイン電圧をスナップバック電圧より低い電圧にク
ランプできる。このように、ドレイン電圧をスナップバ
ック電圧より低い電圧にクランプできれば、何らかの原
因で寄生ダイオードＤＡがアバランシェブレークダウン
しても、寄生バイポーラトランジスタＢＰＰがオンしな
いことをより確実に保証できる。その結果、電流の放出
経路がバイポーラトランジスタＢＰから寄生バイポーラ
トランジスタＢＰＰ側に変わってしまうことを確実に防
止でき、ＭＯＳトランジスタ１００の静電破壊を防止で
きる。
【００５２】本実施の形態では、ツェナーダイオードＤ
Ｚのツェナー電圧は、ツェナーダイオードＤＺを構成す
るＮ型不純物拡散層５４およびＰ型不純物拡散層５６の
不純物濃度により制御できる。たとえば、Ｎ型の不純物
拡散層５４およびＰ型の不純物拡散層５６の不純物濃度
をそれぞれ１×１０18／ｃｍ3程度にすれば、ツェナー
電圧は６Ｖ程度にできる。
Ｚのツェナー電圧は、ツェナーダイオードＤＺを構成す
るＮ型不純物拡散層５４およびＰ型不純物拡散層５６の
不純物濃度により制御できる。たとえば、Ｎ型の不純物
拡散層５４およびＰ型の不純物拡散層５６の不純物濃度
をそれぞれ１×１０18／ｃｍ3程度にすれば、ツェナー
電圧は６Ｖ程度にできる。
【００５３】以上のように、本実施の形態の静電気保護
回路によれば、高速動作を妨げる抵抗を使用することな
く、内部素子を静電気などのサージから確実に保護する
ことができる。
回路によれば、高速動作を妨げる抵抗を使用することな
く、内部素子を静電気などのサージから確実に保護する
ことができる。
【００５４】図２では、出力回路について述べたが、本
発明に係る静電気保護回路は入力回路にも同様に適用で
きる。
発明に係る静電気保護回路は入力回路にも同様に適用で
きる。
【００５５】本実施の形態の半導体装置によれば、以下
の作用効果を有する。
の作用効果を有する。
【００５６】（１）ＭＯＳトランジスタ１００のソース
領域３０およびドレイン領域４０にシリサイド層３６，
４６を設けることができるので、ＭＯＳトランジスタの
動作速度を損なうことなく、高速動作が可能である。そ
して、静電気保護回路の放電素子としてツェナーダイオ
ード（ＤＺ）２２０を有することにより、ツェナーダイ
オードＤＺによってバイポーラトランジスタＢＰのコレ
クタとベース間の耐圧を低下させて、バイポーラトラン
ジスタ（ＢＰ）２１０を確実に動作させることができ、
良好な静電放電を行うことができる。
領域３０およびドレイン領域４０にシリサイド層３６，
４６を設けることができるので、ＭＯＳトランジスタの
動作速度を損なうことなく、高速動作が可能である。そ
して、静電気保護回路の放電素子としてツェナーダイオ
ード（ＤＺ）２２０を有することにより、ツェナーダイ
オードＤＺによってバイポーラトランジスタＢＰのコレ
クタとベース間の耐圧を低下させて、バイポーラトラン
ジスタ（ＢＰ）２１０を確実に動作させることができ、
良好な静電放電を行うことができる。
【００５７】（２）プロテクト層５２によってツェナー
ダイオード（ＤＺ）２２０を構成する不純物拡散層上に
シリサイド層が形成されないことから、前述したよう
に、ツェナーダイオードＤＺのツェナー電圧（ジャンク
ション耐圧）が変化せず、動作不良を防止できる。
ダイオード（ＤＺ）２２０を構成する不純物拡散層上に
シリサイド層が形成されないことから、前述したよう
に、ツェナーダイオードＤＺのツェナー電圧（ジャンク
ション耐圧）が変化せず、動作不良を防止できる。
【００５８】（３）ツェナーダイオード（ＤＺ）２２０
は、ＭＯＳトランジスタ１００の不純物拡散層（ドレイ
ン領域４０）とは異なる不純物拡散層から構成されてい
るので、Ｎ型不純物拡散層５４およびＰ型不純物拡散層
５６の不純物濃度を適正に規定できる。その結果、ツェ
ナーダイオードＤＺのツェナー電圧の制御を容易にかつ
最適に設定できる。
は、ＭＯＳトランジスタ１００の不純物拡散層（ドレイ
ン領域４０）とは異なる不純物拡散層から構成されてい
るので、Ｎ型不純物拡散層５４およびＰ型不純物拡散層
５６の不純物濃度を適正に規定できる。その結果、ツェ
ナーダイオードＤＺのツェナー電圧の制御を容易にかつ
最適に設定できる。
【００５９】（デバイスの製造方法）本実施の形態に係
る半導体装置の製造方法の一例を、図１および図３〜図
７を参照しながら述べる。この例ではＮチャネル型ＭＯ
Ｓトランジスタを用いて説明する。
る半導体装置の製造方法の一例を、図１および図３〜図
７を参照しながら述べる。この例ではＮチャネル型ＭＯ
Ｓトランジスタを用いて説明する。
【００６０】（Ａ）まず、図３に示すように、公知の方
法によって、シリコン基板１０に、Ｐ型ウェル１１，素
子分離領域１２およびゲート電極を構成するドープドポ
リシリコン層（第１の導電層２２）を形成する。たとえ
ば、シリコン基板１０の所定領域に、ボロンなどのＰ型
不純物拡散層をイオン注入して、Ｐ型ウェル１１を形成
する。シリコン基板１０に例えば選択酸化によって所定
パターンの素子分離領域１２を形成する。また、アクテ
ィブ領域には、例えば熱酸化によってゲート絶縁層１４
を形成する。さらに、ＣＶＤ法によってポリシリコン層
を形成し、これをフォトリソグラフィーおよびエッチン
グでパターニングして、第１の導電層２２を形成する。
第１の導電層２２を構成するドープドポリシリコン層の
形成においては、ＣＶＤを用いた成膜中に不純物をドー
プしてもよいし、ポリシリコン層を形成した後に不純物
をドープしてもよい。
法によって、シリコン基板１０に、Ｐ型ウェル１１，素
子分離領域１２およびゲート電極を構成するドープドポ
リシリコン層（第１の導電層２２）を形成する。たとえ
ば、シリコン基板１０の所定領域に、ボロンなどのＰ型
不純物拡散層をイオン注入して、Ｐ型ウェル１１を形成
する。シリコン基板１０に例えば選択酸化によって所定
パターンの素子分離領域１２を形成する。また、アクテ
ィブ領域には、例えば熱酸化によってゲート絶縁層１４
を形成する。さらに、ＣＶＤ法によってポリシリコン層
を形成し、これをフォトリソグラフィーおよびエッチン
グでパターニングして、第１の導電層２２を形成する。
第１の導電層２２を構成するドープドポリシリコン層の
形成においては、ＣＶＤを用いた成膜中に不純物をドー
プしてもよいし、ポリシリコン層を形成した後に不純物
をドープしてもよい。
【００６１】（Ｂ）ついで、図４に示すように、ダイオ
ード領域５０が形成される領域に開口部５０Ａを有する
レジスト層Ｒ１を形成する。このレジスト層Ｒ１をマス
クとして、Ｐ型ウェル１１内にＰ型不純物をイオン注入
してＰ型不純物拡散層５６を形成する。また、レジスト
層Ｒ１をマスクとして、Ｐ型ウェル１１内にＮ型不純物
をイオン注入してＮ型不純物拡散層５４を形成する。こ
れらの不純物拡散層５４および５６は、ツェナーダイオ
ードを構成できるように、その不純物濃度および拡散深
さが設定される。不純物拡散層５４および５６の形成順
序は限定されない。
ード領域５０が形成される領域に開口部５０Ａを有する
レジスト層Ｒ１を形成する。このレジスト層Ｒ１をマス
クとして、Ｐ型ウェル１１内にＰ型不純物をイオン注入
してＰ型不純物拡散層５６を形成する。また、レジスト
層Ｒ１をマスクとして、Ｐ型ウェル１１内にＮ型不純物
をイオン注入してＮ型不純物拡散層５４を形成する。こ
れらの不純物拡散層５４および５６は、ツェナーダイオ
ードを構成できるように、その不純物濃度および拡散深
さが設定される。不純物拡散層５４および５６の形成順
序は限定されない。
【００６２】また、図示しないレジスト層をマスクとし
て、ソース領域３０およびドレイン領域４０を構成する
低濃度のＮ型不純物拡散層３２および４２を形成する。
これらの不純物拡散層３２，４２の形成は、上述したツ
ェナーダイオードのための不純物拡散層５４，５６を形
成する前、あるいは後のいずれであってもよい。
て、ソース領域３０およびドレイン領域４０を構成する
低濃度のＮ型不純物拡散層３２および４２を形成する。
これらの不純物拡散層３２，４２の形成は、上述したツ
ェナーダイオードのための不純物拡散層５４，５６を形
成する前、あるいは後のいずれであってもよい。
【００６３】（Ｃ）ついで、図５に示すように、ウエハ
の全面にサイドウォール絶縁層１６のための絶縁層１６
０を形成する。この絶縁層１６０は、公知の方法、例え
ばＣＶＤ法で酸化シリコンを堆積して形成される。つい
で、絶縁層１６０上の、ダイオード領域５０が形成され
る部分にレジスト層Ｒ２を形成する。
の全面にサイドウォール絶縁層１６のための絶縁層１６
０を形成する。この絶縁層１６０は、公知の方法、例え
ばＣＶＤ法で酸化シリコンを堆積して形成される。つい
で、絶縁層１６０上の、ダイオード領域５０が形成され
る部分にレジスト層Ｒ２を形成する。
【００６４】その後、ドライエッチングを用いた等方性
エッチングによって絶縁層１６０を全面的にエッチング
する。これによって、図６に示すように、ゲート絶縁層
１４およびゲート電極を構成する第１の導電層２２の側
面にサイドウォール絶縁層１６が形成され、同時に、Ｎ
型不純物拡散層５４上にプロテクト層５２が形成され
る。
エッチングによって絶縁層１６０を全面的にエッチング
する。これによって、図６に示すように、ゲート絶縁層
１４およびゲート電極を構成する第１の導電層２２の側
面にサイドウォール絶縁層１６が形成され、同時に、Ｎ
型不純物拡散層５４上にプロテクト層５２が形成され
る。
【００６５】このプロテクト層５２は、前述したよに、
ツェナーダイオードＤＺを構成するＮ型不純物拡散層５
４の表面を十分に覆うことができるように、素子分離領
域１２およびドレイン領域４０の一部に重なる状態で形
成されている。上記工程（Ｂ）で形成されたＰ型不純物
拡散層５６およびＮ型不純物拡散層５４と、この工程で
形成されたプロテクト層５２とによってダイオード領域
５０が構成される。
ツェナーダイオードＤＺを構成するＮ型不純物拡散層５
４の表面を十分に覆うことができるように、素子分離領
域１２およびドレイン領域４０の一部に重なる状態で形
成されている。上記工程（Ｂ）で形成されたＰ型不純物
拡散層５６およびＮ型不純物拡散層５４と、この工程で
形成されたプロテクト層５２とによってダイオード領域
５０が構成される。
【００６６】（Ｄ）ついで、図７に示すように、公知の
方法によって、リンやヒ素などのＮ型不純物をイオン注
入することによって、ソース領域のための高濃度の不純
物拡散層３４，ドレイン領域のための高濃度の不純物拡
散層４４およびエミッタ領域のための高濃度の不純物拡
散層６２を形成する。この工程で、サイドウォール絶縁
層１６、プロテクト層５２および素子分離領域１２は、
イオン注入のマスクとして機能するので、高濃度の不純
物拡散層３４，４４，６２は自己整合的に形成される。
方法によって、リンやヒ素などのＮ型不純物をイオン注
入することによって、ソース領域のための高濃度の不純
物拡散層３４，ドレイン領域のための高濃度の不純物拡
散層４４およびエミッタ領域のための高濃度の不純物拡
散層６２を形成する。この工程で、サイドウォール絶縁
層１６、プロテクト層５２および素子分離領域１２は、
イオン注入のマスクとして機能するので、高濃度の不純
物拡散層３４，４４，６２は自己整合的に形成される。
【００６７】（Ｅ）ついで、図１に示すように、公知の
サリサイド技術を用いて、シリコン基板１０の露出部お
よびドープドポリシリコン層（第１の導電層２２）の表
面にシリサイド層を形成する。すなわち、この工程で、
第１の導電層２２、ソース領域のための高濃度の不純物
拡散層３４，ドレイン領域のための高濃度の不純物拡散
層４４、さらにエミッタ領域のための高濃度の不純物拡
散層６２の表面に、それぞれ、チタン、タングステン、
モリブデン、タンタル、コバルトなどの金属のシリサイ
ド層２４，３６，４６および６４を形成する。この工程
で、ＭＯＳトランジスタ１００を構成するゲート電極２
０、ソース領域３０、ドレイン領域４０およびエミッタ
領域６０が形成される。
サリサイド技術を用いて、シリコン基板１０の露出部お
よびドープドポリシリコン層（第１の導電層２２）の表
面にシリサイド層を形成する。すなわち、この工程で、
第１の導電層２２、ソース領域のための高濃度の不純物
拡散層３４，ドレイン領域のための高濃度の不純物拡散
層４４、さらにエミッタ領域のための高濃度の不純物拡
散層６２の表面に、それぞれ、チタン、タングステン、
モリブデン、タンタル、コバルトなどの金属のシリサイ
ド層２４，３６，４６および６４を形成する。この工程
で、ＭＯＳトランジスタ１００を構成するゲート電極２
０、ソース領域３０、ドレイン領域４０およびエミッタ
領域６０が形成される。
【００６８】この工程で用いられるサリサイド工程の一
例を以下に述べる。例えばウエハ上にチタンを３０〜１
００ｎｍ程度の膜厚でスパッタしたのち、酸素を５０ｐ
ｐｍ以下に制御した窒素雰囲気中で、６５０〜７５０℃
で数秒〜６０秒程度の瞬間アニールを行う。これによっ
て、露出したシリコン基板およびポリシリコン層の表面
にチタンのモノシリサイド層が形成され、酸化シリコン
からなる絶縁層（図１では、サイドウォール絶縁層１
６，プロテクト層５２および素子分離領域１２）上には
チタンリッチのチッ化チタン層が形成される。ついで、
水酸化アンモニウムと過酸化水素の混合水溶液にウエハ
を浸漬することによって、チッ化チタン層がエッチング
除去され、シリコン基板およびポリシリコン層の表面の
みにチタンのモノシリサイド層が残る。さらに、７５０
〜８５０℃のランプアニールを行って、前記モノシリサ
イド層をダイシリサイド化させて、自己整合的にチタン
シリサイド層を形成する。このようにして、シリコン基
板１０上には、ソース領域３０およびドレイン領域４０
を構成するシリサイド層３６および４６，ならびにエミ
ッタ領域６０を構成するシリサイド層６４が形成され、
さらに、ドープドポリシリコン層からなる第１の導電層
２２の表面には第２の導電層２４を構成するシリサイド
層が形成される。
例を以下に述べる。例えばウエハ上にチタンを３０〜１
００ｎｍ程度の膜厚でスパッタしたのち、酸素を５０ｐ
ｐｍ以下に制御した窒素雰囲気中で、６５０〜７５０℃
で数秒〜６０秒程度の瞬間アニールを行う。これによっ
て、露出したシリコン基板およびポリシリコン層の表面
にチタンのモノシリサイド層が形成され、酸化シリコン
からなる絶縁層（図１では、サイドウォール絶縁層１
６，プロテクト層５２および素子分離領域１２）上には
チタンリッチのチッ化チタン層が形成される。ついで、
水酸化アンモニウムと過酸化水素の混合水溶液にウエハ
を浸漬することによって、チッ化チタン層がエッチング
除去され、シリコン基板およびポリシリコン層の表面の
みにチタンのモノシリサイド層が残る。さらに、７５０
〜８５０℃のランプアニールを行って、前記モノシリサ
イド層をダイシリサイド化させて、自己整合的にチタン
シリサイド層を形成する。このようにして、シリコン基
板１０上には、ソース領域３０およびドレイン領域４０
を構成するシリサイド層３６および４６，ならびにエミ
ッタ領域６０を構成するシリサイド層６４が形成され、
さらに、ドープドポリシリコン層からなる第１の導電層
２２の表面には第２の導電層２４を構成するシリサイド
層が形成される。
【００６９】本実施の形態の製造方法によれば、以下の
作用効果を有する。
作用効果を有する。
【００７０】（１）従来のようなプロテクション工程、
すなわち、ソース領域およびドレイン領域を形成した
後、ウエハ全面に酸化膜を形成し、シリサイド層を形成
しない部分のみを残して酸化膜をエッチングで除去して
サリサイド化する工程、によって生じる不都合を防止で
きる。例えば、サリサイド工程で、上述のようにシリサ
イド層を形成しない部分のみを残して酸化膜をエッチン
グで除去する工程を含まないことにより、既に形成され
ているサイドウォール絶縁層が部分的に除去されるよう
な不都合が生じない。その結果、ゲート電極２０とソー
ス／ドレイン領域間３０，４０の耐圧を十分高くするこ
とができ、リークの発生を防止できる。
すなわち、ソース領域およびドレイン領域を形成した
後、ウエハ全面に酸化膜を形成し、シリサイド層を形成
しない部分のみを残して酸化膜をエッチングで除去して
サリサイド化する工程、によって生じる不都合を防止で
きる。例えば、サリサイド工程で、上述のようにシリサ
イド層を形成しない部分のみを残して酸化膜をエッチン
グで除去する工程を含まないことにより、既に形成され
ているサイドウォール絶縁層が部分的に除去されるよう
な不都合が生じない。その結果、ゲート電極２０とソー
ス／ドレイン領域間３０，４０の耐圧を十分高くするこ
とができ、リークの発生を防止できる。
【００７１】（２）プロテクト層５２は、ゲート電極２
０のサイドウォール絶縁層１６の形成工程で形成でき、
サリサイド工程でマスク用の酸化膜の形成およびパター
ニングを必要としないので、従来のプロテクション工程
より工程数を低減できる。
０のサイドウォール絶縁層１６の形成工程で形成でき、
サリサイド工程でマスク用の酸化膜の形成およびパター
ニングを必要としないので、従来のプロテクション工程
より工程数を低減できる。
【００７２】（３）ゲート電極２０およびソース／ドレ
イン領域３０，４０の両者にシリサイド層を形成する、
いわゆるフルサリサイド工程の適用が可能となる。
イン領域３０，４０の両者にシリサイド層を形成する、
いわゆるフルサリサイド工程の適用が可能となる。
【００７３】（第２の実施の形態）図８は、本発明に係
る半導体装置の第２の実施の形態を模式的示す断面図で
ある。本実施の形態で、前記第１の実施の形態の半導体
装置と実質的に同様の機能を有する部材には同一の符号
を付して、その詳細な説明を省略する。
る半導体装置の第２の実施の形態を模式的示す断面図で
ある。本実施の形態で、前記第１の実施の形態の半導体
装置と実質的に同様の機能を有する部材には同一の符号
を付して、その詳細な説明を省略する。
【００７４】（デバイスの構造）本実施の形態の半導体
装置は、ダイオード領域５０のプロテクト層５８の構造
が前記第１の実施の形態のプロテクト層５２と異なる。
以下、主に、プロテクト層５８の構造について述べる。
装置は、ダイオード領域５０のプロテクト層５８の構造
が前記第１の実施の形態のプロテクト層５２と異なる。
以下、主に、プロテクト層５８の構造について述べる。
【００７５】本実施の形態の半導体装置は、第１の実施
の形態と同様に、Ｎチャネル型ＭＯＳトランジスタ１０
０と、ツェナーダイオード（ＤＺ）２２０を有するダイ
オード領域５０と、バイポーラトランジスタ（ＢＰ）２
１０とを有する。
の形態と同様に、Ｎチャネル型ＭＯＳトランジスタ１０
０と、ツェナーダイオード（ＤＺ）２２０を有するダイ
オード領域５０と、バイポーラトランジスタ（ＢＰ）２
１０とを有する。
【００７６】ダイオード領域５０は、ＭＯＳトランジス
タ１００と、素子分離領域１２との間に形成されてい
る。そして、ダイオード領域５０は、シリコン基板１０
上に形成されたプロテクト層５８と、このプロテクト層
５８の下に形成されたＮ型の不純物拡散層（第５不純物
拡散層）５４と、Ｐ型の不純物拡散層（第６不純物拡散
層）５６とを有する。Ｎ型の不純物拡散層５４とＰ型の
不純物拡散層５６とから、ツェナーダイオードが構成さ
れる。
タ１００と、素子分離領域１２との間に形成されてい
る。そして、ダイオード領域５０は、シリコン基板１０
上に形成されたプロテクト層５８と、このプロテクト層
５８の下に形成されたＮ型の不純物拡散層（第５不純物
拡散層）５４と、Ｐ型の不純物拡散層（第６不純物拡散
層）５６とを有する。Ｎ型の不純物拡散層５４とＰ型の
不純物拡散層５６とから、ツェナーダイオードが構成さ
れる。
【００７７】この半導体装置では、ダイオード領域５０
のプロテクト層５８は、ＭＯＳトランジスタ１００のゲ
ート電極と同じ工程で形成される。したがって、プロテ
クト層５８は、ＭＯＳトランジスタ１００のゲート電極
と同様の断面構造を有する。
のプロテクト層５８は、ＭＯＳトランジスタ１００のゲ
ート電極と同じ工程で形成される。したがって、プロテ
クト層５８は、ＭＯＳトランジスタ１００のゲート電極
と同様の断面構造を有する。
【００７８】具体的には、プロテクト層５８は、ＭＯＳ
トランジスタ１００のゲート絶縁層１４と同時に形成さ
れる絶縁層１４ａ、ドープトポリシリコン層からなる第
１の導電層２２と同時に形成される導電層２２ａ、シリ
サイド層からなる第２の導電層２４と同時に形成される
シリサイド層２４ａ、サイドウォール絶縁層１６と同時
に形成されるサイドウォール絶縁層１６ａを有する。
トランジスタ１００のゲート絶縁層１４と同時に形成さ
れる絶縁層１４ａ、ドープトポリシリコン層からなる第
１の導電層２２と同時に形成される導電層２２ａ、シリ
サイド層からなる第２の導電層２４と同時に形成される
シリサイド層２４ａ、サイドウォール絶縁層１６と同時
に形成されるサイドウォール絶縁層１６ａを有する。
【００７９】また、プロテクト層５８は、ツェナーダイ
オードを構成するＮ型不純物拡散層５４の表面を十分に
覆うことができるように、素子分離領域１２およびドレ
イン領域４０の一部に重なる状態で形成されている。こ
のようにプロテクト層５８を設けることにより、ツェナ
ーダイオードを構成するＮ型不純物拡散層５４の表面に
シリサイド層が形成されない。そのため、シリサイド層
にＮ型不純物拡散層５４の不純物が吸収されて、その濃
度が変化するような不都合を生じることがない。したが
って、Ｎ型不純物拡散層５４の不純物の濃度が変化する
ことによるツェナーダイオードのツェナー電圧やジャン
クション耐圧の変動などの動作不良が発生しない。
オードを構成するＮ型不純物拡散層５４の表面を十分に
覆うことができるように、素子分離領域１２およびドレ
イン領域４０の一部に重なる状態で形成されている。こ
のようにプロテクト層５８を設けることにより、ツェナ
ーダイオードを構成するＮ型不純物拡散層５４の表面に
シリサイド層が形成されない。そのため、シリサイド層
にＮ型不純物拡散層５４の不純物が吸収されて、その濃
度が変化するような不都合を生じることがない。したが
って、Ｎ型不純物拡散層５４の不純物の濃度が変化する
ことによるツェナーダイオードのツェナー電圧やジャン
クション耐圧の変動などの動作不良が発生しない。
【００８０】ＭＯＳトランジスタ１００およびエミッタ
領域（第３不純物拡散層）６０については、第１の実施
の形態と同様であるので、記載を省略する。
領域（第３不純物拡散層）６０については、第１の実施
の形態と同様であるので、記載を省略する。
【００８１】この半導体装置によれば、第１の実施の形
態と同様に、ＭＯＳトランジスタ１００のドレイン領域
４０をコレクタ領域とし、Ｐ型ウェル１１をベース領域
とし、これらのコレクタ領域、ベース領域およびエミッ
タ領域６０によってラテラルバイポーラトランジスタ２
１０が構成される。
態と同様に、ＭＯＳトランジスタ１００のドレイン領域
４０をコレクタ領域とし、Ｐ型ウェル１１をベース領域
とし、これらのコレクタ領域、ベース領域およびエミッ
タ領域６０によってラテラルバイポーラトランジスタ２
１０が構成される。
【００８２】本実施の形態の半導体装置においても、第
１の実施の形態と同様な作用効果を有する。
１の実施の形態と同様な作用効果を有する。
【００８３】（デバイスの製造方法）本実施の形態に係
る半導体装置の製造方法の一例を、図８〜図１２を参照
しながら述べる。この例ではＮチャネル型ＭＯＳトラン
ジスタを用いて説明する。第１の実施の形態で述べたと
同じ方法については記載を省略する。
る半導体装置の製造方法の一例を、図８〜図１２を参照
しながら述べる。この例ではＮチャネル型ＭＯＳトラン
ジスタを用いて説明する。第１の実施の形態で述べたと
同じ方法については記載を省略する。
【００８４】（Ａ）まず、図９に示すように、公知の方
法によって、シリコン基板１０に、Ｐ型ウェル１１およ
び素子分離領域１２を形成する。
法によって、シリコン基板１０に、Ｐ型ウェル１１およ
び素子分離領域１２を形成する。
【００８５】ついで、ダイオード領域５０が形成される
領域に開口部５０Ａを有するレジスト層Ｒ１を形成す
る。このレジスト層Ｒ１をマスクとして、Ｐ型ウェル１
１内にＰ型不純物をイオン注入してＰ型不純物拡散層５
６を形成する。また、レジスト層Ｒ１をマスクとして、
Ｐ型ウェル１１内にＮ型不純物をイオン注入してＮ型不
純物拡散層５４を形成する。これらの不純物拡散層５４
および５６は、ツェナーダイオードを構成できるよう
に、その不純物濃度および拡散深さが設定される。Ｐ型
またはＮ型の不純物のドープの順序は特定されない。
領域に開口部５０Ａを有するレジスト層Ｒ１を形成す
る。このレジスト層Ｒ１をマスクとして、Ｐ型ウェル１
１内にＰ型不純物をイオン注入してＰ型不純物拡散層５
６を形成する。また、レジスト層Ｒ１をマスクとして、
Ｐ型ウェル１１内にＮ型不純物をイオン注入してＮ型不
純物拡散層５４を形成する。これらの不純物拡散層５４
および５６は、ツェナーダイオードを構成できるよう
に、その不純物濃度および拡散深さが設定される。Ｐ型
またはＮ型の不純物のドープの順序は特定されない。
【００８６】（Ｂ）ついで、図１０に示すように、公知
の方法によって、Ｐ型ウェル１１上に、ゲート絶縁層、
ゲート電極を構成するドープドポリシリコン層（第１の
導電層２２）を形成する。このとき同時に、プロテクト
層５８のための絶縁層１４ａ、第１の導電層２２ａが形
成される。
の方法によって、Ｐ型ウェル１１上に、ゲート絶縁層、
ゲート電極を構成するドープドポリシリコン層（第１の
導電層２２）を形成する。このとき同時に、プロテクト
層５８のための絶縁層１４ａ、第１の導電層２２ａが形
成される。
【００８７】ついで、図示しないレジスト層をマスクと
して、少なくともソース領域３０およびドレイン領域４
０を構成する低濃度のＮ型不純物拡散層３２および４２
を形成する。
して、少なくともソース領域３０およびドレイン領域４
０を構成する低濃度のＮ型不純物拡散層３２および４２
を形成する。
【００８８】（Ｃ）ついで、図１１に示すように、ウエ
ハの全面にサイドウォール絶縁層１６のための絶縁層
（図示せず）を形成する。この絶縁層は、公知の方法、
例えばＣＶＤ法で酸化シリコンを堆積して形成される。
ついで、ドライエッチングを用いた等方性エッチングに
よって絶縁層を全面的にエッチングする。これによっ
て、ゲート絶縁層１４およびゲート電極を構成する第１
の導電層２２の側面にサイドウォール絶縁層１６が形成
される。これと同時に、プロテクト層５８のためのサイ
ドウォール絶縁層１６ａが形成される。
ハの全面にサイドウォール絶縁層１６のための絶縁層
（図示せず）を形成する。この絶縁層は、公知の方法、
例えばＣＶＤ法で酸化シリコンを堆積して形成される。
ついで、ドライエッチングを用いた等方性エッチングに
よって絶縁層を全面的にエッチングする。これによっ
て、ゲート絶縁層１４およびゲート電極を構成する第１
の導電層２２の側面にサイドウォール絶縁層１６が形成
される。これと同時に、プロテクト層５８のためのサイ
ドウォール絶縁層１６ａが形成される。
【００８９】（Ｄ）ついで、図１２に示すように、公知
の方法によって、リンやヒ素などのＮ型不純物をイオン
注入することによって、ソース領域のための高濃度の不
純物拡散層３４，ドレイン領域のための高濃度の不純物
拡散層４４およびエミッタ領域のための高濃度の不純物
拡散層６２を形成する。この工程で、サイドウォール絶
縁層１６、プロテクト層５８および素子分離領域１２
は、イオン注入のマスクとして機能するので、高濃度の
不純物拡散層３４，４４，６２は自己整合的に形成され
る。
の方法によって、リンやヒ素などのＮ型不純物をイオン
注入することによって、ソース領域のための高濃度の不
純物拡散層３４，ドレイン領域のための高濃度の不純物
拡散層４４およびエミッタ領域のための高濃度の不純物
拡散層６２を形成する。この工程で、サイドウォール絶
縁層１６、プロテクト層５８および素子分離領域１２
は、イオン注入のマスクとして機能するので、高濃度の
不純物拡散層３４，４４，６２は自己整合的に形成され
る。
【００９０】（Ｅ）ついで、図８に示すように、公知の
サリサイド技術を用いて、シリコン基板１０の露出部お
よびドープドポリシリコン層（第１の導電層２２）の表
面にシリサイド層を形成する。すなわち、この工程で、
第１の導電層２２，ソース領域のための高濃度の不純物
拡散層３４，ドレイン領域のための高濃度の不純物拡散
層４４およびエミッタ領域のための高濃度の不純物拡散
層６２の表面に、それぞれシリサイド層２４，３６，４
６および６４を形成する。この工程で、ＭＯＳトランジ
スタ１００を構成するゲート電極２０，ソース領域３０
およびドレイン領域４０と、エミッタ領域６０とが形成
される。これと同時に、プロテクト層５８を構成する導
電層２２ａ上にシリサイド層２４ａが形成される。
サリサイド技術を用いて、シリコン基板１０の露出部お
よびドープドポリシリコン層（第１の導電層２２）の表
面にシリサイド層を形成する。すなわち、この工程で、
第１の導電層２２，ソース領域のための高濃度の不純物
拡散層３４，ドレイン領域のための高濃度の不純物拡散
層４４およびエミッタ領域のための高濃度の不純物拡散
層６２の表面に、それぞれシリサイド層２４，３６，４
６および６４を形成する。この工程で、ＭＯＳトランジ
スタ１００を構成するゲート電極２０，ソース領域３０
およびドレイン領域４０と、エミッタ領域６０とが形成
される。これと同時に、プロテクト層５８を構成する導
電層２２ａ上にシリサイド層２４ａが形成される。
【００９１】このプロテクト層５８は、前述したよう
に、ツェナーダイオードを構成するＮ型不純物拡散層５
４の表面を十分に覆うことができるように、素子分離領
域１２およびドレイン領域４０の一部に重なる状態で形
成されている。そして、Ｐ型不純物拡散層５６、Ｎ型不
純物拡散層５４およびプロテクト層５８とによってダイ
オード領域５０が構成される。
に、ツェナーダイオードを構成するＮ型不純物拡散層５
４の表面を十分に覆うことができるように、素子分離領
域１２およびドレイン領域４０の一部に重なる状態で形
成されている。そして、Ｐ型不純物拡散層５６、Ｎ型不
純物拡散層５４およびプロテクト層５８とによってダイ
オード領域５０が構成される。
【００９２】上記の製造方法によれば、少なくとも、Ｍ
ＯＳトランジスタ１００のゲート絶縁層１４、ゲート電
極２０およびサイドウォール絶縁層１６の製造工程で、
同時にダイオード領域５０のプロテクト層５８が形成さ
れるため、プロテクト層５８の形成のためのプロセスを
要せず、工程数を低減できる。その他の作用効果は、第
１の実施の形態と同様であるので記載を省略する。
ＯＳトランジスタ１００のゲート絶縁層１４、ゲート電
極２０およびサイドウォール絶縁層１６の製造工程で、
同時にダイオード領域５０のプロテクト層５８が形成さ
れるため、プロテクト層５８の形成のためのプロセスを
要せず、工程数を低減できる。その他の作用効果は、第
１の実施の形態と同様であるので記載を省略する。
【００９３】（他の実施の形態）第１の実施の形態の変
形例として以下のものを例示できる。
形例として以下のものを例示できる。
【００９４】（Ａ）ダイオード領域５０の第２導電型の
不純物拡散層（Ｎ型不純物拡散層）５４は、第１の実施
の形態の製造方法の工程（Ｂ）で形成されずに、工程
（Ｄ）のＮ型不純物のイオン注入時に形成されてもよ
い。
不純物拡散層（Ｎ型不純物拡散層）５４は、第１の実施
の形態の製造方法の工程（Ｂ）で形成されずに、工程
（Ｄ）のＮ型不純物のイオン注入時に形成されてもよ
い。
【００９５】（Ｂ）また、ダイオード領域５０の第２導
電型の不純物拡散層（Ｎ型不純物拡散層）５４は、第１
の実施の形態の製造方法の工程（Ｂ）のツェナーダイオ
ードのためのイオン注入で形成されずに、工程（Ｂ）の
ソース領域３０およびドレイン領域４０の低濃度の不純
物拡散層３２，４２の形成時に行われる、Ｎ型不純物の
イオン注入時に形成されてもよい。
電型の不純物拡散層（Ｎ型不純物拡散層）５４は、第１
の実施の形態の製造方法の工程（Ｂ）のツェナーダイオ
ードのためのイオン注入で形成されずに、工程（Ｂ）の
ソース領域３０およびドレイン領域４０の低濃度の不純
物拡散層３２，４２の形成時に行われる、Ｎ型不純物の
イオン注入時に形成されてもよい。
【図１】本発明の第１の実施の形態に係る半導体装置を
模式的に示す断面図である。
模式的に示す断面図である。
【図２】図１に示す半導体装置を出力回路に適用した等
価回路である。
価回路である。
【図３】図１に示す半導体装置の製造工程を模式的に示
す断面図である。
す断面図である。
【図４】図１に示す半導体装置の製造工程を模式的に示
す断面図である。
す断面図である。
【図５】図１に示す半導体装置の製造工程を模式的に示
す断面図である。
す断面図である。
【図６】図１に示す半導体装置の製造工程を模式的に示
す断面図である。
す断面図である。
【図７】図１に示す半導体装置の製造工程を模式的に示
す断面図である。
す断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置を
模式的に示す断面図である。
模式的に示す断面図である。
【図９】図８に示す半導体装置の製造工程を模式的に示
す断面図である。
す断面図である。
【図１０】図８に示す半導体装置の製造工程を模式的に
示す断面図である。
示す断面図である。
【図１１】図８に示す半導体装置の製造工程を模式的に
示す断面図である。
示す断面図である。
【図１２】図８に示す半導体装置の製造工程を模式的に
示す断面図である。
示す断面図である。
１０ シリコン基板 １１ Ｐ型ウエル １２ 素子分離領域 １４ ゲート絶縁層 １６ サイドウォール絶縁層 ２０ ゲート電極 ２２ 第１導電層 ２４ 第２導電層 ３０ ソース領域 ３２ 低濃度の不純物拡散領域 ３４ 高濃度の不純物拡散領域 ３６ シリサイド層 ４０ ドレイン領域 ４２ 低濃度の不純物拡散層 ４４ 高濃度の不純物拡散層 ４６ シリサイド層 ５０ ダイオード領域 ５２ プロテクト層 ５４ Ｎ型不純物拡散層 ５６ Ｐ型不純物拡散層 ６０ エミッタ領域 ６２ Ｎ型不純物拡散層 ６４ シリサイド層 １００ Ｎチャネル型ＭＯＳトランジスタ ２００ 静電気保護回路 ２１０ バイポーラトランジスタ ２２０ ツェナーダイオード ３００ 出力パッド ４００ 電源ライン ５００ 接地ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｆターム(参考） 5F038 BH04 BH06 BH13 CD19 EZ13 EZ18 5F048 AA00 AB06 AB07 AC03 AC08 AC10 BA01 BB05 BB08 BB12 BC06 BE04 BF06 BF16 BG12 CC06 CC10 CC15 CC16 CC19
Claims (21)
- 【請求項１】 第１導電型の第１領域に形成され、ゲー
ト絶縁層、ゲート電極、該ゲート電極の側面に設けられ
るサイドウォール絶縁層、第２導電型の第１不純物拡散
層および第２導電型の第２不純物拡散層を含み、前記第
１不純物拡散層をソース領域とし、前記第２不純物拡散
層をドレイン領域とする絶縁ゲート電界効果トランジス
タと、 前記第１領域に形成され、前記第２不純物拡散層をコレ
クタ領域とし、前記第１領域をベース領域とし、前記第
２不純物拡散層と電気的に分離される第２導電型の第３
不純物拡散層をエミッタ領域とするバイポーラトランジ
スタと、 前記第２不純物拡散層に連続する第２導電型の第４不純
物拡散層と、該第４不純物拡散層と接合する第１導電型
の第５不純物拡散層とによって構成されるツェナーダイ
オードと、を含み、 少なくとも前記第１および第２不純物拡散層は、その表
面にシリサイド層を有し、 前記ツェナーダイオードを構成する第４不純物拡散層の
表面にプロテクト層が設けられている、半導体装置。 - 【請求項２】 請求項１において、 前記プロテクト層は、前記サイドウォール絶縁層の形成
工程と同じ工程で形成される、半導体装置。 - 【請求項３】 請求項１において、 前記プロテクト層は、前記ゲート絶縁層と同時に形成さ
れる絶縁層、前記ゲート電極と同時に形成される導電
層、および前記サイドウォール絶縁層と同時に形成され
る絶縁層を含む、半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記ツェナーダイオードは、そのツェナー電圧が前記ド
レイン領域でのアバランシェブレークダウン電圧より低
く設定される、半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記ツェナーダイオードは、そのツェナー電圧が前記ド
レイン領域でのスナップバック電圧より低く設定され
る、半導体装置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記ツェナーダイオードの前記第４不純物拡散層は、そ
の不純物濃度が前記ドレイン領域より低い、半導体装
置。 - 【請求項７】 以下の工程（ａ）〜（ｇ）を含む半導体
装置の製造方法。 （ａ）第１導電型の第１領域上に、ゲート絶縁層を介在
させてゲート電極を形成する工程、 （ｂ）前記第１領域に不純物をドープして、ツェナーダ
イオードための、少なくとも第１導電型の不純物拡散層
を形成する工程、 （ｃ）前記ゲート電極のサイドウォール絶縁層のための
絶縁層をウエハ上に形成する工程、 （ｄ）前記ツェナーダイオードの形成領域に相当する前
記絶縁層上にマスク層を形成する工程、 （ｅ）異方性エッチングによって前記絶縁層をエッチン
グして、前記ゲート電極の側面にサイドウォール絶縁層
を形成すると共に、ツェナーダイオードの形成領域を覆
うプロテクト層を形成する工程、 （ｆ）ソース領域およびドレイン領域を構成するための
第２導電型の不純物拡散層を形成する工程、および （ｇ）少なくとも前記ソース領域およびドレイン領域を
構成する前記不純物拡散層の表面にシリサイド層を形成
する工程。 - 【請求項８】 請求項７において、 前記工程（ｂ）において、さらに、ツェナーダイオード
のための第２導電型の不純物拡散層を形成する、半導体
装置の製造方法。 - 【請求項９】 請求項７または８において、 前記工程（ｆ）において、さらに、前記ドレイン領域と
電気的に分離された状態で第２導電型の不純物拡散層が
形成され、該不純物拡散層によってバイポーラトランジ
スタのエミッタ領域が構成される、半導体装置の製造方
法。 - 【請求項１０】 請求項７または９において、 前記工程（ｆ）において、前記工程（ｅ）で形成された
前記プロテクト層を介して不純物をドープすることによ
り、ツェナーダイオードのための第２導電型の不純物拡
散層を形成する、半導体装置の製造方法。 - 【請求項１１】 請求項７または９において、 少なくとも前記工程（ｃ）の前に、前記第１領域の所定
領域に低濃度の第２導電型不純物がドープされて、前記
ソース領域および前記ドレイン領域のための低濃度の第
２導電型の不純物拡散層が形成されるとともに、前記ツ
ェナーダイオードのための第２導電型の不純物拡散層が
形成される、半導体装置の製造方法。 - 【請求項１２】 請求項９〜１１のいずれかにおいて、 前記工程（ｇ）において、さらに、前記エミッタ領域を
構成する第２導電型の不純物拡散層の表面にシリサイド
層が形成される、半導体装置の製造方法。 - 【請求項１３】 請求項７〜１２のいずれかにおいて、 前記ツェナーダイオードは、その第１導電型および第２
導電型の不純物拡散層の不純物濃度を制御することによ
って、ツェナー電圧が前記ドレイン領域でのアバランシ
ェブレークダウン電圧より低く設定される、半導体装置
の製造方法。 - 【請求項１４】 請求項７〜１３のいずれかにおいて、 前記ツェナーダイオードは、その第１導電型および第２
導電型の不純物拡散層の不純物濃度を制御することによ
って、ツェナー電圧が前記ドレイン領域でのスナップバ
ック電圧より低く設定される、半導体装置の製造方法。 - 【請求項１５】 請求項７〜１４のいずれかにおいて、 前記ツェナーダイオードを構成する第２導電型の不純物
拡散層は、その不純物濃度が前記ドレイン領域より低く
設定される、半導体装置の製造方法。 - 【請求項１６】 （ａ）第１導電型の第１領域に不純物
をドープして、ツェナーダイオードための、第１導電型
および第２導電型の不純物拡散層を形成する工程、 （ｂ）前記第１領域上に、ゲート絶縁層を介在させてゲ
ート電極を形成する工程、 （ｃ）前記ゲート電極の側面にサイドウォール絶縁層を
形成する工程、 （ｄ）ソース領域およびドレイン領域を構成するための
第２導電型の不純物拡散層を形成する工程、および （ｅ）少なくとも前記ソース領域およびドレイン領域を
構成する前記不純物拡散層の表面にシリサイド層を形成
する工程、を含み、 （ｆ）前記工程（ｂ）および（ｃ）において、前記ツェ
ナーダイオードが形成される領域上に、前記ゲート絶縁
層と同時に形成される絶縁層、前記ゲート電極と同時に
形成される導電層、および前記サイドウォール絶縁層と
同時に形成される絶縁層を含むプロテクト層が形成さ
れ、該プロテクト層によって前記ツェナーダイオードの
第２導電型の不純物拡散層が覆われる、半導体装置の製
造方法。 - 【請求項１７】 請求項１６において、 前記工程（ｄ）において、さらに、前記ドレイン領域と
電気的に分離された状態で第２導電型の不純物拡散層が
形成され、該不純物拡散層によってバイポーラトランジ
スタのエミッタ領域が構成される、半導体装置の製造方
法。 - 【請求項１８】 請求項１６または１７において、 前記工程（ｅ）において、さらに、前記エミッタ領域を
構成する第２導電型の不純物拡散層の表面にシリサイド
層が形成される、半導体装置の製造方法。 - 【請求項１９】 請求項１６〜１８のいずれかにおい
て、 前記ツェナーダイオードは、その第１導電型および第２
導電型の不純物拡散層の不純物濃度を制御することによ
って、ツェナー電圧が前記ドレイン領域でのアバランシ
ェブレークダウン電圧より低く設定される、半導体装置
の製造方法。 - 【請求項２０】 請求項１６〜１９のいずれかにおい
て、 前記ツェナーダイオードは、その第１導電型および第２
導電型の不純物拡散層の不純物濃度を制御することによ
って、ツェナー電圧が前記ドレイン領域でのスナップバ
ック電圧より低く設定される、半導体装置の製造方法。 - 【請求項２１】 請求項１６〜２０のいずれかにおい
て、 前記ツェナーダイオードを構成する第２導電型の不純物
拡散層は、その不純物濃度が前記ドレイン領域より低く
設定される、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34495199A JP3348711B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34495199A JP3348711B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
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|---|---|
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ID=18373264
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34495199A Expired - Fee Related JP3348711B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
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| KR102256043B1 (ko) | 2014-09-04 | 2021-05-27 | 삼성전자주식회사 | 정전기 방전 보호 소자 |
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| CN113192840A (zh) * | 2021-04-27 | 2021-07-30 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其制造方法 |
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