KR100269613B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 노말트랜지스터영역과 ESD보호트랜지스터영역을 갖는 제 1 도전형의 반도체기판 상에 게이트산화막을 형성하는 공정과, 상기 노말트랜지스터영역 및 ESD보호트랜지스터영역의 게이트산화막 상에 각각 제 1 및 제 2 게이트전극을 형성하는 공정과, 상기 반도체기판의 상기 제 1 및 제 2 게이트전극에 제 2 도전형의 불순물이 저농도로 도핑된 제 1 불순물영역을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극의 측면에 측벽을 형성하고 상기 제 1 및 제 2 게이트전극과 상기 측벽을 마스크로 사용하여 제 2 도전형의 불순물을 고농도로 이온주입하여 제 2 불순물영역을 형성하는 공정과, 상기 ESD보호트랜지스터영역 상에 마스크층을 형성하고 상기 마스크층을 마스크로 사용하여 상기 반도체기판의 상기 노말트랜지스터영역에 제 1 도전형의 불순물을 고농도로 이온 주입하여 상기 제 1 불순물영역과 중첩될 뿐만 아니라 더 깊게 형성되어 상기 제 1 불순물영역과 노말랜지스터의 소오스 및 드레인영역으로 이용되는 제 3 불순물영역을 형성하는 공정과, 상기 노말트랜지스터영역 내의 상기 제 1 게이트전극 및 상기 제 3 불순물영역 상에 실리사이드층을 형성하는 공정을 구비한다. 따라서, 실리사이드층과 불순물영역의 접합면 사이의 이격 거리를 증가시켜 누설 전류를 감소시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 실리사이드(silicide) 공정시 정전방전(Electrostatic discharge : 이하, ESD라 칭함) 보호 트랜지스터에 실리사이드가 형성되는 것을 방지할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 배선 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역 및 배선의 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극와 같이 다결정실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트전극에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 저항을 감소시킨다.
그러나, 반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전에 의해 파괴되기 쉽다. 즉, 드레인영역이 저저항의 실리사이드층을 갖는다면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등에 의해 필드산화막(13)을 형성하여 소자의 활성영역, 즉, 내부 회로의 노말트랜지스터가 형성될 영역(R11)과 입출력단자의 ESD 보호 트랜지스터가 형성될 영역(R12)을 한정한다.
도 1b를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15)의 상부에 불순물이 도핑된 다결정실리콘 또는 비정질실리콘을 증착하고 패터닝하여 내부 회로의 노말트랜지스터영역(R11)에 제 1 게이트전극(17)와 입출력단자의 ESD 보호 트랜지스터영역(R12)에 제 2 게이트전극(18)를 한정한다. 반도체기판(11)에 제 1 및 제 2 게이트전극(17)(18)를 마스크로 사용하여 N형 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다.
도 1c를 참조하면, 제 1 및 제 2 게이트전극(17)(18)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)을 반도체기판(11) 상에 제 1 및 제 2 게이트전극(17)(18)를 덮도록 산화실리콘을 증착하고 에치백(etchback)하여 형성한다. 그리고, 제 1 및 제 2 게이트전극(17)(18)와 측벽(21)을 마스크로 사용하여 반도체기판(11)에 N형 불순물을 고농도로 이온 주입하여 노말트랜지스터와 ESD 보호 트랜지스터의 소오스 및 드레인영역으로 각각 이용되는 제 1 및 제 2 불순물영역(23)(24)을 저농도영역(19)과 중첩되게 형성된다.
도 1d를 참조하면, 반도체기판(11) 상에 제 1 및 제 2 게이트전극(17)(18)를 덮도록 산화실리콘을 증착하여 마스크층(25)을 형성한다. 그리고, 마스크층(25) 상에 포토레지스트(27)을 도포한 후 마스크층(25) 상의 ESD 보호 트랜지스터영역(R12)에만 잔류하고 노말트랜지스터영역(R11)이 노출되도록 노광 및 현상한다.
포토레지스트(27)를 마스크로 사용하여 마스크층(25)을 ESD 보호 트랜지스터영역(R12)에만 잔류하고 노말트랜지스터영역(R11)이 노출되도록 건식 식각 방법으로 패터닝한다. 그리고, 반도체기판(11)의 식각 손상을 제거하기 위해 화학적 건식 식각한다. 이 때, 반도체기판(11)이 소정 두께 식각된다.
도 1e를 참조하면, 포토레지스트(27)을 제거한다. 그리고, 반도체기판(11) 상에 제 1 게이트전극(17)와 마스크층(25)을 덮도록 고융점 금속을 증착한 후 열처리하여 제 1 게이트전극(17) 및 제 1 불순물영역(23)의 표면에 자기 정렬된 실리사이드층(28)을 형성한다. 이 때, 실리사이드층(28)은 측벽(21)에 의해 제 1 게이트전극(17)의 측면에 형성되지 않을 뿐만 아니라 마스크층(25)에 의해 제 2 게이트전극(18) 및 제 2 불순물영역(24)의 표면에도 형성되지 않는다. 그리고, 필드산화막(13), 측벽(21) 및 마스크층(25) 상에 반응되지 않고 잔류하는 고융점 금속을 제거한다.
그러나, 상술한 종래의 반도체장치의 제조방법은 마스크층을 패터닝하여 노말트랜지스터영역을 노출시킬 때와 패터닝 후 식각에 의한 손상을 화학적 건식 식각으로 제거할 때 반도체기판도 식각되므로 이 후에 형성되는 실리사이드층과 불순물영역의 접합면 사이의 이격 거리가 감소되어 누설전류가 흐르는 문제점이 있었다.
따라서, 본 발명의 목적은 실리사이드층과 불순물영역의 접합면 사이의 이격 거리를 증가시켜 누설 전류를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 노말트랜지스터영역과 ESD보호트랜지스터영역을 갖는 제 1 도전형의 반도체기판 상에 게이트산화막을 형성하는 공정과, 상기 노말트랜지스터영역 및 ESD보호트랜지스터영역의 게이트산화막 상에 각각 제 1 및 제 2 게이트전극을 형성하는 공정과, 상기 반도체기판의 상기 제 1 및 제 2 게이트전극에 제 2 도전형의 불순물이 저농도로 도핑된 제 1 불순물영역을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극의 측면에 측벽을 형성하고 상기 제 1 및 제 2 게이트전극과 상기 측벽을 마스크로 사용하여 제 2 도전형의 불순물을 고농도로 이온주입하여 제 2 불순물영역을 형성하는 공정과, 상기 ESD보호트랜지스터영역 상에 마스크층을 형성하고 상기 마스크층을 마스크로 사용하여 상기 반도체기판의 상기 노말트랜지스터영역에 제 1 도전형의 불순물을 고농도로 이온 주입하여 상기 제 1 불순물영역과 중첩될 뿐만 아니라 더 깊게 형성되어 상기 제 1 불순물영역과 노말랜지스터의 소오스 및 드레인영역으로 이용되는 제 3 불순물영역을 형성하는 공정과, 상기 노말트랜지스터영역 내의 상기 제 1 게이트전극 및 상기 제 3 불순물영역 상에 실리사이드층을 형성하는 공정을 구비한다.
도 1a 내지 도 2e는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(31)의 소정 부분에 LOCOS 방법 등에 의해 필드산화막(33)을 형성하여 활성영역, 즉, 내부 회로의 노말트랜지스터가 형성될 영역(R21)과 입출력단자의 ESD 보호 트랜지스터가 형성될 영역(R22)을 한정한다.
도 2b를 참조하면, 반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(35)의 상부에 불순물이 도핑된 다결정실리콘 또는 비정질실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 포토리쏘그래피(photolithography) 방법으로 패터닝하여 내부 회로의 노말트랜지스터영역(R21)에 제 1 게이트전극(37)와 입출력단자의 ESD 보호 트랜지스터영역(R22)에 제 2 게이트전극(38)를 한정한다. 반도체기판(31)에 제 1 및 제 2 게이트전극(37)(38)를 마스크로 사용하여 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(39)을 형성한다.
도 2c를 참조하면, 반도체기판(31) 상에 제 1 및 제 2 게이트전극(37)(38)를 덮도록 산화실리콘을 CVD 방법으로 증착한다. 그리고, 산화실리콘을 반도체기판(31)과 제 1 및 제 2 게이트전극(37)(38)의 표면이 노출되도록 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백(etchback)하여 제 1 및 제 2 게이트전극(37)(38)의 측면에 측벽(41)을 형성한다. 그리고, 제 1 및 제 2 게이트전극(37)(38)와 측벽(41)을 마스크로 사용하여 반도체기판(31)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 노말트랜지스터와 ESD 보호 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 및 제 2 불순물영역(43)(44)을 저농도영역(39)과 중첩되게 형성된다.
도 2d를 참조하면, 반도체기판(31) 상에 제 1 및 제 2 게이트전극(37)(38)를 덮도록 산화실리콘을 증착하여 마스크층(45)을 형성한다. 그리고, 마스크층(45) 상에 포토레지스트(47)을 도포한 후 마스크층(45) 상의 ESD 보호 트랜지스터영역(R22)에만 잔류하고 노말트랜지스터영역(R21)이 노출되도록 노광 및 현상한다.
잔류하는 포토레지스트(47)를 마스크로 사용하여 마스크층(45)을 ESD 보호 트랜지스터영역(R22)에만 잔류하고 노말트랜지스터영역(R21)이 노출되도록 건식 식각 방법으로 패터닝한다. 그리고, 반도체기판(21)의 식각 손상을 제거하기 위해 화학적 건식 식각한다. 이 때, 반도체기판(21)이 소정 두께 식각된다.
잔류하는 포토레지스트(47)와 제 2 게이트전극(38) 및 측벽(41)을 마스크로 사용하여 반도체기판(31)의 노말트랜지스터영역(R21)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 5∼50KeV 정도의 에너지로 1×1014∼5×1015/㎠ 정도의 도우즈로 이온 주입하여 제 1 불순물영역(43)과 중첩되는 제 3 불순물영역(48)을 형성한다. 상기에서 제 3 불순물영역(48)은 제 1 불순물영역(43)과 중첩될 뿐만 아니라 더 깊게 형성되는 함께 노말트랜지스터의 소오스 및 드레인영역으로 이용된다.
도 2e를 참조하면, 포토레지스트(47)을 제거한다. 그리고, 반도체기판(31) 상에 제 1 게이트전극(37)와 마스크층(45)을 덮도록 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 증착한 후 열처리하여 제 1 게이트전극(37) 및 제 1 불순물영역(43)의 표면에 자기 정렬된 실리사이드층(49)을 형성한다. 이 때, 실리사이드층(49)은 측벽(41)에 의해 제 1 게이트전극(37)의 측면에 형성되지 않을 뿐만 아니라 마스크층(45)에 의해 제 2 게이트전극(38) 및 제 2 불순물영역(44)의 표면에도 형성되지 않는다. 상기에서 제 3 불순물영역(48)이 제 1 불순물영역(43) 보다 깊게 형성되어 있으므로 실리사이드층(49)은 제 3 불순물영역(48)의 접합면과 이격 거리가 증가되어 누설전류가 흐르는 것을 억제할 수 있다.
그리고, 필드산화막(33), 측벽(41) 및 마스크층(45) 상에 반응되지 않고 잔류하는 고융점 금속을 제거한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 마스크층을 노말트랜지스터영역이 노출되게 패터닝한 후 제 1 불순물영역과 동일한 도전형의 불순물을 고농도로 이온 주입하여 이 제 1 불순물영역과 중첩될 뿐만 아니라 더 깊은 제 3 불순물영역을 형성하므로 이 후에 형성하는 실리사이드층과 제 3 불순물영역의 접합면 사이의 이격 거리를 증가시킨다.
따라서, 본 발명은 실리사이드층과 불순물영역의 접합면 사이의 이격 거리를 증가시켜 누설 전류를 감소시킬 수 있다.
Claims (2)
- 노말트랜지스터영역과 ESD보호트랜지스터영역을 갖는 제 1 도전형의 반도체기판 상에 게이트산화막을 형성하는 공정과,상기 노말트랜지스터영역 및 ESD보호트랜지스터영역의 게이트산화막 상에 각각 제 1 및 제 2 게이트전극을 형성하는 공정과,상기 반도체기판의 상기 제 1 및 제 2 게이트전극에 제 2 도전형의 불순물이 저농도로 도핑된 제 1 불순물영역을 형성하는 공정과,상기 제 1 및 제 2 게이트전극의 측면에 측벽을 형성하고 상기 제 1 및 제 2 게이트전극과 상기 측벽을 마스크로 사용하여 제 2 도전형의 불순물을 고농도로 이온주입하여 제 2 불순물영역을 형성하는 공정과,상기 ESD보호트랜지스터영역 상에 마스크층을 형성하고 상기 마스크층을 마스크로 사용하여 상기 반도체기판의 상기 노말트랜지스터영역에 제 1 도전형의 불순물을 고농도로 이온 주입하여 상기 제 1 불순물영역과 중첩될 뿐만 아니라 더 깊게 형성되어 상기 제 1 불순물영역과 노말랜지스터의 소오스 및 드레인영역으로 이용되는 제 3 불순물영역을 형성하는 공정과,상기 노말트랜지스터영역 내의 상기 제 1 게이트전극 및 상기 제 3 불순물영역 상에 실리사이드층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 3 불순물영역을 상기 제 1 도전형의 불순물을 5∼50KeV의 에너지와 1×1014∼5×1015/㎠의 도우즈로 이온 주입하여 형성하는 반도체장치의 제조방법.
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|---|---|---|---|
| KR1019970071273A KR100269613B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071273A KR100269613B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990051858A KR19990051858A (ko) | 1999-07-05 |
| KR100269613B1 true KR100269613B1 (ko) | 2000-10-16 |
Family
ID=19527987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970071273A KR100269613B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100269613B1 (ko) |
-
1997
- 1997-12-20 KR KR1019970071273A patent/KR100269613B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990051858A (ko) | 1999-07-05 |
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