JPH08288465A - 静電保護素子 - Google Patents

静電保護素子

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JPH08288465A
JPH08288465A JP7095456A JP9545695A JPH08288465A JP H08288465 A JPH08288465 A JP H08288465A JP 7095456 A JP7095456 A JP 7095456A JP 9545695 A JP9545695 A JP 9545695A JP H08288465 A JPH08288465 A JP H08288465A
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements

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Abstract

(57)【要約】 【目的】パンチスルートランジスタを静電保護素子に用
い静電保護回路の内部回路に対する保護耐性を向上させ
る。 【構成】Ｎ+ 型拡散層７ａからなるエミッタ領域のコレ
クタ領域（Ｎ+ 型拡散層７ｂ）に面する境界上に設けた
コンタクトホールの下部に形成したＮ+ 型コンタクト注
入領域１２ａにより、エミッタ領域−コレクタ領域間の
距離Ｌ1 を小さく、且つ精度良く制御することができ、
静電保護耐性を向上させることが可能になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の静
電保護素子に関する。
【０００２】
【従来の技術】ＬＳＩの内部回路は、入力端子に接続さ
れた静電保護素子によって入力端子に印加されるサージ
から保護される。特にＭＯＳ ＬＳＩでは入力端子に印
加されたサージが直接内部回路のゲート酸化膜へ印加さ
れ、絶縁破壊が発生するのを防止する為、従来の静電保
護回路では図８に示すように、静電保護素子を入力バッ
ファに設けており、入力端子とＶDD（電源）間にＰチャ
ネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと
記す）ＴP を接続し、入力端子とＧＮＤ間にＮチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと記
す）ＴN を接続し、且つゲート端子をそれぞれのソース
端子に接続した保護素子（以下ＢＶdsタイプ保護素子と
記す）を入力バッファに設け、サージ電圧の印加により
発生したチャージをこれらの保護素子を通して放電させ
ることで内部回路のゲート酸化膜の絶縁破壊を防止して
いた。
【０００３】ＬＳＩの高速化、高集積化には、ゲート酸
化膜の薄膜化が必須であり、それに伴ないゲート酸化膜
のサージ耐性が低くなる方向にある。前述のＢＶdsタイ
プの保護素子では、トランジスタＴP ，ＴN 自体のドレ
イン−ゲート間にもサージが印加されるため、ゲート酸
化膜が薄くなるとソース−ドレイン間にキャリアが逃げ
る前にドレイン近傍の酸化膜が破壊され保護素子自体が
壊れ易くなるという問題があった。これを避ける為には
保護素子のサイズを大きくして寄生容量を増やす方法が
あるが、ＬＳＩの高集積化には不向きであった。
【０００４】一方、ＬＳＩの多機能化に伴ない、レベル
変換回路や活線挿技等に対応した入出力バッファの実現
が要求される。これらのバッファでは動作中に入力端子
の電位がＶDDよりも高くなることがあるが、その場合に
ＢＶdsタイプ保護素子のバッファでは、入力端子とＶDD
間に接続した保護素子ＴP のドレイン−基板間（ＰＮ接
合）に順方向電流が流れてしまうという問題があった。
【０００５】このような問題を解決するためにフィール
ドゲートトランジスタ（ＶT2トランジスタ）を保護素子
として用いる例が知られており、図９に示すように、Ｖ
DDと入力端子間および入力端子とＧＮＤ間のそれぞれに
フィールドゲートトランジスタＱB を接続して入力保護
回路が構成される。
【０００６】図１０は従来の静電保護素子を説明するた
めのフィールドゲートトランジスタおよび内部回路のＮ
ＭＯＳトランジスタの断面図である。
【０００７】図１０に示すように、Ｐ- 型シリコン基板
（又はＰ- 型ウェル）１の表面に形成して素子形成領域
を分離するフィールド酸化膜３，３ａと、フィールド酸
化膜３，３ａの下部およびＮＭＯＳトランジスタのチャ
ネル形成領域に形成したＰ型領域２，２ｄ，２ｆと、Ｎ
ＭＯＳトランジスタのゲート酸化膜４，ゲート電極５，
側壁スペーサ６と、フィールド酸化膜３，３ａおよびゲ
ート電極５，側壁スペーサ６により区画されたＰ- 型シ
リコン基板１の表面に形成したＮ+ 型拡散層７と、層間
絶縁膜１０に設けたコンタクトホールを介して不純物を
イオン注入し形成したＮ+ 型コンタクト注入領域１２
と、コンタクトホールに埋込んだタングステンプラグ１
３に接続して形成したフィールドゲートトランジスタの
ソース電極３１，ドレイン電極３２およびフィールド酸
化膜３ａ直上の層間絶縁膜１０上に配置したゲート電極
３３と、ＮＭＯＳトランジスタの電極３４をそれぞれ形
成する。
【０００８】ここで、フィールド酸化膜３ａによって分
離され且つ隣接するＮ+ 型拡散層７をソース領域および
ドレイン領域とする寄生ＭＯＳトランジスタで、ゲート
電極３３はドレイン電極３２に接続されると共に入力端
子に接続され、保護抵抗Ｒを介して内部回路に接続さ
れ、ソース電極３１はＧＮＤに接続される。図９の入力
端子に例えば正のサージ電圧が印加された時ドレイン
（Ｄ）−ソース（Ｓ）間にフィールドゲートトランジス
タＱB のオン電流が流れること、あるいはドレイン
（Ｄ）−基板（ｄ）間に接合ブレイクダウン電流が流れ
ることにより内部回路素子のゲート酸化膜がサージから
保護される。
【０００９】
【発明が解決しようとする課題】この従来のフィールド
ゲートトランジスタを用いた静電保護回路では、サージ
電圧の印加により発生した電荷をフィールドゲートトラ
ンジスタをオンさせることによりドレインからソースへ
放電させるか、あるいはドレイン接合ブレイクダウンに
よりドレインから基板へ放電させることにより内部回路
をサージから保護しており、このフィールドゲートトラ
ンジスタ自体はサージに強い構造ではあるが、以下に示
すように耐圧が高いため、内部回路に対するサージ保護
の機能が低いという問題点がある。
【００１０】例えば、ゲート長が０．３μｍ程度のＣＭ
ＯＳ ＬＳＩではＰ型領域の表面不純物濃度は２×１０
17〜３×１０17ｃｍ-3程度に設定される。従って、図１
０のＮ+ 型拡散層７とＰ型領域２ｄの接合耐圧はＰ型領
域を全面に設けたとしても１５Ｖ程度である。又、フィ
ールドゲートトランジスタのゲート絶縁膜となるフィー
ルド酸化膜３ａと層間絶縁膜１０の厚さは通常合計で１
μｍ以上に設定される為、フィールドゲートトランジス
タ自体のターンオン電圧は前述のドレイン接合耐圧より
はるかに高い。一方、内部回路のＭＯＳトランジスタの
ゲート酸化膜４の膜厚は、ゲート長０．３μｍのプロセ
スでは７〜８ｎｍに設定されるため、このゲート酸化膜
に真性破壊電界１０ＭＶ／ｃｍ以上の電界、即ち電圧に
換算して８Ｖ以上の電圧が直接印加されると、酸化膜の
破壊に到ってしまう。つまり、直流成分のみで考える
と、従来の保護素子を用いたゲート長０．３μｍのＣＭ
ＯＳＬＳＩではゲート酸化膜の破壊電圧よりはるかに大
きい１５Ｖ程度のバイアスが内部回路に印加される可能
性がある。従って実用上問題となるサージ入力に対する
保護を考えた場合、サージの初期電位を十分に低下させ
るために非常に大きな寄生容量を保護素子にもたせる必
要があり、その結果保護素子のサイズが大きくなるため
高集積化には向いていないという問題点があった。
【００１１】この従来の保護素子を用いて素子サイズを
大きくすることなくサージ耐圧を確保するためには、保
護素子自体の耐圧を低下させることが必要である。その
手段として、フィールドゲートトランジスタのドレイン
−ソース間をパンチスルーさせて耐圧を下げる方法と、
ドレイン−基板間の接合耐圧を下げる方法がある。ドレ
イン−ソース間をパンチスルーさせる方法としては
（Ａ）Ｎ+ −Ｎ+ 分離領域のＰ型領域２ｄの濃度を下げ
る方法と（Ｂ）Ｎ+ −Ｎ+ 分離幅Ｌ2 を小さくする方法
がある。
【００１２】Ｐ型領域２ｄ，２ｆは、同一工程で形成さ
れるため、（Ａ）の方法によるＮ+−Ｎ+ 分離領域のＰ
型領域２ｄの低濃度化はＮＭＯＳトランジスタ形成領域
２ｆの低濃度化につながりＮＭＯＳトランジスタのソー
ス間をパンチスルーさせ易くする。その結果、ディーブ
サブミクロンのゲート長を有するトランジスタの設計が
非常に困難となる。又、ゲート電極３３をゲート、フィ
ールド酸化膜３をゲート絶縁膜、そしてフィールド酸化
膜３で分離された隣接するＮ+ 型拡散層をソース・ドレ
インとする寄生のフィールドゲートトラジスタのターン
オン電圧が低下するという別な問題点も生じる。これら
の問題点を回避するためには、Ｐ型領域の濃度をそれぞ
れ目的に応じて最適化する必要がある。図１０の例では
Ｐ型領域２ｄ，２ｆを別工程で形成しなければならず、
その結果フォトマスク数や製造工程数が増加してしま
う。
【００１３】又、（Ｂ）のＮ+ −Ｎ+ 分離幅Ｌ2 を小さ
くする方法では、耐圧のばらつきが大きいため、安定し
たサージ耐圧を得ることができないという問題点があ
る。例えば、Ｐ型領域２ｄの濃度を３×１０17ｃｍ-3と
仮定すると、８Ｖ程度のパンチスルー耐圧を得るために
は分離幅Ｌ2 を０．４μｍ程度まで縮小する必要があ
る。Ｎ+ −Ｎ+ 分離幅Ｌはフィールド酸化膜３の幅で決
まるため、フィールド酸化膜領域を規定するためのＰＲ
工程でのフォトレジストの加工精度、バーズビーク長や
フィールド酸化膜厚の製造ばらつきにより安定した寸法
が得られずパンチスルー耐圧のばらつきが非常に大きく
なってしまう。
【００１４】一方、ドレイン−基板間の耐圧を下げる方
法としてＰ領域２ｄを高濃度化する手段がある。ＮＭＯ
Ｓトランジスタ特性に影響を与えずに耐圧を下げる為に
はＰ型領域２ｄのみを高濃度化しなければならない。従
って、Ｐ型領域２ｄ，２ｆを別工程で形成しなければな
らず、フォトマスク数や製造工程数が増加するという問
題がある。
【００１５】
【課題を解決するための手段】本発明の静電保護素子
は、半導体基板の一主面に形成した一導電型のベース領
域と、前記ベース領域の表面に短冊状の第１の逆導電型
拡散層を平行に配列して形成した複数のコレクタ領域
と、隣合う前記コレクタ領域の間のそれぞれに配置した
短冊状の第２の逆導電型拡散層および前記第２の逆導電
型拡散層の前記コレクタ領域に面する側の境界上の少く
とも一部に形成したコンタクトホールの下部に前記第２
の逆導電型拡散層と接続して形成した第３の逆導電型拡
散層からなるエミッタ領域と、前記コレクタ領域および
エミッタ領域の周囲を取囲んで前記ベース領域内に形成
した一導電型高濃度のベースコンタクト領域とを備えて
構成される。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１７】図１は本発明の第１の実施例を説明するた
めの模式的平面図である。
【００１８】図１に示すように、Ｐ- 型シリコン基板に
形成したＰ型のベース領域の表面に短冊状のＮ+ 型拡散
層７ａを平行に配列して設けた複数のコレクタ領域と、
この隣合う各コレクタ領域の間にこれらコレクタ領域と
平行に配置した短冊状のＮ+型拡散層７ｂおよびＮ+ 型
拡散層（コレクタ領域）７ａに面する側のＮ+ 型拡散層
７ｂの境界上に配置したコンタクトホール２３ａの下部
に埋込み且つＮ+ 型拡散層７ｂと接続したＮ+ 型コンタ
クト注入領域からなるエミッタ領域と、これらのコレク
タ領域およびエミッタ領域を取囲んで形成したＰ+ 型拡
散層８からなるベース領域と、コレクタ領域（Ｎ+ 型拡
散層７ａ）とコンタクトホール２３を介して接続し且つ
入力端子および内部回路に接続するためのコレクタ電極
１５と、同様にエミッタ領域（Ｎ+ 型拡散層７ｂ）とコ
ンタクトホール２３ａを介して接続するエミッタ電極１
４と、同様にベース領域（Ｐ+ 型拡散層８）に接続して
接地したベース電極１６とを備えてパンチスルートラン
ジスタが構成され、このパンチスルートランジスタを入
力端子と接地間に接続する静電保護素子の場合には、図
１に示すように、エミッタ電極１４をベース電極１６と
共に接地線に接続し、入力端子と電源間に接続する静電
保護素子の場合には、エミッタ電極１４を電源線に接続
する。
【００１９】ここで、このパンチスルートランジスタの
パンチスルー耐圧は、コレクタ領域としてのＮ+ 型拡散
層７ａとエミッタ領域のＮ+ 型コンタクト注入領域との
間の距離Ｌ1 によって決まり、従来例では実現が困難で
あった０．４μｍ以下の微細な距離Ｌ1 を容易に実現で
きる。
【００２０】図２（ａ），（ｂ）および図３（ａ），
（ｂ）および図４は本発明の第１の実施例の製造方法を
説明するための工程順に示した図１のＡ−Ａ′線および
内部回路素子部の断面図である。
【００２１】まず、図２（ａ）に示すように、不純物濃
度１×１０16〜５×１０16ｃｍ-3のＰ- 型シリコン基板
（又はウェル）１の表面を選択酸化して素子分離用のフ
ィールド酸化膜３を３００〜４００ｎｍの厚さに形成し
素子形成領域を区画する。次に、ホウ素イオンを加速エ
ネルギー１６０ｋｅＶ、ドーズ量５×１０12〜１×１０
13ｃｍ-2の条件で選択的にイオン注入しＰ型のベース領
域２ａ，ＮＭＯＳトラジスタのＰ型領域２ｂ，２ｃのそ
れぞれを形成し、次に、ＮＭＯＳトランジスタのしきい
値電圧ＶT を調整するホウ素の浅いイオン注入を行う。
【００２２】次に、ＮＭＯＳトランジスタ用に厚さ７ｎ
ｍ程度のゲート酸化膜４と、タングステンシリサイド膜
およびＮ+ 型多結晶シリコン膜の２層構造からなるゲー
ト電極５を選択的に形成する。
【００２３】次に、図２（ｂ）に示すように、ゲート電
極５をマスクとしてＬＤＤ構造形成用の低濃度のリンイ
オンをイオン注入した後ゲート電極５の側面に側壁スペ
ーサ６を形成する。次に、選択的に形成したフォトレジ
スト膜２１をマスクとしてヒ素イオンを加速エネルギー
５０ｋｅＶ、ドーズ量３×１０15〜５×１０15ｃｍ-2の
条件でイオン注入し、パンチスルートランジスタのコレ
クタとなるＮ+ 型拡散層７ａ，同様にエミッタとなるＮ
+ 型拡散層７ｂ，ＮＭＯＳトランジスタのソース・ドレ
イン領域となるＮ+ 型拡散層７ｃのそれぞれを形成す
る。
【００２４】次に、図３（ａ）に示すように、フォトレ
ジスト膜２１を除去した後、ホウ素イオンを選択的にイ
オン注入してベース領域２ａのコンタクト領域となるＰ
+ 型拡散層８を形成する。次に、全面に厚さ１μｍ程度
の層間絶縁膜１０を堆積し、層間絶縁膜１０の上に塗布
してパターニングしたフォトレジスト膜２２をマスクと
して層間絶縁膜１０を異方性エッチングし、コンタクト
ホール２３，２３ａを形成する。このとき、パンチスル
ートランジスタのエミッタ領域の境界上に形成したコン
タクトホール２３ａの底部のフィールド酸化膜３も同時
に除去されベース領域２ａの表面が露出される。
【００２５】次に、図３（ｂ）に示すように、フォトレ
ジスト膜２２を除去した後、ホウ素を選択的にイオン注
入してＰ+ 型拡散層８にＰ+ 型コンタクト注入領域１１
を形成する。次に、全面に塗布してパターニングしたフ
ォトレジスト膜２４をマスクとしてコンタクトホール２
３，２３ａのＮ+ 型拡散層７ａ，７ｂ，７ｃのそれぞれ
にリンイオンを加速エネルギー８０ｋｅＶ、ドーズ量５
×１０15ｃｍ-2の条件でイオン注入し、Ｎ+ 型コンタク
ト注入領域１２を形成する。このとき、コンタクトホー
ル２３ａにはＮ+ 型拡散層７ａに接続し、パンチスルー
トランジスタのコレクタ領域となるＮ+ 型拡散層７ａ，
７ｂの拡散深さよりも深いＮ+ 型コンタクト注入領域１
２ａが形成され、Ｎ+ 型拡散層７ａおよびＮ+ 型コンタ
クト注入領域１２ａからなるエミッタ領域が形成され
る。
【００２６】次に、図４に示すように、フォトレジスト
膜２４を除去した後、コンタクトホール２３，２３ａを
含む表面にＴｉ／ＴｉＮ積層構造のバリアメタル膜（図
では省略）を形成した後、タングステン膜１３を堆積し
てエッチバックし、コンタクトホール２３，２３ａ内に
埋込む。次に、タングステン膜１３を含む層間絶縁膜１
０の上にＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜を堆積し
てパターニングし、パンチスルートランジスタのエミッ
タ電極１４，コレクタ電極１５，ベース電極１６のそれ
ぞれとＮＭＯＳトランジスタの電極１７を形成し、パン
チスルートランジスタのコレクタ電極１５とベース電極
１６は接地線に接続し、入力端子に接続したパンチスル
ートランジスタのエミッタ電極１４は保護抵抗Ｒを介し
て内部回路に接続される。
【００２７】ここで、パンチスルートランジスタが入力
端子と接地間に接続された例について説明したが、一般
に図５に示すように、入力端子にコレクタを接続し、ベ
ースとエミッタを接地線に接続したパンチスルートラン
ジスタＱP1と、入力端子にコレクタを接続し、ベースを
接地線に接続し、エミッタを電源線に接続したパンチス
ルートランジスタＱP2を有して構成され、パンチスルー
トランジスタＱP1，ＱP2のコレクタを接続した入力端子
は、保護抵抗Ｒを介して内部回路に接続される。
【００２８】図６は本発明の第２の実施例を説明するた
めの断面図である。
【００２９】図６に示すように、パンチスルートランジ
スタのエミッタ形成領域全域の層間絶縁膜１０およびフ
ィールド酸化膜３とを順次エッチングして形成した開孔
部に露出したベース領域２ａの全域にヒ素をイオン注入
して形成したＮ+ 型領域１８によりエミッタ領域を形成
することにより、コレクタ領域からエミッタ領域へ流れ
るパンチスルー電流が局部的に集中することなくエミッ
タ領域の幅方向に対して均一に流れるため、エミッタ抵
抗が低減し、より高い静電耐量が得られ、又エミッタ長
の縮小も容易であり、保護回路の占有面積を低減できる
利点がある。
【００３０】図７は本発明の第３の実施例を説明するた
めの断面図である。
【００３１】図７に示すように、ベース領域２ａの深い
領域に形成されたＮ+ 型領域（エミッタ領域）１２ａに
対向する部分のＮ+ 型領域７ｂの境界にＮ+ 型コンタク
ト注入領域１９を形成しており、パンチスルー耐圧はＮ
+ 型コンタクト注入領域１２ａとＮ+ 型コンタクト注入
領域１９との間の距離で決まる。また、コンタクト注入
領域とフィールド酸化膜３との位置合わせずれが生じて
もパンチスルー耐圧への影響を無くして安定した静電耐
量を得ることができる。
【００３２】従って、ゲート長が０．３μｍ程度のＭＯ
Ｓトランジスタを安定して製造するためにベース領域２
ａ，Ｐ型領域２ｂ，２ｃの不純物濃度を３×１０17ｃｍ
-3程度に設定した場合、従来例では距離Ｌ2 ＝０．４５
μｍでパンチスルー耐圧を１０Ｖに下げるのが限界であ
ったのに対し、本発明により距離Ｌ1 ＝０．３５μｍと
すると、６Ｖ程度のパンチスルー耐圧が得られる。又、
ゲート長０．２５μｍ程度のＭＯＳトランジスタを得る
ために同様にベース領域２ａ，Ｐ型領域２ｂ，２ｃの不
純物濃度を５×１０17ｃｍ-3迄上げても本発明により距
離Ｌ1 ＝０．２５μｍとすることで５Ｖ程度のパンチス
ルー耐圧が得られる。
【００３３】
【発明の効果】以上説明したように本発明は、静電保護
素子としてパンチスルートランジスタを用い、パンチス
ルー耐圧を決めるベース領域とエミッタ領域との間の距
離をコレクタ領域に面するフィールド酸化膜の境界上に
形成したコンタクト注入領域とコレクタ領域との間ある
いはエミッタ領域およびコレクタ領域の向い合う双方の
境界上のコンタクト注入領域の間で設定することによ
り、０．４μｍ以下の微細な距離を実現でき、容易に耐
圧の低い静電保護素子を得ることができるという効果を
有する。
【００３４】静電保護素子の耐圧が下がれば、発生した
チャージをより低いサージ電圧で保護素子を介して放電
できるため、静電耐性が向上する。又、この効果は静電
保護素子のサイズを大きくすることなく得られるため、
高集積化にも有利である。従ってＬＳＩの高速化，高集
積化に伴ないＭＯＳトランジスタのゲート酸化膜が例え
５ｎｍ以下に薄膜化されても、本発明により要求される
静電耐量を容易に得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための模式的
平面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
【図４】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
【図５】本発明の静電保護素子を用いた静電保護回路の
一例を示す回路図。
【図６】本発明の第２の実施例を説明するための断面
図。
【図７】本発明の第３の実施例を説明するための断面
図。
【図８】従来の静電保護回路の第１の例を示す回路図。
【図９】従来の静電保護回路の第２の例を示す回路図。
【図１０】従来の静電保護素子を説明するための断面
図。
【符号の説明】
１ Ｐ- 型シリコン基板 ２，２ｂ，２ｃ，２ｄ，２ｆ Ｐ型領域 ２ａ ベース領域 ３，３ａ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ 側壁スペーサ ７，７ａ，７ｂ，７ｃ Ｎ+ 型拡散層 ８ Ｐ+ 型拡散層 １０ 層間絶縁膜 １１ Ｐ+ 型コンタクト注入領域 １２，１２ａ，１９ Ｎ+ 型コンタクト注入領域 １３ タングステンプラグ １４ エミッタ電極 １５ コレクタ電極 １６ ベース電極 １７ 電極 １８ Ｎ+ 型領域 ２１，２２，２４ フォトレジスト膜 ２３，２３ａ コンタクトホール

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に形成した一導電型
    のベース領域と、前記ベース領域の表面に短冊状の第１
    の逆導電型拡散層を平行に配列して形成した複数のコレ
    クタ領域と、隣合う前記コレクタ領域の間のそれぞれに
    配置した短冊状の第２の逆導電型拡散層および前記第２
    の逆導電型拡散層の前記コレクタ領域に面する側の境界
    上の少くとも一部に形成したコンタクトホールの下部に
    前記第２の逆導電型拡散層と接続して形成した第３の逆
    導電型拡散層からなるエミッタ領域と、前記コレクタ領
    域およびエミッタ領域の周囲を取囲んで前記ベース領域
    内に形成した一導電型高濃度のベースコンタクト領域と
    を備えたことを特徴とする静電保護素子。
  2. 【請求項２】 短冊状のエミッタ領域の全域が素子分離
    用絶縁膜に形成したコンタクトホールの下部に形成した
    逆導電型拡散層からなる請求項１記載の静電保護素子。
  3. 【請求項３】 第３の逆導電型拡散層に対向するコレク
    タ領域の境界上に形成したコンタクトホールの下部に形
    成した逆導電型拡散層を備えた請求項１記載の静電保護
    素子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320231B1 (en) * 1999-08-31 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor device for protecting a semiconductor chip from damage due to electrostatic discharge

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194669B1 (ko) * 1995-12-20 1999-06-15 윤종용 입력 보호 회로 및 보호 소자
JP2953416B2 (ja) * 1996-12-27 1999-09-27 日本電気株式会社 半導体装置
US6725439B1 (en) 1998-01-29 2004-04-20 International Business Machines Corporation Method of automated design and checking for ESD robustness
JP3252790B2 (ja) * 1998-04-23 2002-02-04 日本電気株式会社 半導体集積回路
JP2003007844A (ja) * 2001-04-09 2003-01-10 Seiko Instruments Inc 半導体装置
KR100424172B1 (ko) * 2001-06-29 2004-03-24 주식회사 하이닉스반도체 정전기 보호장치가 구비된 반도체 장치의 제조방법
JP4207858B2 (ja) 2004-07-05 2009-01-14 セイコーエプソン株式会社 半導体装置、表示装置及び電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828426B2 (ja) * 1985-10-15 1996-03-21 エイ・ティ・アンド・ティ・コーポレーション Ｉｇｆｅｔ集積回路の静電放電からの保護
JPH02119262A (ja) * 1988-10-28 1990-05-07 Toshiba Corp 半導体装置
JPH061802B2 (ja) * 1989-03-14 1994-01-05 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320231B1 (en) * 1999-08-31 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor device for protecting a semiconductor chip from damage due to electrostatic discharge

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