JPH1070266A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1070266A
JPH1070266A JP8223766A JP22376696A JPH1070266A JP H1070266 A JPH1070266 A JP H1070266A JP 8223766 A JP8223766 A JP 8223766A JP 22376696 A JP22376696 A JP 22376696A JP H1070266 A JPH1070266 A JP H1070266A
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silicide layer
drain
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JP8223766A
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Shuji Kishi
修司 岸
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

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Abstract

(57)【要約】 【課題】半導体装置の出力トランジスタにおいて、高Ｅ
ＳＤ耐性，高速性および高集積度を兼ね備えたトランジ
スタを実現する。 【解決手段】出力トランジスタを構成する、ＰＭＯＳお
よびＮＭＯＳトランジスタのソース領域表面には全面に
シリサイド層を設け、これらのドレイン領域表面全体に
はシリサイド層を設けず、サイドウォール絶縁膜より離
れた場所からフィールド絶縁膜までの表面にシリサイド
層を設ける。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、ＥＳＤ（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐性を備
えた出力トランジスタに関する。
【０００１】
【従来の技術】ＣＭＯＳあるいはＢｉＣＭＯＳデバイス
では、高速化および高集積化の手段として拡散層抵抗お
よびゲート抵抗の低抵抗化を図る金属シリサイド技術が
一般的に用いられている。例えば拡散層の層抵抗は、シ
リサイドにより２００〜３００Ω／□が５〜１０Ω／□
へと約１／３０に低減される。したがって、通常の場
合、速度（集積密度）はシリサイド無しに比べて約２０
％の改善効果を示すが、特殊なレイアウトを用いる場合
にはその改善効果は６０％程度に達することもあり、高
速化には極めて有効な技術である。
【０００２】また先端のＭＯＳデバイスでは、微細化に
有効であるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａ
ｉｎ）構造をとることが必須となってきている。これ
は、ソースおよびドレイン領域拡散層の、ゲート電極の
近傍に不純物濃度が低い拡散層を設けるものであり、通
常の拡散層に比べ、不純物の濃度を数分の一から数十分
の一程度にする。これによりチャネル長の微細化に伴う
ホットキャリアの影響を低減する。したがって最近のＭ
ＯＳトランジスタでは、金属シリサイド技術とＬＤＤ構
造を併せて採用し、ＭＯＳトランジスタの高速化および
高集積化を図っている。
【０００３】次に図８および図９を用いて、ＥＳＤ現象
を説明する。図８は出力保護回路を兼ねる出力トランジ
スタ、図９はそのデバイス構造の断面図である。図９は
シリサイドとＬＤＤを用いたＣＭＯＳトランジスタであ
り、同図において、ＰＭＯＳトランジスタはｐ＋拡散層
６Ａ，７Ａおよびｐ−拡散層６Ｂ，７Ｂで構成されるｐ
型不純物領域とＮウェル３で構成される素子領域に形成
され、ＮＭＯＳトランジスタはｎ＋拡散層８Ａ，９Ａお
よびｎ−拡散層８Ｂ，９Ｂで構成されるｎ型不純物領域
とＰ型シリコン基板１で構成される素子領域に形成され
ている。このうち、６Ｂ，７Ｂ，８Ｂ，９ＢはＬＤＤ層
であり、ｐ＋拡散層６Ａ，７Ａおよびｎ＋拡散層８Ａ，
９Ａの表面全体にシリサイド層１３が形成されている。
また、電源ラインＶｄｄには電極１５Ｃを介してＰＭＯ
Ｓトランジスタのソース７Ａが接続され、同様にグラン
ドラインＧＮＤには電極１５Ａを介してＮＭＯＳトラン
ジスタのソース８Ａが、出力端子ＯＵＴには電極１５Ｂ
を介してＰＭＯＳおよびＮＭＯＳトランジスタそれぞれ
のドレイン６Ａ，９Ａが接続されている。
【０００４】ＥＳＤ評価は出力端子ＯＵＴにＥＳＤ試験
装置を接続し、Ｖｄｄ（ＧＮＤ）の電圧に対して＋およ
び−の静電気をＯＵＴに印加し、計４種類の素子破壊強
度をテストするものである。また、通常はゲート電極５
Ａ，５Ｂには電圧が印加されない。
【０００５】図９を参照し、静電気を印加したときの電
流の流れを説明する。例えばＧＮＤに対して＋の静電気
をＯＵＴに印加すると、ＮＭＯＳのドレイン９Ａ−ｐ型
基板１−ソース８Ａで形成されるＮＰＮ型の寄生バイポ
ーラトランジスタ（以下寄生Ｂｉｐと略す）がオンす
る。すなわち、コレクタであるドレイン９Ａに＋の電圧
が印加されるので、トランジスタとしては逆バイアスが
かかる。このとき、静電気は数百〜数千ボルトにも達す
るため、ｐｎ接合面で降伏現象がおこり、電流が流れ
る。この電流により、ベース電位が上昇し、寄生Ｂｉｐ
がオンするのである。したがって、ソース８ＡからＧＮ
Ｄへ電流を流す。また、ＧＮＤに対して−の静電気をＯ
ＵＴに印加すると、ドレイン９Ａと基板１とで形成され
るダイオードに対して順方向バイアスがかかるため、ダ
イオードがオンして、基板１からドレイン９Ａを通って
ＯＵＴへ電流が流れる。
【０００６】Ｖｄｄに対してＯＵＴに静電気を印加した
場合のＰＭＯＳで起こる現象は、ｎｐｎをｐｎｐ型の寄
生Ｂｉｐに置き換えて考えればよいので説明を省略す
る。
【０００７】ここで、寄生Ｂｉｐがラテラル構造で形成
されていることに注意する必要がある。つまり、電圧が
印加された直後は拡散層全体がコレクタとして働かず、
局所的にオンが始まり、電流が増加するにつれてオン状
態が拡散層全体に広がる。したがって、寄生Ｂｉｐは図
９に示したようにベース幅の異なる複数のラテラルトラ
ンジスタＴｒ１〜Ｔｒｘの集合体と見なす必要がある。
ＥＳＤ耐性は、電圧が印加されたときに拡散層において
どのようにオン状態を分散させるかで決定され、すなわ
ち、ある一つのラテラルトランジスタに電流が集中する
と絶縁破壊を生じる。したがって、一つのラテラルトラ
ンジスタがオンしたらすぐにオン状態を他のラテラルト
ランジスタに対し全体的に伝搬させ、局所的な電流集中
を避ければＥＳＤ耐性が確保できることになる。
【０００８】上述したような、ＬＤＤとシリサイドを併
せもつＭＯＳトランジスタを出力トランジスタとして用
いた場合、シリサイドがＥＳＤ耐性を低下させる原因と
なる。すなわち、図９のＮＭＯＳにおいて例えばシリサ
イド層１３がないと仮定した場合、ＯＵＴに＋の静電気
が印加されても拡散層の層抵抗が高いため電流の集中は
起きず、ＥＳＤ耐性は高い。しかしシリサイド層１３が
あると、出力端子ＯＵＴに印加された電圧は、電圧低下
なしに瞬時にＬＤＤ層９Ｂまで伝達する。このＬＤＤ層
９Ｂでは不純物濃度が低いため、拡散層全体の中で最初
に寄生ＢｉｐＴｒ１がオン状態になり電流が流れるが、
コレクタ抵抗が極めてに高く、この部分での発熱量が非
常に多いので、次の寄生ＢｉｐＴｒ２〜Ｔｒｘがオン状
態になる前に破壊されることとなる。
【０００９】以下にシリサイドの有無に関するＥＳＤ評
価の結果を示す。実験は１００ｐＦのコンデンサに１．
５ＫΩの抵抗を介して電荷を充電してＯＵＴに接続し、
放電前後の出力トランジスタの特性劣化を測定した。こ
の結果、ダイオード動作においてはシリサイドの有無に
関わらず−４０００Ｖ程度のＥＳＤ耐性を保っている。
しかし、寄生Ｂｉｐ動作においてはシリサイド無しで＋
４０００Ｖ程度まで耐性を保っていた回路が、シリサイ
ドを設けることで＋１０００Ｖ程度で破壊されてしまう
こととなった。すなわち、出力トランジスタのＥＳＤ耐
性は、寄生Ｂｉｐの動作に大きく関わるといえる。
【００１０】この点を改善するために、従来の半導体装
置では、その内部回路に対しては集積度等を考慮してＬ
ＤＤおよびシリサイドを設けたＭＯＳトランジスタを形
成するが、出力トランジスタにはシリサイドを設けない
ＭＯＳトランジスタを形成し、ＥＳＤ耐性を確保してい
た。
【００１１】
【発明が解決しようとする課題】図９に示したような、
ＬＤＤおよびシリサイドを設けているＭＯＳトランジス
タを出力トランジスタとして用いた場合、ＥＳＤ耐性が
低く、静電気により素子が破壊されやすいという欠点が
あった。
【００１２】これを改善するために、従来の半導体装置
では、出力トランジスタにはシリサイドを設けないこと
でＥＳＤ耐性を確保していたが、出力トランジスタはそ
れ自体が外部回路を駆動する素子であるため、ＥＳＤ耐
性だけではなく駆動能力も求められる。上述したよう
に、ＭＯＳトランジスタはシリサイドの有無によって約
２０％程度の駆動能力の差があるため、ある要求された
駆動能力を満足するためには、シリサイドを設けたもの
に対しシリサイドを設けないものは素子サイズを２０％
以上大きくせざるを得ない。したがってチップサイズの
増大に伴うコストアップが生じることとなる。
【００１３】さらに、従来より半導体装置の出力トラン
ジスタのみをシリサイドなしのトランジスタとするため
の種々の製造方法が考案されているが、その製造工程に
おいてはどれも余分な工程が含まれており、製品の歩留
まりが悪化していた。詳述すると、内部回路に用いるト
ランジスタと出力トランジスタとを別々に形成するため
に、内部トランジスタにマスクをかけて出力トランジス
タのソース・ドレイン拡散層を形成する工程と、製法に
よっては出力トランジスタの拡散層上のシリサイドを除
去する工程とが必要になる。
【００１４】また単純なＥＳＤ対策としては、シリサイ
ドを設けたまま素子サイズを大きくして、ＬＤＤ層に寄
生するＢｉｐの破壊耐性を向上する手段も考えられる
が、実験では所定のＥＳＤ耐性を得るためにはゲート幅
を２倍以上にする必要があることが確認されており、こ
れも素子サイズに影響を与えることとなる。
【００１５】
【課題を解決するための手段】本発明による絶縁ゲート
型トランジスタ（ＭＯＳトランジスタ）は、ソースおよ
びドレイン領域の表面にはシリサイド層がそれぞれ形成
されていて、このシリサイド層にソースおよびドレイン
電極端子が接続されている。また、ソースおよびドレイ
ン領域の一方のシリサイド層の端部とゲート電極の対向
する端部との間隔は、ソースおよびドレイン領域の他方
のシリサイド層の端部とゲート電極の対向する端部との
間隔よりも大きく形成される。
【００１６】好ましくは、ソース電極端子が電源ライン
に接続され、ドレイン電極端子が出力端子に接続されて
構成された出力トランジスタとして用いられ、さらに好
ましくは、ドレイン領域が、低濃度の不純物拡散層と、
高濃度の不純物拡散層とで形成されたＬＤＤ構造である
ことを特徴とする。
【００１７】本発明による絶縁ゲート型トランジスタの
製造方法は、半導体基板にＬＤＤ構造の絶縁ゲート型の
トランジスタを形成する第１の工程と、このトランジス
タのゲート電極の少なくとも側壁からソースおよびドレ
イン領域の一方の一部にかけて絶縁膜を形成する第２の
工程と、このソースおよびドレイン領域の一方の残りの
表面部分およびソースおよびドレイン領域の他方の表面
部分にシリサイド層を形成する第３の工程とを含むこと
を特徴とする。
【００１８】さらに本発明によれば、半導体基板の内部
トランジスタおよび入力または出力トランジスタの素子
領域のそれぞれにＬＤＤ構造の絶縁ゲート型のトランジ
スタを同時形成する第１の工程と、入力または出力トラ
ンジスタのゲート電極の少なくとも側壁から当該トラン
ジスタのソースおよびドレイン領域の一方の一部にかけ
て絶縁膜を形成する第２の工程と、内部トランジスタの
ソースおよびドレイン領域の表面部分と入力または出力
トランジスタの前述のソースおよびドレイン領域の一方
の残りの表面部分および当該入力または出力トランジス
タのソースおよびドレイン領域の他方の表面部分にシリ
サイド層を同時形成する第３の工程とを含むので、内部
トランジスタと、入力または出力トランジスタとを有す
る半導体装置において、これらの内部，入力および出力
トランジスタが同時に形成できる。
【００１９】
【発明の実施の形態】以下に、本発明による出力トラン
ジスタおよびその製造方法の実施の形態を説明する。
【００２０】図１および図２を参照して、本発明による
出力トランジスタを説明する。図１は本実施の形態の出
力トランジスタの断面図、図２はその平面図であり、図
９と対応する部分には同符号をつけている。
【００２１】本実施の形態の特徴は、ＰＭＯＳおよびＮ
ＭＯＳトランジスタのソース領域７Ａ，８Ａの表面には
ゲート電極５Ａ，５Ｂの側面に設けられたサイドウォー
ル絶縁膜１０からフィールド絶縁膜２までの全体に対し
てシリサイド層１３Ａが設けられているが、ドレイン領
域である６Ａ，９Ａに対しては表面全体にシリサイド層
を形成せず、サイドウォール絶縁膜１０より離れた場所
からフィールド絶縁膜２まで、具体的には電極１５Ｂと
のコンタクト部である１４Ｂ，１４Ｃが開口されている
拡散層の表面領域近傍にシリサイド層１３Ｂを形成する
ことにある（以下これを部分シリサイド層と呼ぶ）。し
たがって、拡散層の表面の一部、特にＬＤＤ層６Ｂ，９
Ｂの表面近傍にはシリサイド層が存在しないため、拡散
層の層抵抗が確保できる。
【００２２】この場合、静電気が電極１５Ｂから印加さ
れたとすると、電圧がコンタクト部１４Ｂ，１４Ｃから
ＬＤＤ層６Ｂ，９Ｂに伝達するまでに拡散層において電
圧降下を生じて拡散層の電位が上昇する。したがってＬ
ＤＤ層６Ｂ，９Ｂの寄生Ｂｉｐがオン状態になるとすぐ
に続いて寄生ＢｉｐＴｒ２〜Ｔｒｘがオン状態になるた
めＬＤＤ層６Ｂ，９Ｂの部分に電流が集中することはな
く、ＬＤＤ部分の素子破壊を防ぎ、ＥＳＤ耐性が高くな
る。
【００２３】また、拡散層の表面全体のシリサイド層を
無くすのではなく、部分シリサイド層１３Ｂを形成する
ことにより、電極１５Ｂと拡散層６Ａ，９Ａとの接触抵
抗を減少させて駆動能力の低下を最小限に抑えている。
本実施の形態においては、部分シリサイド層１３Ｂはフ
ィールド絶縁膜２まで延在して形成されているが、本発
明の効果が得られる範囲において、少なくともコンタク
ト部１４Ｂ，１４Ｃと拡散層６Ａ，９Ａとの間を埋める
様に存在すればよい。
【００２４】このＰＭＯＳおよびＮＭＯＳトランジスタ
のドレイン領域に対し、ソース領域である７Ａ，８Ａの
表面全体にシリサイド層１３Ａを形成するのは、層抵抗
の低下を抑え、素子の全体的な駆動能力の低下を最小限
にするためである。
【００２５】次に、図２の平面図を参照して本実施の形
態の好適な素子サイズについて説明する。同図は、図１
の出力トランジスタを上方より見た平面図であり図１の
各部に対応する符号を付けている。ここでａ〜ｅはＮＭ
ＯＳトランジスタの各部のサイズを示しており、以下に
示すサイズとなっている。ａ，ｃはソースおよびドレイ
ン領域で両者とも３μｍ、ｂはゲート電極（ゲート幅）
で０．６μｍ、ｄは部分シリサイド層で１μｍ、そして
ｅはコンタクト部で０．５μｍである。したがって拡散
層の３分の１程度が部分シリサイド層１３Ｂで覆われて
いることになる。また、ＰＭＯＳトランジスタの各部の
サイズに関しては、基本的にＮＭＯＳトランジスタと同
様であるが、厳密にＮＭＯＳトランジスタとの駆動能力
の差を考えた場合に、各部のサイズを若干変更する場合
もある。
【００２６】以下に、本実施の形態と従来の出力トラン
ジスタとの、ＥＳＤ耐性評価結果による、駆動能力と素
子サイズの関係を説明する。この評価は、図２に示した
素子サイズで：拡散層全体にシリサイド層を設けたＭ
ＯＳトランジスタ（図９），：拡散層全体にシリサイ
ド層を設けないＭＯＳトランジスタ（従来技術），：
本発明のＭＯＳトランジスタを構成し、ＥＳＤ耐性と駆
動能力を評価した。このうち、，，は所定のＥＳＤ
耐性（±４０００Ｖ）が確認されたが、については上
述したように、＋１０００Ｖ，−４０００ＶのＥＳＤ耐
性しか得られなかった。
【００２７】各ＭＯＳトランジスタの駆動能力と素子サ
イズの比較を以下に説明する。いま仮にが出力トラン
ジスタとして要求される駆動能力を有しており、この駆
動能力を１と仮定すると、評価の結果、はに対し駆
動能力が約２０％程度減少したので０．８となる。ま
た、はに対し駆動能力が約５％程度減少したので
０．９５となる。
【００２８】したがって、各トランジスタに同様の駆動
能力をもたせるとすると、各素子サイズはを基準とし
て以下の通りになる。 ：ゲート長を４００μｍとすると、６．６×４００＝２６４０μｍ２ ：２６４０×（１／０．８）＝３３００μｍ２（に対し２５％増） ：２６４０×（１／０．９５）≒２７８０μｍ２（に対し５％増） 以上の結果から明らかなように、同じ駆動能力の出力ト
ランジスタを形成する場合に、従来のシリサイド層を設
けないもの（）に対して本実施の形態である部分シリ
サイド層を設けたもの（）は素子サイズで約１６％小
さくなる。さらに、ＥＳＤ耐性を高めるために部分シリ
サイド層を小さく形成した場合、に比較して駆動能力
が約１０％程度低下するが、それでもに対しては素子
サイズが約１１％小さくなる。したがって、結果的に、
本実施の形態は約１０％以上の面積削減効果を有する。
【００２９】次に、図３〜図７を参照して本実施の形態
による出力トランジスタの製造方法を説明する。以下に
示す本実施の形態の製造方法によれば、出力トランジス
タの部分を、半導体装置の内部回路と同一の工程で形成
することができる。
【００３０】はじめに、Ｐ型シリコン基板１にフィール
ド絶縁膜２，Ｎウェル３，ゲート酸化膜４およびゲート
電極５Ａ，５Ｂを形成する（図３）。
【００３１】次にＬＤＤ拡散層を形成するためにレジス
トマスクを形成し、ＰＭＯＳ部分にはボロン原子を、Ｎ
ＭＯＳ部分にはリン原子をイオン注入してｐ−拡散層６
Ｂ，７Ｂおよびｎ−拡散層８Ｂ，９Ｂを形成し、その後
サイドウォール絶縁膜１０を形成する（図４）。
【００３２】次にレジストマスクを用いてＰＭＯＳ部分
に高濃度のボロン原子を、ＮＭＯＳ部分に高濃度のヒ素
原子を注入した後、熱処理を行い活性化させ、ｐ＋拡散
層６Ａ，７Ａおよびｎ＋拡散層８Ａ，９Ａを形成する。
そして、全面にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＯ２膜やＳｉ
３Ｎ４膜等の絶縁膜１２を５００オングストロ−ム程度
成長させ、その後シリサイド層を形成したくない部分に
選択的にレジスト膜１１を形成する（図５）。
【００３３】次にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｃｈｉｎｇ）法によりエッチバックを行い、レジスト
膜１１で覆われた部分以外の絶縁膜１２をエッチング
し、レジスト膜を除去する。そして、ＴｉやＣｏをスパ
ッタ法により被着し、熱処理を施すことによってシリサ
イド反応を生じさせる。その後Ｈ２Ｏ２とＨ２ＳＯ４の
混合溶液を用いて選択エッチングを行い、拡散層表面に
のみシリサイド層１３Ａ，１３Ｂを形成する（図６）。
このとき、ゲート電極５Ａ，５Ｂにポリシリコンを使用
する場合などは、レジスト膜１１の範囲を変更し、該電
極に対して同時にシリサイド層を設けてもよい。
【００３４】最後に、絶縁膜１６，コンタクト部１４Ａ
〜１４Ｄおよび電極１５Ａ〜１５Ｃを形成して、完成さ
れる（図７）。
【００３５】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
ドレイン領域表面のコンタクト部の近傍においてのみシ
リサイド層を設けるので、ＬＤＤを用いたデバイス構造
で出力トランジスタを構成することができるため、高Ｅ
ＳＤ耐性，高速性（高駆動能力）および高集積度を兼ね
備えた出力トランジスタが得られる。特に、同駆動能力
のシリサイド層を設けない従来の出力トランジスタに比
較すると、少なくとも１０％以上は素子サイズを削減す
ることができ、チップサイズの増大に伴うコストアップ
を抑えることができる。
【００３６】さらに、本発明の製造工程においては、出
力トランジスタのドレイン領域の一部をマスクするため
の絶縁膜を形成する工程以外は、出力トランジスタを内
部回路のトランジスタと同時に形成することができる。
その結果、従来の内部回路と出力トランジスタを別々に
形成するという工数のかかる工程を排除できるので、歩
留まりのよい半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明によるＭＯＳトランジスタの断面図
【図２】本発明によるＭＯＳトランジスタの平面図
【図３】本発明によるＭＯＳトランジスタの製造方法を
示す工程図
【図４】本発明によるＭＯＳトランジスタの製造方法を
示す工程図
【図５】本発明によるＭＯＳトランジスタの製造方法を
示す工程図
【図６】本発明によるＭＯＳトランジスタの製造方法を
示す工程図
【図７】本発明によるＭＯＳトランジスタの製造方法を
示す工程図
【図８】出力トランジスタの接続図
【図９】拡散層全体にシリサイド層を設けたＭＯＳトラ
ンジスタの断面図
【符号の説明】
１……Ｐ型シリコン基板 ２……フィールド絶縁膜 ３……Ｎウェル ４……ゲート酸化膜 ５Ａ，５Ｂ……ゲート電極 ６Ａ，７Ａ……ｐ＋拡散層 ６Ｂ，７Ｂ……ｐ−拡散層 ８Ａ，９Ａ……ｎ＋拡散層 ８Ｂ，９Ｂ……ｎ−拡散層 １０……サイドウォール絶縁膜 １１……レジスト膜 １２，１６……絶縁膜 １３，１３Ａ，１３Ｂ……シリサイド層 １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ……コンタクト １５Ａ，１５Ｂ，１５Ｃ……電極

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ソースおよびドレイン領域を有する絶縁ゲ
    ート型のトランジスタを備えた半導体装置において、前
    記ソースおよびドレイン領域の表面にはシリサイド層が
    それぞれ形成されていて、このシリサイド層にソースお
    よびドレイン電極端子が接続され、かつ前記ソースおよ
    びドレイン領域の一方の前記シリサイド層の端部とゲー
    ト電極の対向する端部との間隔は、前記ソースおよびド
    レイン領域の他方の前記シリサイド層の端部と前記ゲー
    ト電極の対向する端部との間隔よりも大きいことを特徴
    とする半導体装置。
  2. 【請求項２】前記トランジスタは、前記ソース電極端子
    が電源ラインに接続され、前記ドレイン電極端子が出力
    端子に接続されて構成された出力トランジスタであるこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記トランジスタは、そのドレイン領域
    が、低濃度の不純物拡散層と、高濃度の不純物拡散層と
    で形成されたＬＤＤ構造であることを特徴とする請求項
    １または２記載の半導体装置。
  4. 【請求項４】半導体基板にＬＤＤ構造の絶縁ゲート型の
    トランジスタを形成する第１の工程と、前記トランジス
    タのゲート電極の少なくとも側壁からソースおよびドレ
    イン領域の一方の一部にかけて絶縁膜を形成する第２の
    工程と、前記ソースおよびドレイン領域の前記一方の残
    りの表面部分および前記ソースおよびドレイン領域の他
    方の表面部分にシリサイド層を形成する第３の工程とを
    含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】内部トランジスタと、入力または出力トラ
    ンジスタとを有する半導体装置の製造方法において、半
    導体基板の前記内部トランジスタおよび前記入力または
    出力トランジスタの素子領域のそれぞれにＬＤＤ構造の
    絶縁ゲート型のトランジスタを同時形成する第１の工程
    と、前記入力または出力トランジスタのゲート電極の少
    なくとも側壁から当該トランジスタのソースおよびドレ
    イン領域の一方の一部にかけて絶縁膜を形成する第２の
    工程と、前記内部トランジスタのソースおよびドレイン
    領域の表面部分と前記入力または出力トランジスタの前
    記ソースおよびドレイン領域の前記一方の残りの表面部
    分および当該入力または出力トランジスタの前記ソース
    およびドレイン領域の他方の表面部分にシリサイド層を
    同時形成する第３の工程とを含むことを特徴とする半導
    体装置の製造方法。
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