KR20210128544A - 표시 장치 - Google Patents

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KR20210128544A
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gate electrode
electrode
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조강문
이안수
최준환
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 비표시 영역에 위치하며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층의 채널 영역과 게이트 절연막을 사이에 두고 중첩하여 위치하는 게이트 전극, 상기 반도체층의 소스 영역과 연결된 소스 전극, 상기 반도체층의 드레인 영역과 연결된 드레인 전극을 포함하고, 상기 게이트 전극의 일 측면이 상기 드레인 전극과 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 정전기 방전 회로를 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수의 화소들과 이들에 연결되는 복수의 신호 라인들을 포함한다. 화소들은 기판 상에 행렬로 배열될 수 있으며, 이에 따라 신호 라인들도 행 방향 및/또는 열 방향으로 연장된다. 신호 라인들을 통해 정전기가 내부 회로로 유입될 수 있으며, 유입된 정전기는 표시 장치 내의 여러 전기 소자들을 손상 시킬 수 있다.
정전기가 내부 회로로 유입되지 않고 신속히 방전되도록 신호 라인들은 정전기 방전 회로에 연결될 수 있다.
실시예들은 문턱 전압을 높여 안정적으로 동작하는 다이오드를 포함하는 정전기 방전 회로 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판의 비표시 영역에 위치하며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층의 채널 영역과 게이트 절연막을 사이에 두고 중첩하여 위치하는 게이트 전극, 상기 반도체층의 소스 영역과 연결된 소스 전극, 상기 반도체층의 드레인 영역과 연결된 드레인 전극을 포함하고, 상기 게이트 전극의 일 측면이 상기 드레인 전극과 중첩한다.
상기 게이트 전극의 상면이 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩할 수 있다.
상기 채널 영역과 중첩하는 상기 게이트 전극의 상면 전체가 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩할 수 있다.
상기 채널 영역과 중첩하는 상기 게이트 전극의 상면 일부가 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하고, 상기 채널 영역과 중첩하는 상기 게이트 전극의 상면 일부는 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하지 않을 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 티타늄을 포함할 수 있다.
상기 게이트 전극은 상기 반도체층과 상기 기판에 수직한 방향으로 중첩하지 않는 확장부를 더 포함하고, 상기 게이트 전극의 확장부와 상기 드레인 전극이 상기 기판에 수직한 방향으로 중첩할 수 있다.
상기 게이트 전극의 확장부와 상기 드레인 전극 사이에 층간 절연막이 위치하고, 상기 층간 절연막은 개구를 포함하며, 상기 게이트 전극의 확장부와 상기 드레인 전극은 상기 개구에서 서로 연결될 수 있다.
상기 반도체층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 트랜지스터를 구성하고, 상기 트랜지스터의 문턱 전압은 0.55 V 이상일 수 있다.
상기 제1 방향으로 위치하는 소스선, 상기 제1 방향과 수직인 제2 방향으로 위치하는 전원선을 더 포함하고, 상기 소스 전극은 상기 소스선과 연결되어 있고, 상기 드레인 전극과 상기 전원선은 연결 부재를 통해 연결될 수 있다.
상기 게이트 전극과 상기 드레인 전극 사이에 층간 절연막이 위치하고, 상기 층간 절연막은 개구를 포함하며, 상기 게이트 전극과 상기 드레인 전극은 상기 개구에서 서로 연결될 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 화상을 표시하는 표시부, 상기 표시부의 일 측면에 위치하는 정전기 방지부를 포함하고, 상기 정전기 방지부는 제1 다이오드 및 제2 다이오드를 포함하고 상기 제1 다이오드는 제1 전원선에 연결되어 있고, 상기 제2 다이오드는 제2 전원선에 연결되어 있고, 각각의 다이오드는 기판, 상기 기판에 위치하며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층의 채널 영역과 게이트 절연막을 사이에 두고 중첩하여 위치하는 게이트 전극, 상기 반도체층의 소스 영역과 연결된 소스 전극, 상기 반도체층의 드레인 영역과 연결된 드레인 전극을 포함하며, 상기 게이트 전극의 일 측면이 상기 드레인 전극과 중첩한다.
상기 제2 전원선에 인가되는 전압이 상기 제1 전원선에 인가되는 전압보다 더 높을 수 있다.
상기 정전기 방지부로 유입되는 정전기가 제1 전원선에 인가된 전압보다 낮은 경우 정전기는 제1 다이오드를 통해 제1 전원선으로 방전되고, 상기 정전기 방지부로 유입되는 정전기가 제2 전원선에 인가된 전압보다 큰 경우 정전기는 제2 다이오드를 통해 제2 전원선으로 방전될 수 있다.
상기 게이트 전극의 상면이 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩할 수 있다.
상기 반도체층은 산화물 반도체를 포함하고, 상기 소스 전극 및 상기 드레인 전극은 티타늄을 포함할 수 있다.
상기 게이트 전극은 상기 반도체층과 상기 기판에 수직한 방향으로 중첩하지 않는 확장부를 더 포함하고, 상기 게이트 전극의 확장부와 상기 드레인 전극이 상기 기판에 수직한 방향으로 중첩할 수 있다.
상기 게이트 전극의 확장부와 상기 드레인 전극 사이에 층간 절연막이 위치하고, 상기 층간 절연막은 개구를 포함하며, 상기 게이트 전극의 확장부와 상기 드레인 전극은 상기 개구에서 서로 연결될 수 있다.
상기 다이오드 중 하나 이상의 다이오드의 문턱 전압은 0.55 V 이상일 수 있다.
상기 게이트 전극과 상기 드레인 전극 사이에 층간 절연막이 위치하고, 상기 층간 절연막은 개구를 포함하며, 상기 게이트 전극과 상기 드레인 전극은 상기 개구에서 서로 연결될 수 있다.
실시예들에 따르면, 문턱 전압을 높여 안정적으로 동작하는 다이오드를 포함하는 정전기 방지 회로 및 이를 포함하는 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 회로의 평면도를 도시한 것이다.
도 2는 도 1의 평면도를 II-II'선을 따라 자른 단면도이다.
도 3은 게이트 전극의 상면 및 측면이 드레인 전극으로 덮이지 않은 실험예 1과 게이트 전극의 상면 및 측면이 드레인 전극으로 덮인 실험예 2에 대하여 동일 조건에서 문턱 전압을 측정하고 그 결과를 나타낸 것이다.
도 4는 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 5는 일 실시예에 따른 정전기 방전 회로의 회로도이다.
도 6은 커패시터를 포함하는 정전기 방전 회로의 회로도이다.
도 7은 다른 일 실시예에 대하여 도 1과 동일한 영역을 도시한 것이다.
도 8은 도 7의 VIII-VIII'선을 따라 잘라 도시한 단면도이다.
도 9는 다른 일 실시예에 대하여 도 1과 동일한 영역을 도시한 것이다.
도 10은 다른 일 실시예에 대하여 도 1과 동일한 영역을 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
본 발명은 정전기 방전 회로를 갖는 표시 장치의 정전기 방전 회로에 대한 것으로, 정전기 방전 회로의 트랜지스터에서 게이트 전극 상부를 드레인 전극으로 덮은 형상을 특징으로 하는 표시 장치에 대한 것이다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 회로의 평면도를 도시한 것이다. 도 2는 도 1의 평면도를 II-II'선을 따라 자른 단면도이다.
이후 도 4 및 도 5 등을 통해 별도로 설명하겠으나 본 실시예에 따른 정전기 방전 회로는 표시 장치(1000)의 표시부(DA) 밖에 위치하는 제1 정전기 방전부(ESD_1) 또는 제2 정전기 방전부(ESD_2)에 위치할 수 있다. 표시부(DA) 및 정전기 방전부(ESD_1,ES_2)를 포함하는 전체 표시 장치의 구조에 대하여는 이후 별도로 설명한다.
도 1을 참고로 하면, 본 실시예에 따른 정전기 방전 회로는 소스선(271), 및 이와 교차하는 전원선(230)을 포함한다. 소스선(271)은 제1 방향(DR1)을 따라 연장되어 있고, 전원선(230)은 제1 방향(DR1)과 수직인 제2 방향(DR2)을 따라 연장되어 있을 수 있다. 이후 상세하게 설명하겠으나, 소스선(271)을 따라 유입된 정전기는 도 1에 도시된 트랜지스터를 통해 전원선(230)으로 방전되어 빠져나갈 수 있다.
도 1과 도 2를 동시에 참고로 하면 기판(110) 위에 버퍼층(120)이 위치한다. 기판(110)은 유리 또는 플라스틱을 포함할 수 있고 플렉서블할 수 있다. 버퍼층(120)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
다음, 버퍼층(120)위에 반도체층(250)이 위치한다. 도 1에 도시된 바와 같이 반도체층(250)은 제1 방향(DR1) 및 제2 방향(DR2)으로의 길이가 유사한 사각형 형상으로 위치할 수 있다. 그러나 도 1에 도시한 반도체층(250)의 형상은 일 예시일 뿐이며, 반도체층(250)은 제2 방향(DR2)으로의 길이가 제1 방향(DR1)으로의 길이보다 긴 직사각형 형태일 수 도 있다.
반도체층(250)은 소스 영역(SA), 채널 영역(CA) 및 드레인 영역(DA)을 포함할 수 있다. 반도체층(250)은 산화물 반도체를 포함할 수 있다.
다음, 도 1과 도 2를 동시에 참고로 하면 반도체층(250)의 채널 영역(CA) 위에 게이트 절연막(240)이 위치한다. 게이트 절연막(240) 위에 게이트 전극(224)이 위치한다. 게이트 절연막(240)은 게이트 전극(224)과 실질적으로 유사한 평면 형상을 가질 수 있다. 게이트 전극(224)은 게이트 절연막(240)을 사이에 두고 반도체층(250)의 채널 영역(CA)과 기판(110)에 수직한 방향으로 중첩하여 위치할 수 있다.
도 1을 참고로 하면, 게이트 전극(224)은 반도체층(250)과 중첩하지 않는 영역에 위치하는 확장부(225)를 더 포함할 수 있다. 이후 상세하게 설명하겠으나, 게이트 전극(224)의 확장부(225)는 드레인 전극(275)의 확장부(277)와 기판(110)에 수직한 방향으로 중첩하여 위치할 수 있다.
다음, 도 1과 도 2를 동시에 참고로 하면, 게이트 절연막(240) 및 게이트 전극(224) 위에 층간 절연막(260)이 위치한다. 층간 절연막(260)은 복수개의 개구(OP)를 포함할 수 있다. 층간 절연막(260)의 개구(OP)는 반도체층(250)과 중첩하여 위치할 수 있다. 층간 절연막(260)의 각 개구(OP)에서 반도체층(250)의 소스 영역(SA)과 소스 전극(273)이 연결되고, 반도체층(250)의 드레인 영역(DA)과 드레인 전극(275)이 연결될 수 있다.
도 1에서는 층간 절연막(260)에 8개의 개구(OP)가 도시되었으나, 이는 일 예시일 뿐이며 개구(OP)의 수는 실시예에 따라 댜앙할 수 있다.
제1 방향(DR1)과 나란한 소스선(271)의 일부는 제2 방향(DR2)으로 돌출되어 소스 전극(273)을 이룬다. 드레인 전극(275) 또한 제1 방향(DR1)과 나란하게 위치하며, 일부는 제2 방향(DR2)으로 돌출되어 반도체층(250)과 중첩한다.
드레인 전극(275)은 소스선(271)과 분리되어 섬형으로 위치할 수 있다. 또한 드레인 전극(275)은 연결 부재(233)를 통해 전원선(230)과 연결되어 있을 수 있다. 따라서 소스선(271)으로 유입된 정전기는 드레인 전극(275)을 통해 전원선(230)으로 빠져나갈 수 있다. 소스선(271) 및 드레인 전극(275)은 티타늄(Ti)을 포함할 수 있다.
도 2를 참고로 하면 소스선(271) 및 드레인 전극(275) 위에 제1 절연막(281)이 위치할 수 있다. 제1 절연막(281)위에 전원선(230)이 위치한다. 전원선(230)은 제2 방향(DR2)을 따라 위치할 수 있다.
전원선(230) 위에 제2 절연막(282)이 위치한다. 제2 절연막(282) 위에 연결 부재(233)가 위치할 수 있다. 제1 절연막(281) 및 제2 절연막(282)은 개구(OP)를 포함할 수 있다. 연결 부재(233)는 제2 절연막(282)에 위치하는 개구(OP)를 통해 전원선(230)과 연결되어 있을 수 있다. 또한, 연결 부재(233)는 제1 절연막(281) 및 제2 절연막(282)에 위치하는 개구(OP)를 통해 드레인 전극(275)과 연결되어 있을 수 있다. 즉 연결 부재(233)는 드레인 전극(275)과 전원선(230)을 연결한다.
따라서 소스선(271)으로 유입된 정전기는 드레인 전극(275)을 지나 연결 부재(233)를 통해 전원선(230)으로 빠져나갈 수 있다.
다시 도 1 및 도 2를 참고로 하면, 본 실시예에 따른 표시 장치는 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)의 확장부(277)에 의해 덮여 있다. 즉 도 2에 도시한 바와 같이 게이트 전극(224)의 상면은 기판(110)에 수직한 방향으로 드레인 전극(275)의 확장부(277)와 중첩한다. 또한, 게이트 전극(224)의 드레인 전극(275)과 가까운 쪽의 일 측면 또한 드레인 전극(275)의 확장부(277)와 중첩한다. 도 1에 도시된 바와 같이 드레인 전극(275)의 확장부(277)와 게이트 전극(224)의 확장부(225)는 층간 절연막(260)에 위치하는 개구(OP)를 통해 전기적으로 연결될 수 있다.
이렇게 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)의 확장부(277)에 의해 커버되는 구조를 갖는 정전기 방지 회로는, 트랜지스터의 문턱 전압을 상승시켜 정전기를 안정적으로 차단할 수 있다.
즉 이후 별도의 회로도로 상세하게 설명하겠으나 본 실시예에 따른 정전기 방지 회로는 트랜지스터가 다이오드로 동작하여 입사되는 정전기를 전원선(230)으로 방전시킨다. 그러나 반도체층(250)이 산화물 반도체를 포함하는 경우, 트랜지스터 문턱 전압이 낮아서 다이오드의 성능이 불안정할 수 있다.
그러나 본 실시예에 따른 정전기 방지 회로는 게이트 전극(224)의 상면 및 측면을 드레인 전극(275)으로 덮음으로써, 정전기 방지 회로의 문턱 전압을 증가시켰다. 따라서 정전기 방지 회로가 안정적으로 동작할 수 있도록 하였다.
도 3은 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)으로 덮이지 않은 실험예 1과 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)으로 덮인 실험예 2에 대하여 동일 조건에서 문턱 전압을 측정하고 그 결과를 나타낸 것이다. 각 실험예에 대하여 여러 번 측정하고 측정된 문턱 전압의 범위를 도시하였다. 도 3을 참고로 하면 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)으로 덮인 실험예 2가, 그렇지 않은 실험예 1에 비하여 문턱 전압이 높게 나타나는 것을 확인할 수 있었다.
도 3을 참고로 하면, 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)으로 덮인 실험예 2의 문턱 전압은 0.55 V 내지 0.65 V로 나타났다. 이는 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)으로 덮이지 않은 실험예 1의 문턱 전압인 0.45 V 내지 0.53 V에 비하여 높은 수치이다.
이는 드레인 전극(275)에 포함된 Ti가, 드레인 전극(275)과 반도체층(250) 사이에 위치하는 층간 절연막(260)에 포함된 H+의 활성도 차이를 유발하기 때문이다.
이렇게 본 실시예에 따른 정전기 방지 회로는 트랜지스터의 게이트 전극(224)의 상면 및 측면이 드레인 전극(275)으로 덮이는 바, 트랜지스터의 문턱 전압을 높일 수 있고, 안정적으로 정전기를 차단할 수 있다.
그러면 이하에서 본 발명의 일 실시예에 따른 정전기 방지 회로를 포함하는 표시 장치의 전체 구조에 대하여 도면을 참고로 하여 상세하게 설명한다. 그러나 이하에서 설명하는 구조는 일 예시일 뿐이며, 본 발명이 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 표시 장치의 개략적인 블록도이다. 도 4를 참조하면, 표시 장치(1000)는 표시부(DA), 소스 드라이버(SD), 및 게이트 드라이버(GD)를 포함한다. 표시 장치(1000)는 제1 정전기 방전부(ESD_1), 패드부(PD), 및 제2 정전기 방전부(ESD_2)를 더 포함할 수 있다.
표시부(DA)는 매트릭스 형태로 배열되는 복수의 화소(PX)들을 포함한다. 화소(PX)들은 각각 게이트선(GL)과 데이터선(DL)에 연결되어 있다. 도 4에는 예시적으로 게이트선 (GLi)과 데이터선(DLj)에 연결되는 하나의 화소(PX)만이 도시되지만, 표시부(DA) 상에는 게이트선(GL)과 데이터선(DL)이 교차하는 위치에 복수의 화소들(PX)이 배치될 수 있다. 게이트선(GL)은 제2 방향(DR2)과 나란하게 위치하고, 데이터선(DL)은 제1 방향(DR1)과 나란하게 위치할 수 있다.
게이트선(GL) 각각은 게이트 드라이버(GD)로부터 출력되는 게이트 신호들을 동일 행의 화소들(PX)에게 전달하고, 데이터선(DL) 각각은 소스 드라이버(SD)로부터 출력되는 계조 전압 신호를 동일 열의 화소들(PX)에게 전달한다. 도 4에서 게이트선(GLi)은 하나의 선으로 도시되지만, 화소(PX)의 구동 회로에 따라 복수의 제어 신호들을 병렬로 전달하기 위해 하나의 화소(PX)에 복수의 게이트 선이 연결될 수 있다.
도 4를 참조하면, 소스 드라이버(SD) 및 게이트 드라이버(GD)는 제어부(미 도시)에 의해 제어될 수 있다. 제어부는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable,DE), 및 클럭 신호(CLK) 등과 같은 타이밍 신호, 및 데이터 신호(RGB)를 수신할 수 있다. 제어부는 타이밍 신호를 이용하여 게이트 드라이버(GD)와 소스 드라이버(SD)의 동작 타이밍을 제어할 수 있다. 데이터 신호(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
제어부는 게이트 드라이버(GD)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호와 소스 드라이버(SD)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호를 포함하는 제어 신호들을 생성하여, 각각 게이트 드라이버(GD) 및 소스 드라이버(SD)에 제공할 수 있다.
게이트 드라이버(GD)는 게이트 타이밍 제어 신호에 응답하여 표시부(DA)에 포함된 화소들(PX)의 트랜지스터들을 동작하기 위한 제어 신호들을 순차적으로 생성한다. 게이트 드라이버(GD)는 게이트선(GL)들을 통해 제어 신호들을 화소들(PX)에 제공한다.
제1 정전기 방전부(ESD_1)는 데이터선들(DL)에 각각 연결되는 정전기 방전 회로들(EDC)을 포함한다. 데이터선(DL)은 표시부(DA) 상에 제1 방향(DR1)으로 연장된다. 외부로부터 정전기가 데이터선(DL)을 통해 유입될 수 있으며, 정전기는 표시부(DA) 내의 소자들을 파괴할 수 있다. 예컨대, 정전기에 의해 화소(PX) 내의 트랜지스터들의 게이트 절연막이 파괴될 수 있다. 정전기 방전 회로들(EDC) 각각은 대응하는 데이터선(DL)에 유입된 정전기를 정전기 방전 라인(EDL)으로 방전시킬 수 있다.
정전기 방전 라인(EDL)은 제1 전원 전압(VSS)이 인가되는 제1 전원 라인(PL1)과 제2 전원 전압(VDD)이 인가되는 제2 전원 라인(PL2)을 포함할 수 있다. 제1 정전기 방전부(ESD_1)에 위치하는 정전기 방전 라인(EDL)은 제1 정전기 방전 라인으로 지칭될 수 있다. 데이터선(DL)에 유입된 양의 전압을 갖는 정전기는 정전기 방전 회로(EDC)를 통해 제2 전원 라인(PL2)으로 방전되고, 음의 전압을 갖는 정전기는 제1 전원 라인(PL1)으로 방전될 수 있다.
정전기 방전 회로들(EDC) 각각은 대응하는 데이터선(DL)과 정전기 방전 라인(EDL)을 덮는 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 대응하는 데이터선(DL) 또는 정전기 방전 라인(EDL)에 연결될 수 있다.
제1 정전기 방전부(140)의 정전기 방전 회로들(EDC)은 제1 정전기 방전 회로로 지칭될 수 있다. 정전기 방전 회로들(EDC)에 대한 설명은 도 1 및 도 2에서와 같다. 즉 도 1에서의 소스선(271)은 도 4의 데이터선(DL)과 연결되어 외부에서 유입되는 정전기를 전달받을 수 있다. 유입된 정전기는 도 1의 드레인 전극(275)을 거쳐 전원선(230)으로 빠져나가고, 전원선(230)은 도 4의 정전기 방전 라인(EDL)과 연결되어 있을 수 있다.
도 1 및 도 2에서는 정전기 방전 회로 중 하나의 트랜지스터만 도시하였으나, 정전기 방전 회로는 2개의 트랜지스터를 포함하고, 2개의 트랜지스터가 제1 방향(DR1)으로 나란히 위치하는 구조일 수 있다. 각 트랜지스터는 각각 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)과 연결되어 있고, 유입되는 정전기의 양에 따라 각각 다른 전원 라인으로 정전기가 빠져나갈 수 있다.
제1 정전기 방전부(ESD_1)는 데이터선(DL)과 소스 드라이버(SD) 사이에 배치될 수 있으며, 패드부(PD)는 제1 정전기 방전부(ESD_1)의 반대편에 배치될 수 있다. 패드부(PD)는 표시 장치(1000)의 제조 공정 중에만 존재하고, 최종 표시 장치(1000)에서 제거될 수 있다.
제2 정전기 방전부(ESD_2)는 게이트선(GL)에 각각 연결되는 정전기 방전 회로들(미도시)을 포함한다. 도 4에 도시된 바와 같이, 게이트 드라이버(GD는 표시부(DA)의 양 옆에 배치될 수 있으며, 제2 정전기 방전부(ESD_2)도 역시 표시부(DA)의 양 옆에 배치될 수 있다. 게이트 드라이버(GD)가 표시부(DA)의 일 측에만 위치하는 경우, 제2 정전기 방전부(ESD_2)도 표시부(DA)의 게이트 드라이버(GD) 사이에 표시부(DA)의 일 측에만 배치될 수 있다. 제2 정전기 방전부(ESD_2) 내의 정전기 방전 회로들은 데이터선(DL) 대신에 게이트선(GL)에 연결된다는 점을 제외하고는 제1 정전기 방전부(ESD_1) 내의 정전기 방전 회로들과 실질적으로 동일한 회로 구성을 가질 수 있다.
제2 정전기 방전부(ESD_2) 내의 정전기 방전 회로들 각각은 대응하는 게이트선(GL)에 유입된 정전기를 정전기 방전 라인(EDL)으로 방전시킬 수 있다. 제2 정전기 방전부(ESD_2) 내의 정전기 방전 회로들 각각도 역시 대응하는 게이트선(GL)과 정전기 방전 라인(EDL)을 덮는 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 대응하는 게이트선(GL) 또는 정전기 방전 라인(EDL)에 연결된다. 전술한 바와 같이, 정전기 방전라인(EDL)은 제1 전원 전압(VSS)이 인가되는 제1 전원 라인(PL1)과 제2 전원 전압(VDD)이 인가되는 제2 전원 라인(PL2)을 포함할 수 있다.
제2 정전기 방전부(ESD_2) 내의 정전기 방전 회로들은 제2 정전기 방전 회로로 지칭될 수 있다. 또한, 제2 정전기 방전부(ESD_2)에 위치하는 정전기 방전 라인(EDL)은 제2 정전기 방전 라인으로 지칭될 수 있다.
본 명세서에서는 데이터선(DL)에 연결된 정전기 방전 회로(EDC)를 중심으로 설명하였다. 그러나, 이는 예시적이며, 정전기 방전 회로(EDC)는 제2 정전기 방전부(ESD_2)에서 게이트선(GL)에 연결되어 게이트선(GL)에 유입된 정전기를 정전기 방전 라인으로 방전시킬 수도 있다.
그러면 이하에서 일 실시예에 따른 정전기 방전 회로(EDC)의 동작에 대하여 회로도를 참고로 하여 설명한다.
도 5는 일 실시예에 따른 정전기 방전 회로의 회로도이다.
도 5를 참조하면, 정전기 방전 회로는 데이터선(DL), 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)을 포함한다. 도 5에 도시된 바와 같이, 정전기 방전 회로는 데이터선(DL)과 제1 전원 라인(PL1) 사이에 연결되는 제1 정전기 방전 다이오드(T1), 및 데이터선(DL)과 제2 전원 라인(PL2) 사이에 연결되는 제2 정전기 방전 다이오드(T2)를 포함할 수 있다.
제1 전원 라인(PL1)에는 제1 전원 전압(VSS)이 인가되고, 제2 전원 라인(PL2)에는 제2 전원 전압(VDD)이 인가될 수 있다. 제2 전원 전압(VDD)은 제1 전원 전압(VSS)보다 높은 전압 레벨을 가질 수 있다.
제1 전원 전압(VSS)은 제1 구동 전압(ELVSS)과 동일한 전압이고, 제2 전원 전압(VDD)은 제2 구동 전압(ELVDD)과 동일한 전압일 수 있다.
데이터선(DL)을 통해 흐르는 데이터 전압 신호의 전압 레벨은 제2 전원 전압(VDD)의 전압 레벨보다 낮고 제1 전원 전압(VSS)의 전압 레벨보다 높을 수 있다. 따라서, 데이터선(DL)을 통해 데이터 전압 신호가 전달될 때는 제1 정전기 방전 다이오드(T1)와 제2 정전기 방전 다이오드(T2)는 모두 턴오프된다.
그러나 데이터선(DL)에 양의 전압을 갖는 정전기가 유입된 경우, 이 정전기의 양의 전압에 의해 제2 정전기 방전 다이오드(T2)가 턴온되며, 이 정전기는 제2 정전기 방전 다이오드(T2)를 통해 제2 전원 라인(PL2)으로 방전된다. 반대로, 데이터선(DL)에 음의 전압을 갖는 정전기가 유입된 경우, 이 정전기의 음의 전압에 의해 제1 정전기 방전 다이오드(T1)가 턴온되며, 이 정전기는 제1 정전기 방전 다이오드(T1)를 통해 제1 전원 라인(PL1)으로 방전된다. 따라서 외부에서 유입되는 정전기가 표시 영역 내부로 유입되는 것을 막을 수 있다.
일 실시예에 따른 정전기 방전 회로는 데이터선(DL)상에 위치하는 커패시터(C1, C2)를 더 포함할 수 있다. 도 6은 커패시터를 포함하는 정전기 방전 회로의 회로도이다. 도 6에서와 같이 정전기 방전 회로가 커패시터를 더 포함하는 경우, 전원이 공급되지 않는 플로팅 상태에서도 정전기를 효과적으로 차단할 수 있다 즉 커패시터에 의한 커플링에 의해 다이오드의 절연 파괴 현상을 방지할 수 있으며, 커패시터 자체가 정전기에 대한 완충 역할을 하기 때문에 피크 전압(Peak voltage)을 낮출 수 있다.
이상과 같이 일 실시예에 따른 정전기 방전 회로는 드레인 전극(275)의 확장부(277)가 게이트 전극(224)의 상면 및 측면과 중첩하면서 트랜지스터의 문턱 전압을 높이고, 따라서 정전기 방전 회로가 안정적으로 동작할 수 있다.
도 1 및 도 2에서는 드레인 전극(275)의 확장부(277)가 게이트 전극(224)의 상면 및 측면을 전부 덮는 실시예를 도시하였으나, 드레인 전극(275)의 확장부(277)가 게이트 전극(224)의 측면을 덮고 상면을 완전히 덮지 않는 경우에도 동일한 효과를 가질 수 있다.
도 7은 다른 일 실시예에 대하여 도 1과 동일한 영역을 도시한 것이다. 도 8은 도 7의 VIII-VIII'선을 따라 잘라 도시한 단면도이다.
도 7 및 도 8을 참고로 하면 본 실시예에 따른 정전기 방전 회로는 드레인 전극(275)의 확장부(277)가 게이트 전극(224)의 상면 전체를 덮지 않고 일부만 덮으며 게이트 전극(224)의 측면을 덮는다는 점을 제외하고는 도 1 및 도 2의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
이렇게 도 7 및 도 8에서와 같이 드레인 전극(275)의 확장부(277)가 게이트 전극(224)의 상면 전체를 덮지 않고 일부만 덮는 경우에도, 게이트 전극(224)의 측면이 드레인 전극(275)의 확장부(277)에 의해 덮여있다면 도 1 및 도 2에서와 동일하게 문턱 전압 상승 효과를 가질 수 있다.
도 1, 도 2, 도 7 및 도 8에 도시된 정전기 방전 회로의 평면도는 일 예시일 뿐이며, 본 발명의 구조가 이에 제한되는 것은 아니다. 즉 반도체층(250)이나 게이트 전극(224)의 확장부(225)의 형상들이 앞서 도면에서 도시된 형상에 제한되는 것이 아니다.
도 9는 다른 일 실시예에 대하여 도 1과 동일한 영역을 도시한 것이다. 도 9를 참고로 하면 본 실시예에 따른 정전기 방전 회로는 반도체층(250)의 형상을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 9를 참고로 하면 본 실시예에 따른 표시 장치는 반도체층(250)의 제2 방향(DR2)으로의 길이가 제1 방향(DR1)으로의 길이보다 긴 직사각형 형상이며, 반도체층(250)과 2개의 개구(OP)가 중첩한다는 점에서 도 1과 상이하다. 그러나 도 9의 실시예에서도 게이트 전극(224)의 측면 및 상면은 드레인 전극(275)의 확장부(277)에 의해 덮여있는바 도 1의 실시예와 동일한 문턱전압 상승 효과를 가질 수 있다.
도 10은 다른 일 실시예에 대하여 도 1과 동일한 영역을 도시한 것이다. 도 10을 참고로 하면 본 실시예에 따른 정전기 방전 회로는 게이트 전극(224)이 확장부(225)를 포함하지 않는다는 점을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 10의 실시예의 경우 게이트 전극(224)이 확장부(225)를 포함하지 않으며 게이트 전극(224) 상에서 드레인 전극(275)과 개구(OP)로 연결된다. 그러나 도 10의 실시예에서도 게이트 전극(224)의 측면 및 상면은 드레인 전극(275)의 확장부(277)에 의해 덮여있는바 도 1의 실시예와 동일한 문턱전압 상승 효과를 가질 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판의 비표시 영역에 위치하며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층의 채널 영역과 게이트 절연막을 사이에 두고 중첩하여 위치하는 게이트 전극;
    상기 반도체층의 소스 영역과 연결된 소스 전극;
    상기 반도체층의 드레인 영역과 연결된 드레인 전극을 포함하고,
    상기 게이트 전극의 일 측면이 상기 드레인 전극과 중첩하는 표시 장치.
  2. 제1항에서,
    상기 게이트 전극의 상면이 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  3. 제2항에서,
    상기 채널 영역과 중첩하는 상기 게이트 전극의 상면 전체가 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  4. 제2항에서,
    상기 채널 영역과 중첩하는 상기 게이트 전극의 상면 일부가 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하고,
    상기 채널 영역과 중첩하는 상기 게이트 전극의 상면 일부는 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하지 않는 표시 장치.
  5. 제1항에서,
    상기 반도체층은 산화물 반도체를 포함하는 표시 장치.
  6. 제1항에서,
    상기 소스 전극 및 상기 드레인 전극은 티타늄을 포함하는 표시 장치.
  7. 제1항에서,
    상기 게이트 전극은 상기 반도체층과 상기 기판에 수직한 방향으로 중첩하지 않는 확장부를 더 포함하고,
    상기 게이트 전극의 확장부와 상기 드레인 전극이 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  8. 제7항에서,
    상기 게이트 전극의 확장부와 상기 드레인 전극 사이에 층간 절연막이 위치하고,
    상기 층간 절연막은 개구를 포함하며,
    상기 게이트 전극의 확장부와 상기 드레인 전극은 상기 개구에서 서로 연결되는 표시 장치.
  9. 제1항에서,
    상기 반도체층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 트랜지스터를 구성하고,
    상기 트랜지스터의 문턱 전압은 0.55 V 이상인 표시 장치.
  10. 제1항에서,
    제1 방향으로 위치하는 소스선,
    상기 제1 방향과 수직인 제2 방향으로 위치하는 전원선을 더 포함하고,
    상기 소스 전극은 상기 소스선과 연결되어 있고,
    상기 드레인 전극과 상기 전원선은 연결 부재를 통해 연결된 표시 장치.
  11. 제1항에서,
    상기 게이트 전극과 상기 드레인 전극 사이에 층간 절연막이 위치하고,
    상기 층간 절연막은 개구를 포함하며,
    상기 게이트 전극과 상기 드레인 전극은 상기 개구에서 서로 연결되는 표시 장치.
  12. 화상을 표시하는 표시부;
    상기 표시부의 일 측면에 위치하는 정전기 방지부를 포함하고,
    상기 정전기 방지부는 제1 다이오드 및 제2 다이오드를 포함하고,
    상기 제1 다이오드는 제1 전원선에 연결되어 있고,
    상기 제2 다이오드는 제2 전원선에 연결되어 있고,
    각각의 다이오드는
    기판;
    상기 기판에 위치하며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층의 채널 영역과 게이트 절연막을 사이에 두고 중첩하여 위치하는 게이트 전극;
    상기 반도체층의 소스 영역과 연결된 소스 전극;
    상기 반도체층의 드레인 영역과 연결된 드레인 전극을 포함하며,
    상기 게이트 전극의 일 측면이 상기 드레인 전극과 중첩하는 표시 장치.
  13. 제12항에서,
    상기 제2 전원선에 인가되는 전압이 상기 제1 전원선에 인가되는 전압보다 더 높은 표시 장치.
  14. 제13항에서,
    상기 정전기 방지부로 유입되는 정전기가 제1 전원선에 인가된 전압보다 낮은 경우 정전기는 제1 다이오드를 통해 제1 전원선으로 방전되고,
    상기 정전기 방지부로 유입되는 정전기가 제2 전원선에 인가된 전압보다 큰 경우 정전기는 제2 다이오드를 통해 제2 전원선으로 방전되는 표시 장치.
  15. 제12항에서,
    상기 게이트 전극의 상면이 상기 드레인 전극과 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  16. 제12항에서,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 티타늄을 포함하는 표시 장치.
  17. 제12항에서,
    상기 게이트 전극은 상기 반도체층과 상기 기판에 수직한 방향으로 중첩하지 않는 확장부를 더 포함하고,
    상기 게이트 전극의 확장부와 상기 드레인 전극이 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  18. 제17항에서,
    상기 게이트 전극의 확장부와 상기 드레인 전극 사이에 층간 절연막이 위치하고,
    상기 층간 절연막은 개구를 포함하며,
    상기 게이트 전극의 확장부와 상기 드레인 전극은 상기 개구에서 서로 연결되는 표시 장치.
  19. 제12항에서,
    상기 다이오드 중 하나 이상의 다이오드의 문턱 전압은 0.55 V 이상인 표시 장치.
  20. 제12항에서,
    상기 게이트 전극과 상기 드레인 전극 사이에 층간 절연막이 위치하고,
    상기 층간 절연막은 개구를 포함하며,
    상기 게이트 전극과 상기 드레인 전극은 상기 개구에서 서로 연결되는 표시 장치.
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