JP2017103408A - 表示装置 - Google Patents

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Abstract

【課題】静電気保護回路の感度を維持したまま、静電気保護回路のサイズを小さくする。【解決手段】静電気保護回路は、第１のダイオードと第２のダイオードが直列に接続した構成であり、ダイオードが有する半導体層１０３１は、ゲート電極１０５１と、導電性の遮光膜３０１で挟まれた構造をしている。遮光膜３０１は、半導体層１０３１よりも広い面積を有して重畳して形成される。これによって、半導体層１０３１を上側から覆うゲートと下側から覆うバックゲートを有することになり、静電気保護回路のサイズを小さくしても感度を維持することが出来る。【選択図】図７

Description

本発明は表示装置に係り、特に静電気保護回路を狭い領域に形成することが出来る表示領域に関する。
表示装置の一種である液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
液晶表示装置は画素毎にＴＦＴが形成され、また、多くのＴＦＴを有する走査線駆動回路等が表示領域外に形成されている。外部から静電気が侵入すると、この静電気によってＴＦＴが破壊され、液晶表示装置が不良になる。これを防止るために、静電気保護回路を配置する。静電気保護回路はＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）と呼ばれることもある。特許文献１には、表示装置におけるＥＳＤ回路として、抵抗とダイオードを用いた構成が記載されている。
ＷＯ２０１０／１４７０３２ 特開２００９−３７１２４
中小型液晶表示装置では、外形のサイズを小さく保ったまま表示領域のサイズを大きくしたいという要求が強い。そうすると、表示領域の外側である額縁領域が狭くなる。一方、液晶表示装置に使用されるＴＦＴを保護するための静電気保護回路は必須である。静電気保護回路の感度を高く保つためには、静電気保護回路に使用されるＴＦＴはある程度の大きさが必要となる。
一方、静電気保護回路は額縁領域に形成されるために、額縁領域を小さくしようとすると、静電気保護回路に使用される面積を小さくする必要がある。しかし、静電気保護回路の占める面積を小さくすると一般には静電気保護回路の感度が低下する。
本発明の課題は、静電気保護回路の感度を高く保ちつつ、静電気保護回路の占める面積を小さくして、表示装置の額縁領域を小さくすることが出来る構成を実現することである。なお、このような課題は、液晶表示装置のみでなく、多くのＴＦＴを使用する有機ＥＬ表示装置についても同様に存在する。
本発明は上記課題を克服するものであり、代表的な手段は次のとおりである。すなわち、静電気保護回路を有する表示装置であって、前記静電気保護回路は、第１の電源電圧が印加される第１の接続配線と、第２の電源電圧が印加される第２の接続配線間に第１のダイオードと第２のダイオードが直列に接続した構成であり、前記第１及び第２のダイオード間には、当該第１及び第２のダイオードを接続する第３の接続配線が形成され、当該第３の接続配線は、第１の端子および第２の端子を備え、前記第１のダイオードは、第１の半導体層と、第１のゲート電極と、導電性の第１の遮光膜を有し、前記第１のゲート電極は前記第３の接続配線に接続され、前記第１の遮光膜は、平面視で見て、前記第３の接続配線に重畳する位置まで延在して形成され、且つ前記半導体層よりも広い面積を有するように前記半導体層と重畳して形成され前記第２のダイオードは、第２の半導体層と、第２のゲート電極と、導電性の第２の遮光膜を有し、前記第２のゲート電極は前記第２の接続配線に接続され、前記第２の遮光膜は、平面視で見て、前記第２の接続配線に重畳する位置まで延在して形成され、且つ前記半導体層よりも広い面積を有するように前記半導体層と重畳して形成されることを特徴とする表示装置、である。
本発明が適用される液晶表示装置の平面図である。 液晶表示装置の表示領域における画素構成を示す平面図である。 図２のＡ−Ａ断面に対応する画素部の断面図である。 静電気保護回路の例である。 図４のダイオードの構成例である。 図５の回路に対応するレイアウトの例を示す平面図である。 図６のＢ−Ｂ断面図である。 図６のＣ−Ｃ断面図である。
以下に実施例によって本発明を詳細に説明する。なお、以下の実施例では、液晶表示装置を例にとって説明するが、有機ＥＬ表示装置についても本発明を適用することが出来る。
図１は、本発明が適用される液晶表示装置に使用される液晶表示パネルの平面図である。図１の表示領域において、走査線１０が横方向に延在して縦方向に配列し、映像信号線２０が縦方向に延在して横方向に配列している。走査線１０と映像信号線２０に囲まれた領域が画素２５となっている。図１において、走査線１０、映像信号線２０はＴＦＴ基板に形成されている。ＴＦＴ基板１００に対向基板２００が対向して配置され、ＴＦＴ基板１００と対向基板２００は周辺において、シール材７０によって接着し、内部に液晶が封止されている。ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が１枚になっている部分には、端子部８０が形成され、液晶表示パネルに電源、映像信号等を供給するための配線が形成され、駆動ＩＣ６０が配置されている。また、端子部８０の端部には、外部から電源、信号等を供給するためのフレキシブル配線基板が接続される。
図１において、表示領域９０の外側が額縁領域となっている。ＴＦＴ基板１００の額縁領域には、静電気保護回路５０、走査線駆動回路４０等が形成されている。図１では、図をわかりやすくするために、静電気保護回路５０、走査線駆動回路４０等は、シール材７０よりも表示領域９０側に配置しているが、実際の製品では、これらの回路はシール材７０に重ねて形成される場合が多い。端子部８０から表示領域９０までの間には多くの配線が形成されるが、これらの配線は、図１からは省略されている。
図１において、表示領域９０の両長辺の外側には走査線駆動回路４０が形成されている。端子部８０側の辺には静電気保護回路５０が配置している。静電気保護回路５０は端子部８０側の辺に集中して形成される場合が多いが、他の辺にも形成される場合がある。本発明は、表示領域９０の他の辺の外側に静電気保護回路５０が形成される場合にも適用することが出来る。
液晶表示装置は視野角が問題であるが、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式は優れた視野角特性を有している。以下の説明では、ＩＰＳ方式の液晶表示装置を例にとって説明するが、本発明は、他の方式、例えばＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）等の他の方式の液晶表示装置に対しても適用することが出来る。
図２はＩＰＳ方式の液晶表示装置の画素の例を示す平面図である。ＩＰＳ方式にも種々の構成があるが、図２はＩＰＳ方式で、いわゆるＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｃｈｉｎｇ）方式の画素構成の平面図である。図２において、走査線１０が横方向に延在し、縦方向に配列しており、映像信号線２０が縦方向に延在し、横方向に配列している。走査線１０と映像信号線２０で囲まれた領域に画素電極１１２が形成されている。
図２において、スルーホール１４０から半導体層１０３がコの字型に延在して走査線１０の下を２回通過するような構成となっている。半導体層１０３が走査線１０を通過する部分がＴＦＴとなっている。すなわち、この部分では走査線１０がゲート電極となっている。半導体層１０３はスルーホール１２０においてコンタクト電極１０７と接続し、コンタクト電極１０７はスルーホール１３０において画素電極１１２と接続している。画素電極１１２は内部にスリット１１２１を有する櫛歯状の電極となっている。
半導体層１０３がゲート電極１０を通過する部分がＴＦＴのチャンネル部になっているが、この部分にバックライトからの光が当たると光電流が発生し、映像信号を保持できなくなる。そこで、この部分に遮光膜３０を形成し、半導体層１０３のチャンネル部にバックライトからの光が届かないようにしている。
図３は、図２のＡ−Ａ断面図である。図３におけるＴＦＴは、いわゆるトップゲートタイプのＴＦＴであり、使用される半導体としては、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｉ−Ｓｉ）が使用されている。図３において、まず、後から形成されるＴＦＴのチャンネル部に対応する部分に金属、例えば、Ｍｏ等により遮光膜３０が形成される。この金属は遮光できればよいので、厚さは５０ｎｍ程度である。なお、遮光膜３０は金属の他、ＭｏＷ等の合金でもよいし、積層膜でもよい。また、ゲート電極あるいは走査線、または、映像信号線と同じ積層構成であってもよい。ただし、遮光膜３０全体としては導電体である必要がある。
その後遮光膜３０およびガラス基板１００の上にＳｉＮからなる第１下地膜１０１およびＳｉＯ２からなる第２下地膜１０２がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。第１下地膜１０１および第２下地膜１０２の役割はガラス基板１００からの不純物が半導体層１０３を汚染することを防止することである。第１下地膜１０１の厚さは例えば２０ｎｍ、第２下地膜１０２の厚さは２００ｎｍである。
第２下地膜１０２の上にはＴＦＴを構成するための半導体層１０３が形成される。この半導体層１０３は第２下地膜１０２の上にＣＶＤによってａ−Ｓｉ膜を形成し、これをレーザアニールすることによってｐｏｌｙ−Ｓｉ膜に変換したものである。このｐｏｌｙ−Ｓｉ膜をフォトリソグラフィによってパターニングする。
半導体膜１０３の上にはゲート絶縁膜１０４が形成される。このゲート絶縁膜１０４はＴＥＯＳ（テトラエトキシシラン）によるＳｉＯ２膜である。この膜もＣＶＤによって形成される。その上にゲート電極１０５が形成される。ゲート電極１０５は図２に示す走査線１０が兼ねている。半導体層１０３は２回走査線１０の下を通過するので、図３において、ゲート電極１０５は２個配置している。ゲート電極１０５は例えば、ＭｏＷ膜によって形成される。
ゲート電極１０５はフォトリソグラフィによってパターニングされるが、このパターニングの際に、イオンインプランテーションによって、リンあるいはボロン等の不純物をｐｏｌｙ−Ｓｉ層にドープしてｐｏｌｙ−Ｓｉ層にソースＳあるいはドレインＤを形成する。また、ゲート電極１０５のパターニングの際のフォトレジストを利用して、ｐｏｌｙ−Ｓｉ層のチャネル層と、ソースあるいはドレインとの間にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を形成する。局部的に電界強度が大きくなることを防止するためである。このようなＬＤＤを形成することは、後で述べる静電気保護回路におけるＴＦＴにおいても同様である。
その後、ゲート電極１０５を覆って層間絶縁膜１０６をＳｉＯ２によって形成する。層間絶縁膜１０６はゲート電極１０５とコンタクト電極１０７を絶縁するためである。層間絶縁膜１０６およびゲート絶縁膜１０４には、半導体層１０３をコンタクト電極１０７と接続するためのスルーホール１２０が形成される。層間絶縁膜１０６とゲート絶縁膜１０４にスルーホール１２０を形成するためのフォトリソグラフィは同時に行われる。
層間絶縁膜１０６の上には映像信号線２０が形成されている。映像信号線２０は、スルーホール１４０において、半導体層１０３と接続している。つまり、スルーホール１４０とスルーホール１２０の間に２個のＴＦＴが形成されていることになる。層間絶縁膜１０６の上にコンタクト電極１０７が映像信号線２０と同層で形成されている。コンタクト電極１０７は、スルーホール１３０を介して画素電極１１２と接続する。映像信号線およびコンタクト電極は例えばＭｏＷによって形成される。映像信号線の抵抗を低くしたい場合は、Ａｌ合金をＭｏＷ等でサンドイッチした積層膜が使用される。
映像信号線２０およびコンタクト電極１０７を覆って無機パッシベーション膜１０８がＳｉＮ等で形成され、ＴＦＴ全体を保護する。無機パッシベーション膜１０８は第１下地膜１０１等と同様にＣＶＤによって形成される。なお、無機パッシベーション膜は製品によっては省略されることもある。無機パッシベーション膜１０８を覆って有機パッシベーション膜１０９が形成される。有機パッシベーション膜１０９は感光性のアクリル樹脂で形成される。有機パッシベーション膜１０９は、アクリル樹脂の他、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂等でも形成することが出来る。有機パッシベーション膜１０９は平坦化膜としての役割を持っているので、厚く形成される。有機パッシベーション膜１０９の膜厚は１〜４μｍであるが、多くの場合は２μｍ程度である。
画素電極１１０とコンタクト電極１０７との導通を取るために、無機パッシベーション膜１０８および有機パッシベーション膜１０９にスルーホール１３０が形成される。有機パッシベーション膜１０９は感光性の樹脂を使用している。感光性の樹脂を塗付後、この樹脂を露光すると、光が当たった部分のみが特定の現像液に溶解する。すなわち、感光性樹脂を用いることによって、フォトレジストの形成を省略することが出来る。有機パッシベーション膜１０９にスルーホール１３０を形成したあと、２３０℃程度で有機パッシベーション膜を焼成することによって有機パッシベーション膜１０９が完成する。
その後コモン電極１１０となるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタリングによって形成し、スルーホール１３０およびその周辺からＩＴＯを除去するようにパターニングする。コモン電極１１０は各画素共通に平面状に形成することが出来る。その後、容量絶縁膜１１１となるＳｉＮをＣＶＤによって全面に形成する。その後、スルーホール１３０内において、コンタクト電極１０７と画素電極１１２の導通をとるためのスルーホールを容量間絶縁膜１１１および無機パッシベーション膜１０８に形成する。なお、容量絶縁膜１１１は、コモン電極１１０と画素電極１１２との間に保持容量を形成するためにも使用されるので、このように呼ばれる。
その後、ＩＴＯをスパッタリングによって形成し、パターニングして画素電極１１２を形成する。画素電極１１２の平面形状は図２に示すとおりである。画素電極１１２の上に配向膜材料をフレキソ印刷あるいはインクジェット等によって塗布し、焼成して配向膜１１３を形成する。配向膜１１３の配向処理にはラビング法のほか偏光紫外線による光配向が用いられる。
画素電極１１２とコモン電極１１０の間に電圧が印加されると図１に示すような電気力線が発生する。この電界によって液晶分子３０１を回転させ、液晶層３００を通過する光の量を画素毎に制御することによって画像を形成する。
図３において、液晶層３００を挟んで対向基板２００が配置されている。対向基板２００の内側には、カラーフィルタ２０１が形成されている。カラーフィルタ２０１は画素毎に、赤、緑、青のカラーフィルタが形成されており、これによってカラー画像が形成される。カラーフィルタ２０１とカラーフィルタ２０１の間にはブラックマトリクス２０２が形成され、画像のコントラストを向上させている。なお、ブラックマトリクス２０２はＴＦＴへの外光に対する遮光膜としての役割も有し、ＴＦＴに光電流が流れることを防止している。
カラーフィルタ２０１およびブラックマトリクス２０２を覆ってオーバーコート膜２０３が形成されている。カラーフィルタ２０１およびブラックマトリクス２０２の表面は凹凸となっているために、オーバーコート膜２０３によって表面を平らにしている。オーバーコート膜２０３の上には、液晶の初期配向を決めるための配向膜１１３が形成される。配向膜１１３の配向処理はＴＦＴ基板１００側の配向膜１１３と同様、ラビング法あるいは光配向法が用いられる。
表示領域内に形成されたＴＦＴに外部から静電気による高い電圧のノイズが侵入すると、ＴＦＴが破壊される。そうするとこの画素は欠陥となり、ひいては液晶表示パネルが不良となる。走査線駆動回路に形成されたＴＦＴについても同様である。外部からの静電気から、表示領域９０内、あるいは、走査線駆動回路４０に形成されたＴＦＴを保護するために、図１における静電気保護回路５０が形成される。
図４は、静電気保護回路の基本回路である。静電気保護回路は、第１ダイオード５１および第２ダイオード５２の２個のダイオードで形成される。図４に示す静電気保護回路は、端子部８０に存在する全ての端子に形成される。静電気保護回路は、入力端子である端子ＩＮ、出力端子である端子ＯＵＴ、直流電源（高電位側）に接続される端子ＶＤＤ、直流電源（低電位側）に接続される端子ＶＳＳを備える。
具体的には、入力端子である端子ＩＮは、静電気の侵入経路である端子部８０の外部入力端子側に接続される。出力端子である端子ＯＵＴは、表示領域に向かって延設される映像信号線や、走査線駆動回路側に接続される。端子ＶＤＤは、表示領域の外側に２電源で動作するシフトレジスタによる走査線駆動回路が形成されている場合、シフトレジスタの高電圧側に、また、端子ＶＳＳはシフトレジスタの低電圧側に接続される。
なお、端子ＶＤＤには、交流信号を入力できないため、映像信号線は接続すべきではない。また、端子ＶＳＳは、アース電位としてしまうと、映像信号の負極側が出力されなくなるため、アース電位となる個所へは接続すべきではない。
図４において、通常はダイオードには逆バイアスがかかっているので、ダイオードは動作しない。したがって、通常動作に対しては、ダイオードは影響を及ぼさない。図４において、端子ＩＮに静電気によるプラスの大きなサージ電流が侵入すると、第１ダイオード５１が動作して、静電気による電荷は端子ＶＤＤ側に放出される。一方、端子ＩＮに静電気によるマイナスの大きなサージ電流が侵入すると、第２ダイオード５２が動作して、静電気による電荷は端子ＶＳＳ側に放出される。したがって、静電気によるサージ電流が表示領域内あるいは走査線駆動回路内に侵入することを防止することが出来る。
図５は、液晶表示パネルに使用される保護ダイオードの例である。液晶表示パネルにおいては、保護ダイオードは、ＴＦＴのゲート電極を半導体層を介してドレイン電極あるいはソース電極に接続することによって形成される。保護ダイオードは、サージ電流の侵入によって動作した場合は、大きな電流を流す必要がある。したがって、保護ダイオードを構成するＴＦＴのチャネル幅は、表示領域内の画素あるいは走査線駆動回路に形成されるＴＦＴのチャネル幅よりもはるかに大きくする必要がある。すなわち、保護ダイオードの配置には広い面積を必要とする。
図６は本発明における静電気保護回路のレイアウトの例である。図６において、配線ＩＮは図５における端子ＩＮに対応し、配線ＯＵＴは図５における端子ＯＵＴに対応している。図６における右側のダイオードが図５におけるダイオード５１に対応し、左側のダイオードが図５における第１ダイオード５２に対応している。第１ダイオード５１と、第２ダイオード５２は共通ＳＤ（ソースドレイン）配線５０３を挟んで併設されている。図６の下側において、共通ＳＤ配線５０３は配線ＩＮとスルーホール１７０を介して接続され、上側において、スルーホール１８０を介して配線ＯＵＴと接続している。
右側の第１ダイオード５１では、ＴＦＴのゲート電極１０５１がゲート電極用スルーホール１６０を介して共通ＳＤ配線５０３に接続している。左側のダイオード５２では、ＴＦＴのゲート電極１０５２がゲート電極用スルーホール１６０を介してＶＳＳ側のＳＤ配線５０２に接続している。
まず、図６の右側の第１ダイオード５１の構成について説明する。図６の右側の第１ダイオード５１において、ＶＤＤ側のＳＤ配線５０１と半導体層３０とは多くのスルーホール１５０によって接続している。大きなサージ電流を流すことを可能にするためである。共通ＳＤ配線５０３と半導体層３０の接続も同様である。右側の第１ダイオード５１において、配線ＩＮ側の共通ＳＤ配線５０３とＶＤＤ側のＳＤ配線５０１の間にゲート電極１０５１が二股で配置されており、２個のゲート電極を有するダブルゲート構造となっている。リーク電流を小さくするためである。ゲート電極１０５１はスルーホール１６０を介して配線ＯＵＴ側において共通ＳＤ配線５０３に接続している。図６の左側の第２ダイオード５２は、ゲート電極１０５２がスルーホール１６０を介してＶＳＳ側のＳＤ配線５０２と接続している点を除いて、右側の第１ダイオード５１と同様な構造となっている。
静電気保護回路の役割は、図６において、配線ＩＮ側に侵入してきた静電気による電荷が、配線ＯＵＴ側に流れる前に、第１ダイオード５１あるいはダイオード５２によってＶＤＤ側あるいはＶＳＳ側に放電させることである。大電流を流すためには、第１ダイオード５１および、第２ダイオード５２のチャネル幅を大きくする必要がある。つまり、図６に示すダイオードの縦寸法ＤＬを大きくする必要がある。従来は、この寸法ＤＬは、例えば１３５０μｍ程度必要であった。
静電気保護回路は、表示領域の外側、すなわち、額縁領域に形成されるが、近年、額縁の幅を小さくすることが求められており、これにしたがって、静電気保護回路の寸法も小さくすることが求められている。しかし、図６に示す寸法ＤＬを小さくすると静電気保護回路の感度が低下して、十分な保護機能を果たせなくなる。
本発明は、ＳＤ配線側の半導体層の下側にまで導電体からなる遮光膜を延在させて配置し、ＳＤ配線に侵入した電圧を容量カップリングによって遮光膜にも誘起させることで、遮光膜をゲート電極として使用する。すなわち、遮光膜をバックゲートとして使用する。これによってチャネル部は上側および下側から電荷が誘起されるので、大きな電流を流すことが出来る。したがって、ダイオードの寸法ＤＬが小さくなっても、静電気保護回路の感度の低下を防止することが出来る。本発明によれば、寸法ＤＬを従来の半分程度にしても、静電気保護回路として、十分な機能を得ることが出来る。
図６の右側の第１ダイオード５１において、遮光膜３０１はゲート電極１０５１および共通ＳＤ配線５０３の下側に平面状に連続して形成されている。遮光膜３０１はゲート電極１０５１と同じ材料からなる導電性の部材である。半導体層１０３におけるチャネル部をバックライトの光から遮光する目的であれば、遮光膜３０はゲート電極１０５１の下のみに配置すればよい。しかし、本発明では、遮光膜３０１を共通ＳＤ配線５０３の下方にまで延在させることによって、遮光膜３０１と半導体層３０１との間で大きな容量カップリングさせている。これによって、共通ＳＤ配線５０３の電位を遮光膜３０１にも誘起させ、遮光膜３０１をバックゲートとして使用することが出来る。図６の右側の第１ダイオード５１において、特徴的な点は、遮光膜３０１をゲート電極１０５１が接続している側の共通ＳＤ配線５０３側に延在させていることである。
図７は、図６における右側の第１ダイオード５１におけるＢ−Ｂ断面に対応する図である。図７では、説明に必要な層のみ記載している。すなわち、共通ＳＤ配線５０３より上側の層は省略されている。図７において、ガラスで形成されたＴＦＴ基板１００の上に、先ず、遮光膜３０１が形成され、その上に第１下地膜１０１および第２下地膜１０２が形成されている。第２下地膜１０２の上に半導体層１０３が形成されている。半導体層１０３１はゲート絶縁膜１０４および層間絶縁膜１０６に形成されたスルーホール１５０によって共通ＳＤ配線５０３およびＶＤＤ側のＳＤ配線５０１と接続している。
半導体層１０３１の上にはゲート絶縁膜１０４を介してゲート電極１０５１が配置している。ゲート電極１０５１の下側がＴＦＴのチャネルとなっている。
表示領域においては、図３に示すように、遮光膜３０１は半導体層１０３１のチャネル部分のみと重複している。遮光膜３０１と他の配線との間に浮遊容量が形成されることを防止するためである。しかし、本発明の静電気保護回路では、図７に示すように、遮光膜３０１は、ゲート電極１０５１の下側のみでなく、共通ＳＤ配線５０３の下側まで延在している。このため、遮光膜３０１は、平面視で見て、共通ＳＤ配線５０３側において、半導体層１０３１よりも広い面積を有し、遮光膜３０１と半導体層１０３１とは、広い重畳領域を有する。この重畳領域は、平行平板容量となる。遮光膜３０１は電気的にフローティングであるが、半導体層１０３１はスルーホール１５０からの電位が印加されているため、この重畳領域の容量が充電されれば遮光膜３０１も同電位へ近付く。この容量カップリングにより、遮光膜３０１は、バックゲートとして機能する。
これによって、半導体層１０３１は、ＯＮ状態においては、ゲート電極１０５１および遮光膜３０１の影響を受けることになり、大きなＯＮ電流を流すことが出来る。すなわち、静電気保護回路の感度を向上させることが出来る。図７において、特徴的な点は、遮光膜３０は、図６に示すように、ゲート電極１０５１が接続している側の共通ＳＤ配線５０３側にまで延在していることである。これによって、ダイオードのスレッショルド電圧は変化させず、ＯＮ電流を大きくすることが出来る。
尚、形成プロセスが複雑にはなってしまうが、遮光膜３０１は、半導体層１０３１と電気的に導通するように形成されていても良い。端子ＩＮに急峻なパルスが入っても、半導体層１０３１と導電膜３０１間の充電に時間がかからないため、容量カップリング方式で対応しきれない場合も対応可能となる。
図６の左側の第２ダイオード５２も同様な構成、作用を有している。ただし、左側の第２ダイオード５２では遮光膜３０１をＶＳＳ側のＳＤ配線５０２の下側に延在させている。
図８は、図６の左側の第２ダイオード５２におけるＣ−Ｃ断面図である。図８の構成は、半導体層１０３１が端子ＩＮ側の共通ＳＤ配線５０３およびＶＳＳ側のＳＤ配線５０２と接続している他は、図７の構成と同じである。そして、図８の構成では、遮光膜３０１はＶＳＳ側のＳＤ配線５０２の下側に延在している。しかし、遮光膜を、ゲート電極が接続しているＳＤ配線の下側に延在させているという点では、第１ダイオード５１の場合と同様である。
図６〜８で示した遮光膜３０１は、図３に示した表示領域内の画素構造における遮光膜３０と同じ層に同じ材料で形成されている。このため、静電保護回路に遮光膜３０１を形成した場合であっても、図３に示した表示領域内の画素構造における遮光膜３０と同時に形成することができる。
また、図６における各ＴＦＴのレイアウトは、直線状である。実際の回路では、図６における寸法ＤＬを小さくするために、各ＴＦＴを折り曲げて、あるいは、各ＴＦＴを複数に分割し、並列させて形成される場合もある。しかし、このような場合も、ＴＦＴ全体として占める面積は変わらない。したがって、このような各ＴＦＴを折り曲げて、あるいは複数に分割し、並列に形成する場合にも、本発明を適用することによって静電気保護回路全体が占める面積を小さくすることが出来る。
以上では、液晶表示装置を例にとって説明したが、本発明の静電気保護回路は有機ＥＬ表示領域でも適用することが出来る。
１０…走査線、 ２０…映像信号線、 ２５…画素、 ３０、３０１…遮光膜、 ４０…走査線駆動回路、 ５０…静電気保護回路、 ５１…第１ダイオード、 ５２…第２ダイオード、 ６０…駆動ＩＣ、 ７０…シール材、 ８０…端子部、 ９０…表示領域、 １００…ＴＦＴ基板、 １０１…第１下地膜、 １０２…第２下地膜、 １０３、１０３１…半導体層、 １０４…ゲート絶縁膜、 １０５…ゲート電極、 １０６…層間絶縁膜、 １０７…コンタクト電極、 １０８…無機パッシベーション膜、 １０９…有機パッシベーション膜、 １１０…コモン電極、 １１１…容量絶縁膜、 １１２…画素電極、 １１３…配向膜、 １２０…第１スルーホール、 １３０…第２スルーホール、 １４０…第３スルーホール、 １５０…ＳＤ配線用スルーホール、 １６０…ゲート電極用スルーホール、 １７０…ＩＮ側スルーホール、 １８０…ＯＵＴ側スルーホール、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ５０１…ＶＤＤ側ＳＤ配線、 ５０２…ＶＳＳ側ＳＤ配線、 ５０３…共通ＳＤ配線、 １０５１…第１保護ダイオード用ゲート電極、 １０５２…第１保護ダイオード用ゲート電極

Claims (11)

  1. 静電気保護回路を有する表示装置であって、
    前記静電気保護回路は、第１の電源電圧が印加される第１の接続配線と、第２の電源電圧が印加される第２の接続配線間に第１のダイオードと第２のダイオードが直列に接続した構成であり、前記第１及び第２のダイオード間には、当該第１及び第２のダイオードを接続する第３の接続配線が形成され、当該第３の接続配線は、第１の端子および第２の端子を備え、
    前記第１のダイオードは、第１の半導体層と、第１のゲート電極と、導電性の第１の遮光膜を有し、前記第１のゲート電極は前記第３の接続配線に接続され、前記第１の遮光膜は、平面視で見て、前記第３の接続配線に重畳する位置まで延在して形成され、且つ前記半導体層よりも広い面積を有するように前記半導体層と重畳して形成され
    前記第２のダイオードは、第２の半導体層と、第２のゲート電極と、導電性の第２の遮光膜を有し、前記第２のゲート電極は前記第２の接続配線に接続され、前記第２の遮光膜は、平面視で見て、前記第２の接続配線に重畳する位置まで延在して形成され、且つ前記半導体層よりも広い面積を有するように前記半導体層と重畳して形成される
    ことを特徴とする表示装置。
  2. 前記第１及び第２の電源電圧は、当該表示領域内に形成された直流電源電圧から供給されることを特徴とする請求項１に記載の表示装置。
  3. （旧請求項４）
    前記表示装置は、２電源で動作するシフトレジスタを有する走査線駆動回路を有し、
    前記第１の電源は、前記シフトレジスタ用の高電圧側の電源と共通であり、
    前記第２の電源は、前記シフトレジスタ用の低電圧の電源と共通であることを特徴とする請求項２に記載の表示装置。
  4. 前記第１の端子は、表示装置が外部から得る信号が入力される端子に接続されることを特徴とする請求項１に記載の表示装置。
  5. 前記第２の端子は映像信号線または走査線駆動回路へ接続されることを特徴とする請求項１に記載の表示装置。
  6. 前記半導体層と前記遮光膜の間に第１の絶縁膜と第２の絶縁膜が存在していることを特徴とする請求項１に記載の表示装置。
  7. 前記遮光膜は金属で形成されていることを特徴とする請求項１に記載の表示装置。
  8. 前記遮光膜は前記ゲート電極と同じ材料で形成されていることを特徴とする請求項１に記載の表示装置。
  9. 前記表示装置は、表示領域とその周辺の額縁領域を有し、前記静電気保護回路は前記額縁領域に形成されていることを特徴とする請求項１に記載の液晶表示装置。
  10. 前記表示装置は液晶表示装置であることを特徴とする請求項1乃至９のいずれか１項に記載の表示領域。
  11. 前記表示装置は有機ＥＬ表示装置であることを特徴とする請求項1乃至９のいずれか１項に記載の表示領域。
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