KR102632174B1 - 표시패널 - Google Patents

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Abstract

본 발명은 비표시 영역에 위치하는 정전 트랜지스터의 게이트 라인과 연결된 쇼트바를 단선 리페어용 라인과 겸하여 사용하는 표시패널의 기판 구조에 대한 것이다. 본 발명은 제조 과정에서 발생하는 정전기로부터 표시패널의 구동회로를 보호하고, 데이터 라인의 단선이 검출된 경우, 리페어 라인으로 사용하여 비표시 영역의 면적을 축소한 표시패널을 제공할 수 있다.

Description

표시패널{Display Panel}
본 발명은 데이터 라인의 단선 불량을 수리하는 리페어 라인과 정전기로부터 패널의 구동회로를 보호하는 정전 보호용 트랜지스터의 쇼트바가 하나로 구성된 액정표시패널에 대한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비 전력화 등의 우수한 특성을 가지는 평판 표시 장치(Flat Panel Display)의 필요성이 대두되었다. 이 중, 액정 표시 장치(Liquid Crystal Display)가 해상도, 컬러 표시, 화질 등에서 우수하여 노트북이나 데스크탑 모니터에 활발하게 적용되고 있다.
일반적으로 액정 표시 장치는 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
이러한 액정 표시 장치는 두 기판 사이에 액정이 주입되어 있는 액정 패널과 액정 패널 하부에 배치되고 광원으로 이용되는 백라이트, 그리고 액정 패널 외곽에 위치하며 액정 패널을 구동시키기 위한 구동부로 이루어진다.
여기서, 구동부는 액정 패널의 라인에 신호를 인가하기 위한 구동 회로를 포함하는데 구동 회로를 액정 패널에 실장시키는 방법에 따라, 칩 온 글래스(Chip On 300ass, COG), 테이프 캐리어 패키지(Tape Carrier Package, TCP), 칩 온 필름(Chip On Film, COF) 등으로 나누어진다.
구동 회로와 액정 패널이 같은 기판 상에 실장된 상태에서 액정 표시 장치의 표시패널을 제작하는데 있어서 투명 글래스 위에 증착, 식각 및 액정 공정을 거치는 거의 모든 공정에서 공통적인 문제점은 정전기에 의한 파괴, 즉 ESD(Electro Static Damage)에 의한 소자 파괴, 절연막 파괴 등의 제품의 불량과 이로 인한 수율 감소 등이다. 또한 제품이 완성된 상태에서도 외부에서 발생된 정전기가 구동 회로를 통해 액정 표시 장치의 화소 구동회로를 파괴하는 등 문제가 발생할 수 있다.
이러한 정전기에 대해 보호회로나 다이오드의 삽입 등으로 정전기를 방지 혹은 분산시키는 기술이 적용되고 있다. 그러나, 정전기 보호회로를 기판에 실장함에 따라 기판의 비표시 면적이 증대되는 문제가 발생한다. 또한, 비표시 면적을 증가하지 않기 위해 데이터 라인의 선폭을 축소하는 경우 데이터 라인의 선저항이 증가하여 구동신호의 전달에 문제가 발생하기도 한다.
본 발명은 데이터 라인의 단선을 수리하는데 사용되는 리페어 라인을 겸하는 정전기 보호용 정전 트랜지스터의 쇼트바에 대한 것이다. 본 발명의 실시예를 통해 비표시 영역이 축소된 슬림형 표시패널에 있어서도 정전기 보호 회로와 리페어 라인을 모두 적용할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 표시 영역 및 표시 영역을 사이에 두고 마주하는 제 1 비표시 영역 및 제 2 비표시 영역을 포함하는 기판, 기판 상에 배치되고, 제 1 방향으로 연장된 게이트 라인, 기판 상에 배치되고, 제 1 방향에 교차하는 제 2 방향으로 연장된 데이터 라인, 데이터 라인에 인가되는 구동신호를 생성하는 데이터 구동부, 제 1 비표시 영역에 위치하며 소스 전극 및 드레인 전극 중 어느 한 전극이 데이터 라인과 연결되는 박막 트랜지스터를 포함하는 정전 트랜지스터부, 박막 트랜지스터의 게이트 전극과 연결되는 트랜지스터 쇼트바, 트랜지스터 쇼트바와 평면상에서 중첩하는 제 1 리페어 라인 및 제 1 리페어 라인과 전기적으로 연결되며, 제 2 비표시 영역에서 데이터 라인과 평면상에서 중첩하는 제 2 리페어 라인을 포함한다.
본 발명의 일 실시예에 따른 표시패널의 제 1 리페어 라인은 제 2 리페어 라인과 서로 다른 층상에 위치하고 관통홀을 통해 연결된다.
본 발명의 일 실시예에 따른 표시패널의 제 1 리페어 라인은 데이터 라인과 동일한 재료를 포함한다.
본 발명의 일 실시예에 따른 표시패널의 제 2 리페어 라인은 게이트 라인과 동일한 재료를 포함한다.
본 발명의 일 실시예에 따른 표시패널의 박막 트랜지스터의 소스 전극 및 드레인 전극 중 데이터 라인과 연결되지 않은 다른 한 전극은 플로팅된다.
본 발명의 일 실시예에 따른 표시패널은 트랜지스터 쇼트바와 공통 전극 사이에 연결되는 정전 다이오드를 포함한다.
본 발명의 일 실시예에 따른 표시패널의 트랜지스터 쇼트바는 박막 트랜지스터와 정전 다이오드 사이에 위치하고, 정전 다이오드와 연결된 배선보다 폭이 좁은 협폭부를 포함한다.
본 발명의 일 실시예에 따른 트랜지스터 쇼트바의 협폭부는 다른 금속층과 평면상에서 중첩하지 않는다.
본 발명의 일 실시예에 따른 표시패널의 정전 트랜지스터부는 병렬로 연결된 복수의 박막 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 표시패널의 데이터 라인과 연결된 박막트랜지스터의 전극은 트랜지스터 쇼트바와 전기적으로 연결되고, 트랜지스터 쇼트바는 제 1 리페어 라인과 중첩한 영역에서 전기적으로 연결되고, 제 2 리페어 라인은 데이터 라인과 중첩한 영역에서 전기적으로 연결된다.
본 발명의 일 실시예에 따른 표시패널은 표시 영역 및 표시 영역을 사이에 두고 마주하는 제 1 비표시 영역 및 제 2 비표시 영역을 포함하는 기판, 기판 상에 배치되고, 제 1 방향으로 연장된 게이트 라인, 기판 상에 배치되고, 제 1 방향에 교차하는 제 2 방향으로 연장된 데이터 라인, 데이터 라인에 인가되는 구동신호를 생성하는 데이터 구동부, 제 1 비표시 영역에 위치하며 소스 전극 및 드레인 전극 중 어느 한 전극이 데이터 라인과 연결되는 박막 트랜지스터를 포함하는 정전 트랜지스터부, 박막 트랜지스터의 게이트 전극과 연결된 트랜지스터 쇼트바, 트랜지스터 쇼트바와 평면적으로 중첩하는 제 1 리페어 라인, 제 1 리페어 라인과 연결되어 제 1 리페어 라인의 구동신호를 증폭하는 신호 증폭기 및 신호 증폭기의 출력단과 연결되고, 제 2 비표시 영역에서 데이터 라인과 평면상에서 중첩하는 제 2 리페어 라인을 포함한다.
본 발명의 일 실시예에 따른 표시패널의 데이터 구동부는 신호 증폭기를 포함한다.
본 발명의 실시예에 따른 정전 트랜지스터 쇼트바는 제조 과정에서 발생할 수 있는 정전기에 의한 표시패널의 구동회로 파손을 방지하며, 데이터 라인에서 단선이 발생한 경우, 리페어 라인으로도 사용될 수 있어 비표시 영역이 촉소된 표시패널을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 표시패널의 평면도이다.
도 2는 도 1의 리페어 단자부를 나타낸 평면도이다.
도 3은 도 1의 A 영역의 평면도이다.
도 4는 정전 다이오드의 구성 회로도이다.
도 5는 도 3에 표시된 정전 트랜지스터의 평면도이다.
도 6은 데이터 라인의 단선 상태를 나타낸 모식도이다.
도 7은 데이터 라인의 리페어 상태를 나타낸 모식도이다.
도 8a는 표시패널의 제 1 비표시 영역의 평면도이다.
도 8b는 도 8a의 I-I’을 따라 자른 단면도이다.
도 8c는 표시패널의 제 2 비표시 영역의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 “위에” 있다고 할 때, 이는 다른 부분 “바로 위에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에” 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “아래에” 있다고 할 때, 이는 다른 부분 “바로 아래에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 아래에” 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 “아래(below)”, “아래(beneath)”, “하부(lower)”, “위(above)”, “상부(upper)” 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 “아래(below)”또는 “아래(beneath)”로 기술된 소자는 다른 소자의 “위(above)”에 놓여질 수 있다. 따라서, 예시적인 용어인 “아래”는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 표시패널의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시패널(1)은 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1~DLm) 및 복수의 리페어 라인들(RP1,RP2)을 포함한다. 표시패널(1)의 평면상의 영역은 표시 영역(DA) 및 표시 영역(DA)의 주변에 형성된 복수의 비표시 영역(NDA1,NDA2,NDA3,NDA4)을 포함할 수 있다. 표시패널(1)의 표시 영역(DA)에서 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차한다. m 및 n은 0보다 큰 정수이다.
도 2를 참조하면, 표시 영역(DA)에서 표시패널(1)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)이 교차하는 영역에 배치된 복수의 화소(PX)들을 포함한다. 화소(PX)들은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다.
게이트 라인들(GL1-GLn)은 대략 행 방향으로 연장되어 있으며, 각 화소(PX)에 연결되어 있는 박막 트랜지스터 같은 스위칭 소자를 턴-온 시킬 수 있는 게이트 온 전압과 턴-오프 시킬 수 있는 게이트 오프 전압의 조합으로 이루어진 게이트 신호를 전달할 수 있다.
데이터 라인(DL1-DLm)은 대략 열 방향으로 연장되어 있으며, 각 화소(PX)에 연결되어 있는 스위치 소자의 턴-온 시 계조에 대응하는 데이터 전압을 전달할 수 있다.
화소(PX)는 영상을 표시하는 단위로서, 하나의 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나, 복수 개의 화소(PX)가 시간에 따라 번갈아 기본색을 표시함으로써, 이들 기본색의 공간적 또는 시간적 합으로 원하는 색상을 표시할 수 있다.
비표시 영역(NDA1,NDA2,NDA3,NDA4)은 표시 영역(DA)의 하측에 인접한 영역으로 정의되는 제1 비표시 영역(NDA1), 표시 영역(DA)의 상측에 인접한 영역으로 정의되는 제2 비표시 영역(NDA2), 표시 영역(DA)의 우측에 인접한 영역으로 정의되는 제3 비표시 영역(NDA3), 및 표시 영역(DA)의 좌측에 인접한 영역으로 정의되는 제4 비표시 영역(NDA4)을 포함한다.
제 1 비표시 영역(NDA1)에는 데이터 구동부(DIC1~DICk)가 위치할 수 있다. 데이터 구동부(DIC1~DICk)는 외부로부터 입력된 영상 데이터(미도시)를 수신하고, 계조 전압 생성부(미도시)에서 생성된 계조 전압을 이용하여 영상 데이터를 데이터 구동신호로 변환하고 이를 데이터 라인들(DL1~DLm)에 인가한다. 데이터 구동신호는 양의 극성의 데이터 전압과 음의 극성의 데이터 전압을 포함할 수 있고, 양의 극성의 데이터 전압과 음의 극성의 데이터 전압은 프레임, 그리고 행 및/또는 열을 기준으로 교대로 인가될 수도 있다.
또한, 제 1 비표시 영역(NDA1)에는 정전 트랜지스터(도 3 참조, T31, T32)가 위치할 수 있다. 도 3 및 도 5를 참조하면, 정전 트랜지스터(T31, T32)는 제 1 데이터 라인(DL1)과 소스 전극(드레인 전극)이 서로 연결된다. 도 3의 설명에서는 편의상 데이터 라인들(DL1~DLm)과 연결된 정전 트랜지스터(T31, T32)의 전극을 소스 전극(S)으로 지칭한다. 제 1 데이터 라인(DL1)뿐 아니라 다른 데이터 라인(DL2~DLm)들에도 동일하게 정전 트랜지스터(T31, T32)가 연결될 수 있다.
정전 트랜지스터(T31, T32)의 드레인 전극(D)은 외부와 전기적으로 연결되지 않고 플로팅된다. 정전 트랜지스터(T31, T32)의 게이트 전극(G)은 트랜지스터 쇼트바(50)와 연결된다. 트랜지스터 쇼트바(50)는 데이터 라인들(DL1 ~ DLm)과 연결된 복수의 정전 트랜지스터들(T31, T32)의 게이트 전극을 단락(short)하며, 데이터 라인들(DL1~DLm)과 절연되어 교차하도록 연장된다. 정전 트랜지스터(T31, T32)는 틱스(Ticks) 트랜지스터로 불리기도 하며, 데이터 라인들(DL1 ~ DLm)에 흐르는 고압의 정전기를 트랜지스터 쇼트바(50)로 흐르도록 하는 역할을 한다.
트랜지스터 쇼트바(50)의 일단은 정전 다이오드(T41,T42)와 연결된다. 정전 다이오드(T41, T42)는 순방향 다이오드와 역방향 다이오드가 병렬로 연결된 구조이고, 정전 다이오드(T41, T42)의 일단은 트랜지스터 쇼트바(50)와 연결되고 타단은 공통 전위를 갖는 공통 전극(VCOM)과 연결될 수 있다. 정전 다이오드(T41,T42)는 트랜지스터 쇼트바(50)를 통해 고압의 정전기를 공통 전압(VCOM)으로 방출하는 기능을 수행한다.
다시 도 1을 참조하면, 제 1 비표시 영역(NDA1)에는 또한 제 1 리페어 라인(RL1) 및 제 2 리페어 라인(RL2)이 위치할 수 있다. 제 1 리페어 라인(RL1)은 데이터 라인들(DL1~DLm)과 평행하게 배치되며 트랜지스터 쇼트바(50)와 절연되어 교차한다. 제 1 리페어 라인(RL1)은 데이터 라인들(DL1~DLm)과 동시에 형성될 수 있고, 트랜지스터 쇼트바(50)는 게이트 라인들(GL1~GLn)과 동시에 형성될 수 있다.
제 1 리페어 라인(RL1)은 제 1 데이터 구동부(DIC1)와 연결될 수도 있다. 제 1 데이터 구동부(DIC1)는 제 1 리페어 라인(RL1)의 신호를 증폭할 수 있다. 제 1 데이터 구동부(DIC1)는 데이터 라인들(DL1~DLm) 중 어느 한 라인에서 발생한 단선을 수리할 때 제 1 리페어 라인(RL1)의 데이터 구동신호를 증폭하여 출력하는 기능을 수행한다.
제 2 리페어 라인(RL2)은 게이트 라인들(GL1~GLn)과 동일 층 상에 위치할 수 있고, 제 1 비표시 영역(NDA1)에서부터 제 2 비표시 영역(NDA2)에 위치하는 리페어 단자부(10)까지 연결된다. 제 2 리페어 라인(RL2)은 제 1 데이터 구동부(DIC1)에서 출력된 데이터 구동신호를 수신하여 제 2 비표시 영역(NDA2)에 위치하는 데이터 라인(DL)에 전달할 수 있다. 제 2 리페어 라인(RL2)은 리페어 단자부(10)에서 데이터 라인들(DL1~DLm)과 절연되어 교차한다.
도 2는 도 1의 리페어 단자부를 나타낸 평면도이다.
도 2를 참조하면, 제 2 비표시 영역(NDA2)에 위치하는 리페어 단자부(10)는 표시 영역(DA)로부터 연장된 데이터 라인들(DL1~DLm) 및 제 1 비표시 영역(NDA1)으로부터 연장된 제 2 리페어 라인(RL2)으로 구성된다.
제 2 리페어 라인(RL2)은 제 1 비표시 영역(NDA1)에서 데이터 구동부(DIC1~DICk)의 출력단과 전기적으로 연결되고, 도 1에 도시된 제 4 비표시 영역(NDA4)을 거쳐 제 2 비표시 영역(NDA2)까지 연장된다. 리페어 단자부(10)에서 제 2 리페어 라인(RL2)은 게이트 라인들(GL1~GLn)과 평행하고 데이터 라인들(DL1~DLm)과 절연되어 교차한다. 제 2 리페어 라인(RL2)은 게이트 라인들(GL1~GLn)과 동시에 형성되며 동일 재료로 형성될 수 있다.
도시되지는 않았으나, 제 2 리페어 라인(RL2)은 제 1 리페어 라인(RL1)과 직접 연결될 수도 있다. 표시패널의 크기 및 구조에 따라 제 2 리페어 라인(RL2)과 제 1 리페어 라인(RL1)은 관통홀(미도시)을 통해 직접 접촉될 수도 있다. 제 2 리페어 라인(RL2)과 제 1 리페어 라인(RL1)이 직접 접촉하는 경우 데이터 구동신호는 데이터 구동부(DIC)에 의해 증폭되지 않는다.
도 3은 도 1의 A 영역의 평면도이고, 도 4는 정전 다이오드의 구성 회로도이고, 도 5는 도 3에 표시된 정전 트랜지스터의 평면도이다.
도 1 내지 도 4를 참조하면, 제 1 데이터 라인(DL1)은 제 1 데이터 구동부(DIC1)와 연결되고 표시 영역(DA)을 지나 제 2 비표시 영역(NDA2)까지 연장된다. 제 1 데이터 라인(DL1)은 제 1 비표시 영역(NDA1)에서 정전 다이오드(T21, T22) 및 정전 트랜지스터(T31, T32)와 연결될 수 있다.
정전 다이오드(T21, T22)는 다이오드 쇼트바(40)와 데이터 라인들(DL1~DLm)을 연결한다. 정전 다이오드(T21, T22)는 2개의 박막트랜지스터를 연결한 다이오드 쌍으로 구성한다. 일반적으로 박막 트랜지스터(TFT)의 게이트 전극(G)과 소스 전극(S) 또는 드레인 전극(D)이 서로 연결되어 있는 경우에는 전류를 한쪽으로만 흐르게 하는 다이오드의 역할을 수행할 수 있다. 정전 다이오드(T21, T22)는 데이터 라인(DL)으로 정전기가 유입되는 경우 다이오드 쇼트바(40)을 통하여 인접 데이터 라인(DL)으로 정전기를 분산하여 표시패널의 고장 및 오동작을 방지할 수 있다.
정전 다이오드(T21, T22)를 구성하는 제 1 트랜지스터(T21)의 소스 전극(S)은 데이터 라인(DL)로부터 연장되어 형성되고, 게이트 전극(G)은 관통홀(21, 22)을 통해 데이터 라인(DL)에 연결된다. 제 2 트랜지스터(T22)의 드레인 전극은 데이터 라인(DL)로부터 연장되어 형성되고, 소스 전극(S)과 게이트 전극(G)은 관통홀(23,41) 및 브리지 전극(42)을 통해 다이오드 쇼트바(40)에 연결된다. 또한, 제 1 트랜지스터(T21)의 드레인 전극(D)과 제 2 트랜지스터(T22)의 소스 전극(S)은 서로 연결된다. 이를 통해 제 1 트랜지스터(T21)의 드레인 전극(D)도 다이오드 쇼트바(40)에 연결된다.
제 1 및 제 2 트랜지스터(T21, T22)는 데이터 라인(DL)과 다이오드 쇼트바(40) 사이에 순방향과 역방향으로 배치되어 연결되는 두 개의 정전 다이오드(T21, T22)로서 동작하여 연결된 단자들의 양방향으로 전류가 흐르도록 한다.
도 3 내지 도 5를 참조하면, 정전 트랜지스터인 제 3 트랜지스터(T31) 및 제 4 트랜지스터(T32)는 공통 전극(VCOM)과 데이터 라인(DL)사이에 배치되어 있다. 이 때 제 3 트랜지스터(T31)의 소스 전극(S)은 데이터 라인(DL)과 연결되고, 게이트 전극(G)은 트랜지스터 쇼트바(50)와 연결된다. 제 3 트랜지스터(T31)의 드레인 전극(D)은 되어 외부의 전극 라인과 연결되지않고 플로팅(floating)된다.
제 4 트랜지스터(T32)는 제 3 트랜지스터(T31)와 동일한 구조를 가지며 병렬로 배치된다. 제 4 트랜지스터(T32)의 소스 전극(S)는 데이터 라인(DL)과 연결되고, 게이트 전극(G)은 트랜지스터 쇼트바(50)와 연결된다. 제 4 트랜지스터(T32)의 드레인 전극(D)은 제 3 트랜지스터(T31)의 드레인 전극과 연결되며 외부의 전극 라인과 연결되지않고 플로팅(floating)된다.
정전 트랜지스터(T31, T32)는 일반적으로 제조 공정 중에 데이터 라인(DL)으로 유입되는 정전기를 포획하기 위한 구성이다. 즉, 공정 중에 발생하는 정전기에 의해서 화소의 박막 트랜지스터가 파손되는 것을 대신하여 정전 트랜지스터(T31, T32)가 파손되도록 데이터 라인(DL)에 연결된다. 정전 트랜지스터(T31, T32)를 병렬로 구성하는 것은 제조 공정 중에 여러 차례의 정전기가 유입되는 경우 일부 정전 트랜지스터가 파손되더라도 다른 정전 트랜지스터를 통해 효과적으로 정전기를 차단할 수 있도록 하기 위한 것이다. 도 3 및 도 5에서는 2 개의 정전 트랜지스터(T31, T32)만을 도시하고 있으나, 3 개 이상의 정전 트랜지스터를 병렬로 구성하는 것도 가능함은 물론이다.
트랜지스터 쇼트바(50)는 복수의 데이터 라인들(DL1~DLm)과 교차하도록 연장되며 제 3 및 제 4 트랜지스터(T31, T32)의 게이트 전극(G)과 연결된다. 또한, 트랜지스터 쇼트바(50)는 정전 다이오드(T41, T42)를 통해 공통 전극(VCOM)과 연결된다. 정전 다이오드(T41, T42)는 제 5 트랜지스터 및 제 6 트랜지스터(T41, T42)로 구성될 수 있다. 제 5 및 제 6 트랜지스터(T41, T42)는 소스 전극(S)과 게이트 전극(G)이 서로 연결되어 다이오드로서 동작하며, 2 개의 정전 다이오드(T41, T42)가 서로 순방향과 역방향으로 구성된 병렬 연결 구조를 갖는다. 정전 다이오드(T41, T42)를 구성하는 제 5 트랜지스터(T41)의 소스 전극(S)이 관통홀(43,44)를 통해 공통 전극(VCOM)과 연결되고, 게이트 전극(G)도 공통 전극(VCOM)과 연결된다. 드레인 전극(D)은 관통홀(45,52)를 통해 트랜지스터 쇼트바(50)과 연결된다. 제 6 트랜지스터(T42)는 게이트 전극(G)이 트랜지스터 쇼트바(50)로부터 연장되며, 소스 전극(S)은 관통홀(45,52)를 통해 트랜지스터 쇼트바(50)과 연결된다. 드레인 전극(D)은 제 5 트랜지스터(T41)의 소스 전극(S)을 통해 공통 전극(VCOM)과 연결된다. 정전 다이오드(T41, T42)는 트랜지스터 쇼트바(50)와 공통 전극(VCOM) 사이에 양방향으로 전류가 흐를 수 있도록 한다.
제 1 리페어 라인(RL1)은 트랜지스터 쇼트바(50)와 절연되어 교차하고, 제 1 데이터 라인(DL1)과 인접한 위치에 평행하게 배치된다. 또한, 제 1 리페어 라인(RL1)은 데이터 라인들(DL1~DLm)과 동시에 형성될 수 있다. 데이터 라인들(DL1~DLm)중 어느 한 데이터 라인(DL)에 단선이 발생한 경우, 해당 데이터 라인(DL)의 연결 경로를 제 1 리페어 라인(RL1)을 경유하도록 연결하여 데이터 구동신호가 단선된 영역까지 전달될 수 있게 한다. 이러한 리페어 방법을 링 리페어법이라고도 하며 리페어에 대한 구체적인 방법은 도 6 내지 도 8에서 후술하도록 한다.
트랜지스터 쇼트바(50)는 제 1 리페어 라인(RL1)과 중첩한 영역과 정전 다이오드(T41, T42)의 연결부의 사이에 협폭부(51)를 더 포함할 수 있다. 협폭부(51)는 트랜지스터 쇼트바(50)가 제 1 리페어 라인(RL1)과 연결되어 리페어 공정에서 사용될 때 데이터 라인(DL)과 공통 전극(VCOM)이 서로 단락(short)되지 않도록 레이저로 절단되는 영역이다. 협폭부(51)는 레이저빔에 의해 절단될 수 있으며, 인식이 가능하고 절단이 용이하도록 다른 영역에 비해 좁은 폭으로 형성될 수 있다. 또한 협폭부(51)와 중첩하는 부분에는 절연층만 위치하고 다른 금속부는 배치되지 않도록 한다.
도 6은 데이터 라인의 단선 상태를 나타낸 모식도이다.
도 6을 참조하면, 표시 영역(DA)에 위치한 제 2 데이터 라인(DL2)에서 단선이 발생한 것을 알 수 있다.
데이터 라인들(DL1~DLm)의 일측은 제 1 비표시 영역(NDA1)에 위치하고, 데이터 구동부(DIC1~DICk)의 단자들과 연결 가능한 구동 패드부(미도시)와 연결된다. 데이터 라인들(DL1~DLm)의 타측은 제 2 비표시 영역(NDA2)에 위치하는 리페어 단자부(10)까지 연장된다. 데이터 라인들(DL1~DLm)이 형성된 후, 오픈 쇼트 검사가 수행된다. 오픈 쇼트 검사시, 구동 패드부(미도시)를 통해 데이터 라인들(DL1~DLm)에 검사 신호가 인가된다. 리페어 단자부(10)에 위치하는 데이터 라인들(DL1~DLm)은 검침용 패드부를 더 구비할 수 있다. 검침용 패드부에 검사용 탐침(미도시)을 접촉하여 구동 패드부에 인가된 검사 신호의 검출 여부를 판별하는 것으로 데이터 라인들(DL1~DLm) 중 단선된 데이터 라인(DL)의 위치를 파악할 수 있다. 데이터 라인(DL)에서 단선이 발생하더라도 데이터 구동부(DIC)로부터 단선 발생 영역까지에 위치하는 화소(PX)는 정상 동작을 할 수 있다. 그러나, 단선 영역의 후단에 위치하는 화소 즉, 도 6 상에서 단선 영역의 상부에 위치한 화소(PX)들은 데이터 구동신호를 수신할 수 없어 정상적인 동작이 불가능하다.
이러한 단선 불량을 수리하는 방법으로 단선된 데이터 라인(DL)을 제 1 비표시 영역(NDA1)에서 분기시켜 제 2 비표시 영역(NDA2)에 위치하는 단선된 데이터 라인(DL)을 통해 데이터 구동 신호를 인가하는 방법이 사용될 수 있다.
도 7은 데이터 라인의 리페어 상태를 나타낸 모식도이다.
리페어 공정은 기판의 하부에서 레이저 빔을 조사하여 마주보는 금속층과 사이의 절연층을 파괴하여 절연된 두개의 금속층이 서로 융착하는 방법을 사용한다. 마주보는 두 금속층은 파괴된 절연층을 통과하여 서로 전기적으로 연결되게 된다.
본 발명의 실시예는 바텀 게이트 구조의 박막 트랜지스터를 사용한 것으로 설명한다. 기판 상에 게이트 라인들(GL1~GLn), 트랜지스터 쇼트바(50) 및 제 2 리페어 라인(RL2)이 동일층 상에 형성된다. 게이트 라인들(GL1~GLn)의 상부에는 게이트 절연막(도 8c참조 55)이 형성되고, 게이트 절연막(55)의 상부에는 데이터 라인들(DL1~DLm) 및 제 1 리페어 라인(RL1)이 형성된다.
도 7을 참조하면, 레이저 리페어빔이 조사되는 영역은 제 2 데이터 라인(DL2)과 트랜지스터 쇼트바(50)가 교차하는 제 1 리페어 포인트(R1), 트랜지스터 쇼트바(50)와 제 1 리페어 라인(RL1)이 교차하는 제 2 리페어 포인트(R2) 및 제 2 데이터 라인(DL2)과 제 2 리페어 라인(RL2)이 교차하는 제 3 리페어 포인트(R3)로 구성된다. 또한, 트랜지스터 쇼트바(50)의 협폭부(51)에 레이저를 조사하여 트랜지스터 쇼트바(50)를 공통 전극(VCOM)과 단선시키는 제 4 리페어 포인트(R4)가 더 포함될 수 있다.
제 1 리페어 포인트(R1)에 조사된 레이저빔은 서로 이격된 제 2 데이터 라인(DL2)과 트랜지스터 쇼트바(50)를 연결한다. 레이저빔은 제 2 리페어 포인트(R2)에서 트랜지스터 쇼트바(50)와 제 1 리페어 라인(RL1)을 연결하며, 제 3 리페어 포인트(R3)에서 제 2 데이터 라인(DL2)과 제 2 리페어 라인(RL2)을 연결한다. 제 4 리페어 포인트(R4)에서는 트랜지스터 쇼트바(50)의 협폭부(51)를 레이저로 단선시킬 수 있다.
제 1 및 제 2 리페어 라인(RL1, RL2)을 경유하는 데이터 구동신호는 단선이 발생하지 않은 데이터 라인(DL)에 인가되는 데이터 구동신호보다 전달 경로가 증가하여 신호의 열화가 발생할 수 있다. 데이터 구동부(DIC)는 제 1 리페어 라인(RL1)의 데이터 구동신호를 입력받아 이를 증폭하여 출력할 수 있다. 증폭된 데이터 구동신호는 제 2 리페어 라인(RL2)으로 전달될 수 있다.
레이저에 의한 각 리페어 포인트(R1, R2, R3, R4)의 전기적 연결 관계가 변경되어, 도 7에 굵게 표시된 것과 같이 단선된 제 2 데이터 라인(DL2)에 인가되는 제 1 데이터 구동부(DIC1)의 데이터 구동신호는 제 2 데이터 라인(DL2) - 트랜지스터 쇼트바(50) - 제 1 리페어 라인(RL1) - 데이터 구동부(DIC) - 제 2 리페어 라인(RL2)을 거쳐 제 2 데이터 라인(DL2)의 단선된 영역까지 전달될 수 있다.
표시패널의 크기가 소형이거나 전극의 저항이 매우 낮은 경우 제 1 리페어 라인(RL1)과 제 2 리페어 라인(RL2)이 직접 연결될 수도 있다. 이 경우에는 데이터 구동부(DIC)를 거치지 않고 데이터 구동신호를 전달하는 것이 가능하다.
본 실시예의 설명에서는 제 1 리페어 라인(RL1)의 데이터 구동신호를 증폭하는 데이터 구동부(DIC)를 설명하였으나, 신호 증폭은 데이터 구동부(DIC) 이외에 별도의 개별적인 구동 회로를 이용하는 것도 가능하다.
도 8a는 표시패널의 제 1 비표시 영역의 평면도이고, 도 8b는 도 8a의 I-I’을 따라 자른 단면도이다.
도 8c는 표시패널의 제 2 비표시 영역의 평면도이다.
도 8a 및 도 8b를 참조하면, 제 1 리페어 영역(R1)은 제 2 데이터 라인(DL2)과 연결된 정전 트랜지스터(T32)의 소스 전극(S)과 트랜지스터 쇼트바(50)가 중첩되는 영역이다. 레이저빔에 의해 제 2 데이터 라인(DL2)과 연결된 정전 트랜지스터(T32)의 소스 전극(S)을 절연한 게이트 절연막(55)이 파괴되면서 게이트 절연막(55)에 의해 절연된 제 2 데이터 라인(Dl2)과 트랜지스터 쇼트바(50)가 서로 융착되어 전기적으로 연결된다.
제 2 리페어 영역(R2)은 제 1 리페어 라인(RL1)과 트랜지스터 쇼트바(50)가 중첩하는 영역이다. 제 2 리페어 영역(R2)에 레이저가 인가되어 트랜지스터 쇼트바(50)와 제 1 리페어 라인(RL1)이 서로 전기적으로 연결된다. 제 1 리페어 영역(R1) 및 제 2 리페어 영역(R2)에 조사된 레이저 빔에 의해 제 2 데이터 라인(DL2)과 제 1 리페어 라인(RL1)은 전기적으로 연결될 수 있다. 제 1 리페어 라인(RL1)은 데이터 구동부(DIC)의 입력단으로 연결되고, 데이터 구동부(DIC)는 입력된 제 1 리페어 라인(RL1)의 데이터 구동신호, 즉 제 2 데이터 라인(DL2)의 데이터 구동신호를 증폭하여 제 2 리페어 라인(RL2)으로 출력한다. 제 2 리페어 라인(RL2)은 제 2 비표시 영역(NDA2)까지 연장된다.
8c를 참조하면, 제 2 리페어 라인(RL2)은 데이터 라인들(DL1~DLm)과 절연되며 교차하게 배치된다. 제 3 리페어 영역(R3)은 제 2 데이터 라인(DL2)과 제 2 리페어 라인(RL2)이 서로 중첩하는 영역이다. 제 2 리페어 라인(RL2)은 표시 영역(DA)의 게이트 라인들(GL1~GLn)과 동시에 형성될 수 있고, 데이터 라인들(DL1~DLm)과 게이트 절연막(55)에 의해 절연된다.
제 3 리페어 라인(R3)에 레이저빔이 조사되면 제 2 데이터 라인(DL2)과 제 2 리페어 라인(RL2)을 절연하는 게이트 절연막(55)이 파괴되면서 두 전극은 서로 전기적으로 연결될 수 있다.
본 발명의 실시예와 같이 정전기로부터 표시패널의 구동 소자를 보호하는 정전 트랜지스터의 트랜지스터 쇼트바(50)는 데이터 라인의 단선을 수리할 수 있는 리페어 라인으로 전용하여 사용할 수 있도록 구성함으로써 표시패널의 비표시 영역의 면적을 50% 이상 축소할 수 있다.
정전 다이오드 T21, T22, T41, T42
정전 트랜지스터 T31, T32
다이오드 쇼트바 40
트랜지스터 쇼트 바 50
협폭부 51
리페어 라인들 RP1, RP2
비표시 영역 NDA1,NDA2,NDA3,NDA4

Claims (15)

  1. 표시 영역 및 상기 표시 영역을 사이에 두고 마주하는 제 1 비표시 영역 및 제 2 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 제 1 방향으로 연장된 게이트 라인;
    상기 기판 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장된 데이터 라인;
    상기 데이터 라인에 인가되는 구동신호를 생성하는 데이터 구동부;
    상기 제 1 비표시 영역에 위치하며 소스 전극 및 드레인 전극 중 어느 한 전극이 상기 데이터 라인과 연결되는 박막 트랜지스터를 포함하는 정전 트랜지스터부;
    상기 박막 트랜지스터의 게이트 전극과 연결되는 트랜지스터 쇼트바;
    상기 트랜지스터 쇼트바와 평면상에서 중첩하는 제 1 리페어 라인; 및
    상기 제 1 리페어 라인과 전기적으로 연결되며, 상기 제 2 비표시 영역에서 상기 데이터 라인과 평면상에서 중첩하는 제 2 리페어 라인을 포함하는 표시패널.
  2. 제 1 항에 있어서,
    상기 제 1 리페어 라인은 상기 제 2 리페어 라인과 서로 다른 층상에 위치하고 관통홀을 통해 연결되는 표시패널.
  3. 제 2 항에 있어서,
    상기 제 1 리페어 라인은 상기 데이터 라인과 동일한 재료를 포함하는 표시패널.
  4. 제 2 항에 있어서,
    상기 제 2 리페어 라인은 상기 게이트 라인과 동일한 재료를 포함하는 표시패널.
  5. 제 1 항에 있어서,
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 상기 데이터 라인과 연결되지 않은 다른 한 전극은 플로팅된 표시패널.
  6. 제 1 항에 있어서,
    상기 트랜지스터 쇼트바와 공통 전극 사이에 연결되는 정전 다이오드;를 포함하는 표시패널.
  7. 제 6 항에 있어서,
    상기 트랜지스터 쇼트바는 상기 박막 트랜지스터와 상기 정전 다이오드 사이에 위치하고 상기 정전 다이오드와 연결된 배선보다 폭이 좁은 협폭부를 포함하는 표시패널.
  8. 제 7 항에 있어서,
    상기 협폭부는 다른 금속층과 평면상에서 중첩하지 않는 표시패널.
  9. 제 1 항에 있어서,
    상기 정전 트랜지스터부는 병렬로 연결된 복수의 박막 트랜지스터를 포함하는 표시패널.
  10. 제 1 항에 있어서,
    상기 데이터 라인과 연결된 상기 박막 트랜지스터의 전극은 상기 트랜지스터 쇼트바와 전기적으로 연결되고,
    상기 트랜지스터 쇼트바는 상기 제 1 리페어 라인과 중첩한 영역에서 전기적으로 연결되고,
    상기 제 2 리페어 라인은 상기 데이터 라인과 중첩한 영역에서 전기적으로 연결되는 표시패널.
  11. 표시 영역 및 상기 표시 영역을 사이에 두고 마주하는 제 1 비표시 영역 및 제 2 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 제 1 방향으로 연장된 게이트 라인;
    상기 기판 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장된 데이터 라인;
    상기 데이터 라인에 인가되는 구동신호를 생성하는 데이터 구동부;
    상기 제 1 비표시 영역에 위치하며 소스 전극 및 드레인 전극 중 어느 한 전극이 상기 데이터 라인과 연결되는 박막 트랜지스터를 포함하는 정전 트랜지스터부;
    상기 박막 트랜지스터의 게이트 전극과 연결된 트랜지스터 쇼트바;
    상기 트랜지스터 쇼트바와 평면적으로 중첩하는 제 1 리페어 라인;
    상기 제 1 리페어 라인과 연결되어 상기 제 1 리페어 라인의 구동신호를 증폭하는 신호 증폭기; 및
    상기 신호 증폭기의 출력단과 연결되고, 상기 제 2 비표시 영역에서 상기 데이터 라인과 평면상에서 중첩하는 제 2 리페어 라인을 포함하는 표시패널.
  12. 제 11 항에 있어서,
    상기 데이터 구동부는 상기 신호 증폭기를 포함하는 표시패널.
  13. 제 12 항에 있어서,
    상기 제 1 리페어 라인은 상기 데이터 라인과 동일한 재료를 포함하는 표시패널.
  14. 제 12 항에 있어서,
    상기 제 2 리페어 라인은 상기 게이트 라인과 동일한 재료를 포함하는 표시패널.
  15. 제 11 항에 있어서,
    상기 데이터 라인과 연결된 상기 박막 트랜지스터의 전극은 상기 트랜지스터 쇼트바와 전기적으로 연결되고,
    상기 트랜지스터 쇼트바는 상기 제 1 리페어 라인과 중첩한 영역에서 전기적으로 연결되고,
    상기 제 2 리페어 라인은 상기 데이터 라인과 중첩한 영역에서 전기적으로 연결되는 표시패널.
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