JP2773221B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2773221B2 JP2773221B2 JP1094103A JP9410389A JP2773221B2 JP 2773221 B2 JP2773221 B2 JP 2773221B2 JP 1094103 A JP1094103 A JP 1094103A JP 9410389 A JP9410389 A JP 9410389A JP 2773221 B2 JP2773221 B2 JP 2773221B2
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- silicide
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、詳しくはサリサイドTrを多数具
備した集積回路の出力部の構造に関する。
備した集積回路の出力部の構造に関する。
近年、半導体素子の微細化に伴い、ソース・ドレイン
領域を形成する不純物拡散層を極めて浅くつくりこむ必
要が出てきた。ところが不純物拡散層を浅くすること
は、ソース・ドレイン領域の高抵抗化につながり、Trの
電流駆動能力を著しく劣化させる原因となる。このよう
な問題を解決するために、ソース・ドレイン及びゲート
電極上に選択的にシリサイドを形成し、前述したソース
・ドレイン領域の抵抗を極めて低くした、いわゆるサリ
サイド構造のTrが提案された。
領域を形成する不純物拡散層を極めて浅くつくりこむ必
要が出てきた。ところが不純物拡散層を浅くすること
は、ソース・ドレイン領域の高抵抗化につながり、Trの
電流駆動能力を著しく劣化させる原因となる。このよう
な問題を解決するために、ソース・ドレイン及びゲート
電極上に選択的にシリサイドを形成し、前述したソース
・ドレイン領域の抵抗を極めて低くした、いわゆるサリ
サイド構造のTrが提案された。
〔発明が解決しようとする課題〕 しかし、前述の従来技術、つまりサリサイドTrは、静
電気に対して極めて弱いという課題を有する。
電気に対して極めて弱いという課題を有する。
一般に、集積回路の静電気耐性は、入出力部の静電気
に対する強さで決定される。入力部は保護抵抗等の手段
により静電保護が行われるが、出力部は通常、静電保護
は行われない。
に対する強さで決定される。入力部は保護抵抗等の手段
により静電保護が行われるが、出力部は通常、静電保護
は行われない。
出力Trの静電気に対する強さは、配線材から、ドレイ
ン端（ゲート電極側）までの抵抗により決定される。
（この抵抗が小さいと、静電破壊を起こし易い。） サリサイドTrはソース・ドレイン抵抗を極端に下げる
ために、静電気には弱くなる。
ン端（ゲート電極側）までの抵抗により決定される。
（この抵抗が小さいと、静電破壊を起こし易い。） サリサイドTrはソース・ドレイン抵抗を極端に下げる
ために、静電気には弱くなる。
本発明は、このような課題を解決するもので、その目
的は、サリサイドTrを具備した集積回路の静電気耐性を
改善し、高品質な集積回路を提供することにある。
的は、サリサイドTrを具備した集積回路の静電気耐性を
改善し、高品質な集積回路を提供することにある。
本発明の半導体装置は、ソース層およびドレイン層の
表面にシリサイドが設置されたトランジスタを複数有す
る半導体装置であって、前記複数のトランジスタのうち
出力トランジスタは、ソース層およびドレイン層と、前
記ソース層に接続される配線材と、前記ドレイン層に接
続される配線材と、を有し、前記ソース層に接続される
配線材および前記ドレイン層に接続される配線材は、そ
れぞれ前記シリサイドを介して前記ソース層およびドレ
イン層に接続され、前記ドレイン層に接続される配線材
と前記ゲート電極側の前記ドレイン層端の間の前記ドレ
イン層表面には、チャネル幅方向全面にわたってシリサ
イドが設置されない領域があることを特徴とする。
表面にシリサイドが設置されたトランジスタを複数有す
る半導体装置であって、前記複数のトランジスタのうち
出力トランジスタは、ソース層およびドレイン層と、前
記ソース層に接続される配線材と、前記ドレイン層に接
続される配線材と、を有し、前記ソース層に接続される
配線材および前記ドレイン層に接続される配線材は、そ
れぞれ前記シリサイドを介して前記ソース層およびドレ
イン層に接続され、前記ドレイン層に接続される配線材
と前記ゲート電極側の前記ドレイン層端の間の前記ドレ
イン層表面には、チャネル幅方向全面にわたってシリサ
イドが設置されない領域があることを特徴とする。
以下図面に基づき、本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）と（ｂ）及び（ｃ）は、それぞれ本発明
による半導体装置を表わす断面図、平面図であって、10
1はＰ型Si基板、102は素子分離用酸化膜、103はゲート
酸化膜、104は高濃度リンがドープされた多結晶Siから
なるゲート電極、105は低濃度ｎ型不純物拡散層、106は
サイドウォールスペーサー、107は高濃度不純物拡散層
（ソース107;ドレイン107″）、108はTiシリサイド、10
9は層間絶縁用酸化膜、110は配線材料用Alである。
による半導体装置を表わす断面図、平面図であって、10
1はＰ型Si基板、102は素子分離用酸化膜、103はゲート
酸化膜、104は高濃度リンがドープされた多結晶Siから
なるゲート電極、105は低濃度ｎ型不純物拡散層、106は
サイドウォールスペーサー、107は高濃度不純物拡散層
（ソース107;ドレイン107″）、108はTiシリサイド、10
9は層間絶縁用酸化膜、110は配線材料用Alである。
尚、第１図は破線で示したように領域（Ｉ）と領域
（II）に分離される。領域（II）の内部のTrを表わし、
領域（Ｉ）は出力部のTrを表わす。図で明らかなように
領域（II）においてはソース・ドレイン領域107上はす
べてTiシリサイド108によりおおわれている。
（II）に分離される。領域（II）の内部のTrを表わし、
領域（Ｉ）は出力部のTrを表わす。図で明らかなように
領域（II）においてはソース・ドレイン領域107上はす
べてTiシリサイド108によりおおわれている。
一方、領域（Ｉ）においては、ソース107′上はすべ
てTiシリサイドにおおわれているがドレイン107″上に
はTiシリサイド108が設けられていない領域を有する。
てTiシリサイドにおおわれているがドレイン107″上に
はTiシリサイド108が設けられていない領域を有する。
第１図（ｂ）、（ｃ）は本発明の半導体装置の平面図
を表わすものであり、（ｂ）のようにドレイン部の一部
にスリット状にシリサイドを形成しない領域を設けても
よいし、（ｃ）のように、正方形状にシリサイド領域を
形成し、他のドレイン領域にはシリサイドを形成しない
ようにしてもかまわない。
を表わすものであり、（ｂ）のようにドレイン部の一部
にスリット状にシリサイドを形成しない領域を設けても
よいし、（ｃ）のように、正方形状にシリサイド領域を
形成し、他のドレイン領域にはシリサイドを形成しない
ようにしてもかまわない。
ただ、このシリサイド領域は、Alあるいはバリアメタ
ル等の配線材との接触には不可欠である。
ル等の配線材との接触には不可欠である。
次に本発明の半導体装置の製造方法について、簡単に
示す。
示す。
１）101〜106は公知の技術を用いて形成した後に、全面
に100〜300Åの酸化膜を化学的気相成長法で形成する。
に100〜300Åの酸化膜を化学的気相成長法で形成する。
２）AsあるいはＰ等の高濃度Ｎ型不純物をイオン注入
し、電気炉あるいはハロゲンランプにてアニールを行
い、ソース・ドレイン領域107（ソース107′、ドレイン
107″）を形成する。
し、電気炉あるいはハロゲンランプにてアニールを行
い、ソース・ドレイン領域107（ソース107′、ドレイン
107″）を形成する。
３）フォトレジストパターンを用い、前記領域（Ｉ）の
ドレイン107″領域の一部を残して前記100〜300Åの酸
化膜を希HFでエッチング除去する。
ドレイン107″領域の一部を残して前記100〜300Åの酸
化膜を希HFでエッチング除去する。
４）全面にTiを400〜600Åスパッタ法で形成した後に、
ハロゲンランプを用い700℃前後でアニールを行う。こ
の時、ゲート電極104上、及びソース・ドレイン領域107
上にはTiシリサイドが形成されるが、領域（Ｉ）では、
ドレイン領域107″の一部に100〜300Åの酸化膜を残し
た部分にはTiシリサイドは形成されない。
ハロゲンランプを用い700℃前後でアニールを行う。こ
の時、ゲート電極104上、及びソース・ドレイン領域107
上にはTiシリサイドが形成されるが、領域（Ｉ）では、
ドレイン領域107″の一部に100〜300Åの酸化膜を残し
た部分にはTiシリサイドは形成されない。
また、前記素子分離用酸化膜102上、サイドウォール
スペーサー106上にもTiシリサイドは形成されない。
スペーサー106上にもTiシリサイドは形成されない。
５）過酸化水素・アンモニアの水溶液を用い前記未反応
のTiを選択除去する。
のTiを選択除去する。
６）再びハロゲンランプを用い、800℃前後の温度でア
ニールを行った後に、化学的気相成長法で層間絶縁用酸
化膜109を形成し、コンタクトホール形成後、配線材料
用Al110をスパッタ法で形成しパターニングを行うこと
で本発明の半導体装置は完成する。
ニールを行った後に、化学的気相成長法で層間絶縁用酸
化膜109を形成し、コンタクトホール形成後、配線材料
用Al110をスパッタ法で形成しパターニングを行うこと
で本発明の半導体装置は完成する。
以上述べたように、本発明によれば、ドレインに接続
される配線材とゲート電極側のドレイン端部との間に、
チャネル幅方向全面にわたってシリサイドを設置しない
領域を設けることにより、配線材からゲート電極側のド
レイン端の間にチャネル幅方向のどの箇所でも一様な抵
抗を得られ、静電気に対して極めて強い半導体装置を提
供できるという効果を有する。
される配線材とゲート電極側のドレイン端部との間に、
チャネル幅方向全面にわたってシリサイドを設置しない
領域を設けることにより、配線材からゲート電極側のド
レイン端の間にチャネル幅方向のどの箇所でも一様な抵
抗を得られ、静電気に対して極めて強い半導体装置を提
供できるという効果を有する。
第１図（ａ）は本発明の半導体装置の実施例の断面図を
示し、第１図（ｂ）及び（ｃ）は本発明の半導体装置の
実施例の平面図を示す。 101……Ｐ型Si基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……ゲート電極 105……低濃度不純物拡散層 106……サイドウォールスペーサー 107……高濃度不純物拡散層（107′……ソース、107″
……ドレイン） 108……Tiシリサイド 109……層間絶縁用酸化膜 110……配線材料用Al
示し、第１図（ｂ）及び（ｃ）は本発明の半導体装置の
実施例の平面図を示す。 101……Ｐ型Si基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……ゲート電極 105……低濃度不純物拡散層 106……サイドウォールスペーサー 107……高濃度不純物拡散層（107′……ソース、107″
……ドレイン） 108……Tiシリサイド 109……層間絶縁用酸化膜 110……配線材料用Al
Claims (1)
- 【請求項１】ソース層およびドレイン層の表面にシリサ
イドが設置されたトランジスタを複数有する半導体装置
であって、 前記複数のトランジスタのうち出力トランジスタは、 ソース層およびドレイン層と、前記ソース層に接続され
る配線材と、前記ドレイン層に接続される配線材と、を
有し、 前記ソース層に接続される配線材および前記ドレイン層
に接続される配線材は、それぞれ前記シリサイドを介し
て前記ソース層およびドレイン層に接続され、 前記ドレイン層に接続される前記配線材と前記ゲート電
極側の前記ドレイン層端の間の前記ドレイン層表面に
は、チャネル幅方向全面にわたってシリサイドが設置さ
れない領域があることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094103A JP2773221B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094103A JP2773221B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271674A JPH02271674A (ja) | 1990-11-06 |
| JP2773221B2 true JP2773221B2 (ja) | 1998-07-09 |
Family
ID=14101108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094103A Expired - Lifetime JP2773221B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773221B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045863B2 (en) | 2004-01-21 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7183612B2 (en) | 2003-12-19 | 2007-02-27 | Nec Electronics Corporation | Semiconductor device having an electrostatic discharge protecting element |
| US7196377B2 (en) | 2004-04-22 | 2007-03-27 | Nec Electronics Corporation | MOS type semiconductor device having electrostatic discharge protection arrangement |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715929B2 (ja) * | 1994-08-18 | 1998-02-18 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH1070266A (ja) * | 1996-08-26 | 1998-03-10 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000091574A (ja) | 1998-09-07 | 2000-03-31 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| JP3348711B2 (ja) | 1999-12-03 | 2002-11-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2001326285A (ja) | 2000-03-07 | 2001-11-22 | Seiko Epson Corp | ドライバ回路及びドライバ回路の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565470A (en) * | 1978-11-13 | 1980-05-16 | Toshiba Corp | Mos integrated circuit |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| NL8900593A (nl) * | 1989-03-13 | 1990-10-01 | Philips Nv | Halfgeleiderinrichting met een beveiligingsschakeling. |
-
1989
- 1989-04-13 JP JP1094103A patent/JP2773221B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183612B2 (en) | 2003-12-19 | 2007-02-27 | Nec Electronics Corporation | Semiconductor device having an electrostatic discharge protecting element |
| US7045863B2 (en) | 2004-01-21 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7196377B2 (en) | 2004-04-22 | 2007-03-27 | Nec Electronics Corporation | MOS type semiconductor device having electrostatic discharge protection arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271674A (ja) | 1990-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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