JP2001326285A - ドライバ回路及びドライバ回路の製造方法 - Google Patents
ドライバ回路及びドライバ回路の製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 駆動信号の入力に対する応答に遅れが生ずる
のを防止するのに好適なドライバ回路およびその製造方
法を提供する。 【解決手段】 トランジスタＴr1〜Ｔr4と絶縁層１４を
隔てて形成される信号線Ｌs，Ｌs1〜Ｌs4と、トランジ
スタのゲート電極とを接続するコンタクトホールを、各
トランジスタＴr1〜Ｔr4ごとにそれぞれ３つずつ設け
た。これにより、ゲート電極全域にわたって入力信号が
行きわたる時間が短くなり、駆動信号の入力に対する応
答が比較的早くなる。
のを防止するのに好適なドライバ回路およびその製造方
法を提供する。 【解決手段】 トランジスタＴr1〜Ｔr4と絶縁層１４を
隔てて形成される信号線Ｌs，Ｌs1〜Ｌs4と、トランジ
スタのゲート電極とを接続するコンタクトホールを、各
トランジスタＴr1〜Ｔr4ごとにそれぞれ３つずつ設け
た。これにより、ゲート電極全域にわたって入力信号が
行きわたる時間が短くなり、駆動信号の入力に対する応
答が比較的早くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のトランジス
タを有し、単一の駆動信号を各トランジスタに与えて駆
動することにより負荷を駆動するドライバ回路およびそ
の製造方法に係り、特に、駆動信号の入力に対する応答
に遅れが生ずるのを防止するのに好適なドライバ回路お
よびその製造方法に関する。
タを有し、単一の駆動信号を各トランジスタに与えて駆
動することにより負荷を駆動するドライバ回路およびそ
の製造方法に係り、特に、駆動信号の入力に対する応答
に遅れが生ずるのを防止するのに好適なドライバ回路お
よびその製造方法に関する。
【０００２】
【従来の技術】従来、負荷を駆動する高出力のドライバ
回路としては、例えば、図１０に示すようなものがあっ
た。図１０は、従来のドライバ回路を積層方向から見た
平面図である。このドライバ回路は、図１０に示すよう
に、多層配線構造の半導体集積回路からなり、例えば、
４つのトランジスタＴr1〜Ｔr4を有し、単一の駆動信号
を各トランジスタＴr1〜Ｔr4に与えて駆動することによ
り負荷を駆動するようになっている。具体的に、このド
ライバ回路を構成する半導体集積回路は、図示しない
が、半導体基板と、半導体基板上に形成された絶縁層
と、絶縁層上に形成された配線層とからなっている。
回路としては、例えば、図１０に示すようなものがあっ
た。図１０は、従来のドライバ回路を積層方向から見た
平面図である。このドライバ回路は、図１０に示すよう
に、多層配線構造の半導体集積回路からなり、例えば、
４つのトランジスタＴr1〜Ｔr4を有し、単一の駆動信号
を各トランジスタＴr1〜Ｔr4に与えて駆動することによ
り負荷を駆動するようになっている。具体的に、このド
ライバ回路を構成する半導体集積回路は、図示しない
が、半導体基板と、半導体基板上に形成された絶縁層
と、絶縁層上に形成された配線層とからなっている。
【０００３】半導体基板上には、各トランジスタＴr1〜
Ｔr4のゲート電極として、ポリシリコンまたはポリシリ
コンを含むポリサイドからなるゲート電極Ｇ1〜Ｇ4が形
成され、配線層には、駆動信号を与えるためのアルミニ
ウム合金からなる信号線Ｌsが各ゲート電極Ｇ1〜Ｇ4の
端部を通過するようにそれらと直交して形成されてお
り、各ゲート電極Ｇ1〜Ｇ4と信号線Ｌsとが積層方向か
らみて交差する位置には、それらを接続するコンタクト
ホールＨ1〜Ｈ4が形成されている。
Ｔr4のゲート電極として、ポリシリコンまたはポリシリ
コンを含むポリサイドからなるゲート電極Ｇ1〜Ｇ4が形
成され、配線層には、駆動信号を与えるためのアルミニ
ウム合金からなる信号線Ｌsが各ゲート電極Ｇ1〜Ｇ4の
端部を通過するようにそれらと直交して形成されてお
り、各ゲート電極Ｇ1〜Ｇ4と信号線Ｌsとが積層方向か
らみて交差する位置には、それらを接続するコンタクト
ホールＨ1〜Ｈ4が形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のドライバ回路にあっては、各ゲート電極Ｇ1〜Ｇ4が
シート抵抗の比較的高いポリシリコンで形成されかつゲ
ート幅が長く、しかも駆動信号を一つのコンタクトホー
ルから入力するようになっているため、ゲート電極全域
にわたって入力信号が行きわたるのに時間を要し、駆動
信号の入力に対して応答遅れが生じるという問題があっ
た。
来のドライバ回路にあっては、各ゲート電極Ｇ1〜Ｇ4が
シート抵抗の比較的高いポリシリコンで形成されかつゲ
ート幅が長く、しかも駆動信号を一つのコンタクトホー
ルから入力するようになっているため、ゲート電極全域
にわたって入力信号が行きわたるのに時間を要し、駆動
信号の入力に対して応答遅れが生じるという問題があっ
た。
【０００５】そこで、本発明は、このような従来の技術
の有する未解決の課題に着目してなされたものであっ
て、駆動信号の入力に対する応答に遅れが生ずるのを防
止するのに好適なドライバ回路およびその製造方法を提
供することを目的としている。
の有する未解決の課題に着目してなされたものであっ
て、駆動信号の入力に対する応答に遅れが生ずるのを防
止するのに好適なドライバ回路およびその製造方法を提
供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１記載のドライバ回路は、トラ
ンジスタを有し、駆動信号を前記トランジスタに与えて
駆動することにより負荷を駆動する半導体集積回路から
なるドライバ回路であって、前記トランジスタと絶縁層
を隔てて形成される前記駆動信号を与えるための信号線
と、前記トランジスタのゲート電極とを接続する接続部
を、前記ゲート電極の幅方向に少なくとも２つ設けた。
に、本発明に係る請求項１記載のドライバ回路は、トラ
ンジスタを有し、駆動信号を前記トランジスタに与えて
駆動することにより負荷を駆動する半導体集積回路から
なるドライバ回路であって、前記トランジスタと絶縁層
を隔てて形成される前記駆動信号を与えるための信号線
と、前記トランジスタのゲート電極とを接続する接続部
を、前記ゲート電極の幅方向に少なくとも２つ設けた。
【０００７】このような構成であれば、ゲート電極に
は、ゲート電極の幅方向に設けられた少なくとも２つの
接続部を介して信号線から駆動信号が入力されるので、
従来に比して、ゲート電極全域にわたって入力信号が行
きわたる時間が短くなり、駆動信号の入力に対する応答
が比較的早くなる。さらに、本発明に係る請求項２記載
のドライバ回路は、複数のトランジスタを有し、単一の
駆動信号を前記各トランジスタに与えて駆動することに
より負荷を駆動する半導体集積回路からなるドライバ回
路であって、前記トランジスタと絶縁層を隔てて形成さ
れる前記駆動信号を与えるための信号線と、前記トラン
ジスタのゲート電極とを接続する接続部を、前記複数の
トランジスタのうち少なくとも１つのものについて、前
記ゲート電極の幅方向に２つ以上設けた。
は、ゲート電極の幅方向に設けられた少なくとも２つの
接続部を介して信号線から駆動信号が入力されるので、
従来に比して、ゲート電極全域にわたって入力信号が行
きわたる時間が短くなり、駆動信号の入力に対する応答
が比較的早くなる。さらに、本発明に係る請求項２記載
のドライバ回路は、複数のトランジスタを有し、単一の
駆動信号を前記各トランジスタに与えて駆動することに
より負荷を駆動する半導体集積回路からなるドライバ回
路であって、前記トランジスタと絶縁層を隔てて形成さ
れる前記駆動信号を与えるための信号線と、前記トラン
ジスタのゲート電極とを接続する接続部を、前記複数の
トランジスタのうち少なくとも１つのものについて、前
記ゲート電極の幅方向に２つ以上設けた。
【０００８】このような構成であれば、少なくとも１つ
のトランジスタについてそのゲート電極には、ゲート電
極の幅方向に設けられた少なくとも２つの接続部を介し
て信号線から駆動信号が入力されるので、従来に比し
て、ゲート電極全域にわたって入力信号が行きわたる時
間が短くなり、駆動信号の入力に対する応答が比較的早
くなる。
のトランジスタについてそのゲート電極には、ゲート電
極の幅方向に設けられた少なくとも２つの接続部を介し
て信号線から駆動信号が入力されるので、従来に比し
て、ゲート電極全域にわたって入力信号が行きわたる時
間が短くなり、駆動信号の入力に対する応答が比較的早
くなる。
【０００９】さらに、本発明に係る請求項３記載のドラ
イバ回路は、請求項２記載のドライバ回路において、前
記接続部を、前記各トランジスタごとに２つ以上設け
た。このような構成であれば、各ゲート電極には、少な
くとも２つの接続部を介して信号線から駆動信号が入力
されるので、従来に比して、ゲート電極全域にわたって
入力信号が行きわたる時間が短くなり、駆動信号の入力
に対する応答が比較的早くなる。
イバ回路は、請求項２記載のドライバ回路において、前
記接続部を、前記各トランジスタごとに２つ以上設け
た。このような構成であれば、各ゲート電極には、少な
くとも２つの接続部を介して信号線から駆動信号が入力
されるので、従来に比して、ゲート電極全域にわたって
入力信号が行きわたる時間が短くなり、駆動信号の入力
に対する応答が比較的早くなる。
【００１０】さらに、本発明に係る請求項４記載のドラ
イバ回路は、請求項２記載のドライバ回路において、前
記接続部を、前記トランジスタの１つを除き２つ以上設
けた。このような構成であれば、１つのトランジスタを
除き残りすべてのトランジスタについて各ゲート電極に
は、少なくとも２つの接続部を介して信号線から駆動信
号が入力されるので、従来に比して、ゲート電極全域に
わたって入力信号が行きわたる時間が短くなり、駆動信
号の入力に対する応答が比較的早くなる。
イバ回路は、請求項２記載のドライバ回路において、前
記接続部を、前記トランジスタの１つを除き２つ以上設
けた。このような構成であれば、１つのトランジスタを
除き残りすべてのトランジスタについて各ゲート電極に
は、少なくとも２つの接続部を介して信号線から駆動信
号が入力されるので、従来に比して、ゲート電極全域に
わたって入力信号が行きわたる時間が短くなり、駆動信
号の入力に対する応答が比較的早くなる。
【００１１】さらに、本発明に係る請求項５記載のドラ
イバ回路は、請求項２ないし４のいずれかに記載のドラ
イバ回路において、前記接続部の数を、前記複数のトラ
ンジスタのうち少なくとも２つのものについて異ならせ
た。このような構成であれば、少なくとも２つのトラン
ジスタのゲート電極には、異なる個数の接続部を介して
信号線から駆動信号が入力されるので、それら各トラン
ジスタごとにゲート電極全域にわたって入力信号が行き
わたる時間がそれぞれ異なる。したがって、それらトラ
ンジスタのスイッチングがそれぞれ異なるタイミングで
開始されることとなる。
イバ回路は、請求項２ないし４のいずれかに記載のドラ
イバ回路において、前記接続部の数を、前記複数のトラ
ンジスタのうち少なくとも２つのものについて異ならせ
た。このような構成であれば、少なくとも２つのトラン
ジスタのゲート電極には、異なる個数の接続部を介して
信号線から駆動信号が入力されるので、それら各トラン
ジスタごとにゲート電極全域にわたって入力信号が行き
わたる時間がそれぞれ異なる。したがって、それらトラ
ンジスタのスイッチングがそれぞれ異なるタイミングで
開始されることとなる。
【００１２】ここで、接続部の数は、複数のトランジス
タのうち少なくとも２つのものについて異なっていれば
よく、例えば、５つのトランジスタのうち１つのトラン
ジスタの接続部の数が２つであり、他の４つのトランジ
スタの接続部の数が３つであるような場合でもよいし、
５つのトランジスタのうち各トランジスタの接続部の数
がそれぞれ異なるような場合でもよい。
タのうち少なくとも２つのものについて異なっていれば
よく、例えば、５つのトランジスタのうち１つのトラン
ジスタの接続部の数が２つであり、他の４つのトランジ
スタの接続部の数が３つであるような場合でもよいし、
５つのトランジスタのうち各トランジスタの接続部の数
がそれぞれ異なるような場合でもよい。
【００１３】さらに、本発明に係る請求項６記載のドラ
イバ回路は、複数のトランジスタを有し、単一の駆動信
号を前記各トランジスタに与えて駆動することにより負
荷を駆動する半導体集積回路からなるドライバ回路であ
って、前記トランジスタと絶縁層を隔てて形成される前
記駆動信号を与えるための信号線と、前記トランジスタ
のゲート電極とを接続する接続部を、前記ゲート電極の
幅方向に設けるとともに、前記複数のトランジスタのう
ち少なくとも２つのものについて、前記接続部の数を異
ならせた。
イバ回路は、複数のトランジスタを有し、単一の駆動信
号を前記各トランジスタに与えて駆動することにより負
荷を駆動する半導体集積回路からなるドライバ回路であ
って、前記トランジスタと絶縁層を隔てて形成される前
記駆動信号を与えるための信号線と、前記トランジスタ
のゲート電極とを接続する接続部を、前記ゲート電極の
幅方向に設けるとともに、前記複数のトランジスタのう
ち少なくとも２つのものについて、前記接続部の数を異
ならせた。
【００１４】このような構成であれば、少なくとも２つ
のトランジスタのゲート電極には、異なる個数の接続部
を介して信号線から駆動信号が入力されるので、それら
各トランジスタごとにゲート電極全域にわたって入力信
号が行きわたる時間がそれぞれ異なる。したがって、そ
れらトランジスタのスイッチングがそれぞれ異なるタイ
ミングで開始されることとなる。
のトランジスタのゲート電極には、異なる個数の接続部
を介して信号線から駆動信号が入力されるので、それら
各トランジスタごとにゲート電極全域にわたって入力信
号が行きわたる時間がそれぞれ異なる。したがって、そ
れらトランジスタのスイッチングがそれぞれ異なるタイ
ミングで開始されることとなる。
【００１５】さらに、本発明に係る請求項７記載のドラ
イバ回路は、請求項５および６のいずれかに記載のドラ
イバ回路において、前記接続部の数を、前記各トランジ
スタごとに異ならせた。このような構成であれば、各ト
ランジスタのゲート電極には、それぞれ異なる個数の接
続部を介して信号線から駆動信号が入力されるので、そ
れら各トランジスタごとにゲート電極全域にわたって入
力信号が行きわたる時間がそれぞれ異なる。したがっ
て、それらトランジスタのスイッチングがそれぞれ異な
るタイミングで開始されることとなる。
イバ回路は、請求項５および６のいずれかに記載のドラ
イバ回路において、前記接続部の数を、前記各トランジ
スタごとに異ならせた。このような構成であれば、各ト
ランジスタのゲート電極には、それぞれ異なる個数の接
続部を介して信号線から駆動信号が入力されるので、そ
れら各トランジスタごとにゲート電極全域にわたって入
力信号が行きわたる時間がそれぞれ異なる。したがっ
て、それらトランジスタのスイッチングがそれぞれ異な
るタイミングで開始されることとなる。
【００１６】一方、上記目的を達成するために、本発明
に係る請求項８記載のドライバ回路の製造方法は、複数
のトランジスタを有し、単一の駆動信号を前記各トラン
ジスタに与えて駆動することにより負荷を駆動する半導
体集積回路からなるドライバ回路の製造方法であって、
半導体領域を含む基板上に前記各トランジスタのゲート
電極を形成するゲート電極形成工程と、前記トランジス
タ上に絶縁層を形成する絶縁層形成工程と、前記絶縁層
よりも上層に形成される前記駆動信号を与えるための信
号線と前記ゲート電極とを接続するためのコンタクトホ
ールを前記絶縁層に形成するコンタクトホール形成工程
と、前記絶縁層上に前記信号線を形成する配線層形成工
程とを含み、前記コンタクトホール形成工程は、前記コ
ンタクトホールを、前記複数のトランジスタのうち少な
くとも１つのものについて２つ以上形成する。
に係る請求項８記載のドライバ回路の製造方法は、複数
のトランジスタを有し、単一の駆動信号を前記各トラン
ジスタに与えて駆動することにより負荷を駆動する半導
体集積回路からなるドライバ回路の製造方法であって、
半導体領域を含む基板上に前記各トランジスタのゲート
電極を形成するゲート電極形成工程と、前記トランジス
タ上に絶縁層を形成する絶縁層形成工程と、前記絶縁層
よりも上層に形成される前記駆動信号を与えるための信
号線と前記ゲート電極とを接続するためのコンタクトホ
ールを前記絶縁層に形成するコンタクトホール形成工程
と、前記絶縁層上に前記信号線を形成する配線層形成工
程とを含み、前記コンタクトホール形成工程は、前記コ
ンタクトホールを、前記複数のトランジスタのうち少な
くとも１つのものについて２つ以上形成する。
【００１７】ここで、コンタクトホール形成工程は、コ
ンタクトホールを、複数のトランジスタのうち少なくと
も１つのものについて２つ以上形成すればどのような工
程であってもよいが、具体的態様としては、例えば、コ
ンタクトホールを、各トランジスタごとに２つ以上形成
する。また、コンタクトホール形成工程の他の具体的態
様としては、コンタクトホールを、トランジスタの一つ
を除き２つ以上形成する。
ンタクトホールを、複数のトランジスタのうち少なくと
も１つのものについて２つ以上形成すればどのような工
程であってもよいが、具体的態様としては、例えば、コ
ンタクトホールを、各トランジスタごとに２つ以上形成
する。また、コンタクトホール形成工程の他の具体的態
様としては、コンタクトホールを、トランジスタの一つ
を除き２つ以上形成する。
【００１８】また、コンタクトホール形成工程の他の具
体的態様としては、コンタクトホールの数が複数のトラ
ンジスタのうち少なくとも２つのものについて異なるよ
うに、コンタクトホールを形成する。したがって、複数
のトランジスタのうち少なくとも２つのトランジスタに
ついてスイッチングがそれぞれ異なるタイミングで開始
されることとなるので、請求項８記載のドライバ回路の
製造方法に比して、それらトランジスタに電流を供給す
る電源線の電圧が大きく変動することがなく、電流ノイ
ズが低減し、出力に大きなノイズが発生しにくくなると
いう効果も得られる。特に、高出力のトランジスタのよ
うに、ゲート幅が比較的大きいトランジスタに対して
は、スイッチングの高速化の効果およびスイッチングの
ずれの効果も大きいので適用が好適である。
体的態様としては、コンタクトホールの数が複数のトラ
ンジスタのうち少なくとも２つのものについて異なるよ
うに、コンタクトホールを形成する。したがって、複数
のトランジスタのうち少なくとも２つのトランジスタに
ついてスイッチングがそれぞれ異なるタイミングで開始
されることとなるので、請求項８記載のドライバ回路の
製造方法に比して、それらトランジスタに電流を供給す
る電源線の電圧が大きく変動することがなく、電流ノイ
ズが低減し、出力に大きなノイズが発生しにくくなると
いう効果も得られる。特に、高出力のトランジスタのよ
うに、ゲート幅が比較的大きいトランジスタに対して
は、スイッチングの高速化の効果およびスイッチングの
ずれの効果も大きいので適用が好適である。
【００１９】また、コンタクトホール形成工程の他の具
体的態様としては、コンタクトホールの数が各トランジ
スタごとにそれぞれ異なるように、コンタクトホールを
形成する。
体的態様としては、コンタクトホールの数が各トランジ
スタごとにそれぞれ異なるように、コンタクトホールを
形成する。
【００２０】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図面を参照しながら説明する。図１ないし図５は、本
発明に係るドライバ回路およびその製造方法の第１の実
施の形態を示す図である。本実施の形態は、本発明に係
るドライバ回路およびその製造方法を、図１に示すよう
に、単一の駆動信号を各トランジスタＴr1〜Ｔr4に与え
て駆動することにより負荷を駆動する多層配線構造の半
導体集積回路からなるドライバ回路において、駆動信号
の入力に対する応答に遅れが生ずるのを防止する場合に
ついて適用したものである。
を図面を参照しながら説明する。図１ないし図５は、本
発明に係るドライバ回路およびその製造方法の第１の実
施の形態を示す図である。本実施の形態は、本発明に係
るドライバ回路およびその製造方法を、図１に示すよう
に、単一の駆動信号を各トランジスタＴr1〜Ｔr4に与え
て駆動することにより負荷を駆動する多層配線構造の半
導体集積回路からなるドライバ回路において、駆動信号
の入力に対する応答に遅れが生ずるのを防止する場合に
ついて適用したものである。
【００２１】まず、本発明を適用したドライバ回路１０
の構成を図１および図２を参照しながら説明する。図１
は、ドライバ回路１０を積層方向から見た平面図であ
り、図２は、図１中のＡ−Ａ'線、Ｂ−Ｂ'線およびＣ−
Ｃ'線に沿った断面図である。ドライバ回路１０は、図
１および図２に示すように、多層配線構造の半導体集積
回路からなり、例えば、４つのトランジスタＴr1〜Ｔr4
を有し、単一の駆動信号を各トランジスタＴr1〜Ｔr4に
与えて駆動することにより負荷を駆動するようになって
いる。具体的に、ドライバ回路１０を構成する半導体集
積回路は、図示しないが、半導体基板１１と、半導体基
板１１上に形成された絶縁層１４と、絶縁層１４上に形
成された配線層とからなっている。
の構成を図１および図２を参照しながら説明する。図１
は、ドライバ回路１０を積層方向から見た平面図であ
り、図２は、図１中のＡ−Ａ'線、Ｂ−Ｂ'線およびＣ−
Ｃ'線に沿った断面図である。ドライバ回路１０は、図
１および図２に示すように、多層配線構造の半導体集積
回路からなり、例えば、４つのトランジスタＴr1〜Ｔr4
を有し、単一の駆動信号を各トランジスタＴr1〜Ｔr4に
与えて駆動することにより負荷を駆動するようになって
いる。具体的に、ドライバ回路１０を構成する半導体集
積回路は、図示しないが、半導体基板１１と、半導体基
板１１上に形成された絶縁層１４と、絶縁層１４上に形
成された配線層とからなっている。
【００２２】半導体基板１１上には、各トランジスタＴ
r1〜Ｔr4のゲート電極としてポリシリコンからなるゲー
ト電極Ｇ1〜Ｇ4が形成されている。ここで、ポリシリコ
ンのシート抵抗は、１００〔Ω／□〕、各ゲート幅は、
例えば、８０〔μｍ〕程度である。配線層には、駆動信
号を与えるためのアルミニウム合金からなる信号線Ｌs
が、各ゲート電極Ｇ1〜Ｇ4の端部を通過するようにそれ
らと直交して形成されているとともに、信号線Ｌs1〜Ｌ
s4が、各ゲート電極Ｇ1〜Ｇ4上を通過するようにそれら
と平行して形成されている。各信号線Ｌs1〜Ｌs4は、そ
の一端で信号線Ｌsに接続している。ここで、アルミニ
ウム合金のシート抵抗は、５０〔ｍΩ／□〕である。
r1〜Ｔr4のゲート電極としてポリシリコンからなるゲー
ト電極Ｇ1〜Ｇ4が形成されている。ここで、ポリシリコ
ンのシート抵抗は、１００〔Ω／□〕、各ゲート幅は、
例えば、８０〔μｍ〕程度である。配線層には、駆動信
号を与えるためのアルミニウム合金からなる信号線Ｌs
が、各ゲート電極Ｇ1〜Ｇ4の端部を通過するようにそれ
らと直交して形成されているとともに、信号線Ｌs1〜Ｌ
s4が、各ゲート電極Ｇ1〜Ｇ4上を通過するようにそれら
と平行して形成されている。各信号線Ｌs1〜Ｌs4は、そ
の一端で信号線Ｌsに接続している。ここで、アルミニ
ウム合金のシート抵抗は、５０〔ｍΩ／□〕である。
【００２３】各ゲート電極Ｇ1〜Ｇ4上には、コンタクト
ホールＨ11〜Ｈ43がそれぞれ３つずつ設けられている。
すなわち、各ゲート電極Ｇ1〜Ｇ4と信号線Ｌsとが積層
方向からみて交差する位置には、それら配線を接続する
コンタクトホールＨ11，Ｈ21，Ｈ31，Ｈ41が形成されて
いるとともに、各信号線Ｌs1〜Ｌs4上には、それぞれ２
つのコンタクトホールＨ12，Ｈ13，Ｈ22，Ｈ23，Ｈ32，
Ｈ33，Ｈ42，Ｈ43が形成されている。
ホールＨ11〜Ｈ43がそれぞれ３つずつ設けられている。
すなわち、各ゲート電極Ｇ1〜Ｇ4と信号線Ｌsとが積層
方向からみて交差する位置には、それら配線を接続する
コンタクトホールＨ11，Ｈ21，Ｈ31，Ｈ41が形成されて
いるとともに、各信号線Ｌs1〜Ｌs4上には、それぞれ２
つのコンタクトホールＨ12，Ｈ13，Ｈ22，Ｈ23，Ｈ32，
Ｈ33，Ｈ42，Ｈ43が形成されている。
【００２４】次に、ドライバ回路１０のより具体的な構
成を図３ないし図５を参照しながら説明する。図３は、
図１における波線領域１００を拡大した図である。図４
は、図３中のＡ−Ａ’線に沿った断面図である。図５
は、図３中のＢ−Ｂ’線に沿った断面図である。図３な
いし図５において、ゲート電極Ｇ3は、半導体基板１１
上に形成されたゲート絶縁層２１およびパッド状絶縁層
１７上に配置されている。そして、パッド状絶縁層１７
が形成された領域のゲート電極Ｇ3上に、コンタクトホ
ールＨ32が形成されている。さらに、ゲート電極Ｇ
3は、その各端部が素子分離領域１２を構成する絶縁層
１２上に配置され、ゲート電極Ｇ3の各端部には、コン
タクトホールＨ31，Ｈ33が形成されている。
成を図３ないし図５を参照しながら説明する。図３は、
図１における波線領域１００を拡大した図である。図４
は、図３中のＡ−Ａ’線に沿った断面図である。図５
は、図３中のＢ−Ｂ’線に沿った断面図である。図３な
いし図５において、ゲート電極Ｇ3は、半導体基板１１
上に形成されたゲート絶縁層２１およびパッド状絶縁層
１７上に配置されている。そして、パッド状絶縁層１７
が形成された領域のゲート電極Ｇ3上に、コンタクトホ
ールＨ32が形成されている。さらに、ゲート電極Ｇ
3は、その各端部が素子分離領域１２を構成する絶縁層
１２上に配置され、ゲート電極Ｇ3の各端部には、コン
タクトホールＨ31，Ｈ33が形成されている。
【００２５】同様に、ゲート電極Ｇ4は、半導体基板１
１上に形成されたゲート絶縁層２１およびパッド状絶縁
層１５上に配置されている。そして、パッド状絶縁層１
５が形成された領域のゲート電極Ｇ4上に、コンタクト
ホールＨ42が形成されている。さらに、ゲート電極Ｇ4
は、その各端部が素子分離領域１２を構成する絶縁層上
に配置され、ゲート電極Ｇ4の各端部には、コンタクト
ホールＨ41，Ｈ43が形成されている。
１上に形成されたゲート絶縁層２１およびパッド状絶縁
層１５上に配置されている。そして、パッド状絶縁層１
５が形成された領域のゲート電極Ｇ4上に、コンタクト
ホールＨ42が形成されている。さらに、ゲート電極Ｇ4
は、その各端部が素子分離領域１２を構成する絶縁層上
に配置され、ゲート電極Ｇ4の各端部には、コンタクト
ホールＨ41，Ｈ43が形成されている。
【００２６】ゲート電極Ｇ3，Ｇ4のそれそれの両側の半
導体基板１１には、ソース領域またはドレイン領域を構
成する不純物層（以下、「ソース／ドレイン領域の不純
物層」ともいう。）２４，２５，２６が形成されてい
る。ソース／ドレイン領域の不純物層２４〜２６上の一
部の領域には、例えば、チタンシリサイド層等のシリサ
イド層３３，３４，３５が形成されている。シリサイド
層３３〜３５は、コンタクトホール５１，５２，５３を
介して図示しない配線層と電気的に接続されている。こ
の配線層は、ソース／ドレイン領域の不純物層２４〜２
６に電流を供給するためのものである。
導体基板１１には、ソース領域またはドレイン領域を構
成する不純物層（以下、「ソース／ドレイン領域の不純
物層」ともいう。）２４，２５，２６が形成されてい
る。ソース／ドレイン領域の不純物層２４〜２６上の一
部の領域には、例えば、チタンシリサイド層等のシリサ
イド層３３，３４，３５が形成されている。シリサイド
層３３〜３５は、コンタクトホール５１，５２，５３を
介して図示しない配線層と電気的に接続されている。こ
の配線層は、ソース／ドレイン領域の不純物層２４〜２
６に電流を供給するためのものである。
【００２７】シリサイド層３３〜３５は、ソース／ドレ
イン領域の不純物層２４〜２６上の一部、より具体的に
は、不純物層２４〜２６上であってゲート電極Ｇ3，Ｇ4
と離れた位置に形成されている。そのため、シリサイド
層３３〜３５が形成されている領域以外の不純物層２４
〜２６上およびゲート電極Ｇ3，Ｇ4上には、サリサイド
プロテクションとしての、酸化シリコン層、チッ化シリ
コン層等のプロテクト絶縁層３１が配置されている。
イン領域の不純物層２４〜２６上の一部、より具体的に
は、不純物層２４〜２６上であってゲート電極Ｇ3，Ｇ4
と離れた位置に形成されている。そのため、シリサイド
層３３〜３５が形成されている領域以外の不純物層２４
〜２６上およびゲート電極Ｇ3，Ｇ4上には、サリサイド
プロテクションとしての、酸化シリコン層、チッ化シリ
コン層等のプロテクト絶縁層３１が配置されている。
【００２８】また、ゲート電極Ｇ3の下には、パッド状
絶縁層１７が形成されている。同様に、ゲート電極Ｇ4
の下には、パッド状絶縁層１５が形成されている。ゲー
ト電極Ｇ3におけるパッド状絶縁層１７上に位置する部
分は、パッド状絶縁層１７が形成されていない領域のゲ
ート電極Ｇ3に比べて幅が大きく、その平面形状が大き
く形成されている。同様に、ゲート電極Ｇ4におけるパ
ッド状絶縁層１５上に位置する部分は、パッド状絶縁層
１５が形成されていない領域のゲート電極Ｇ4に比べて
幅が大きく、その平面形状が大きく形成されている。ゲ
ート電極Ｇ3，Ｇ4をこのようにすることで、ゲート電極
Ｇ3，Ｇ4上でのコンタクトホールＨ32，Ｈ42の形成領域
が広がり、その形成が容易となる。
絶縁層１７が形成されている。同様に、ゲート電極Ｇ4
の下には、パッド状絶縁層１５が形成されている。ゲー
ト電極Ｇ3におけるパッド状絶縁層１７上に位置する部
分は、パッド状絶縁層１７が形成されていない領域のゲ
ート電極Ｇ3に比べて幅が大きく、その平面形状が大き
く形成されている。同様に、ゲート電極Ｇ4におけるパ
ッド状絶縁層１５上に位置する部分は、パッド状絶縁層
１５が形成されていない領域のゲート電極Ｇ4に比べて
幅が大きく、その平面形状が大きく形成されている。ゲ
ート電極Ｇ3，Ｇ4をこのようにすることで、ゲート電極
Ｇ3，Ｇ4上でのコンタクトホールＨ32，Ｈ42の形成領域
が広がり、その形成が容易となる。
【００２９】パッド状絶縁層１５，１７は、コンタクト
ホールＨ32，Ｈ42が形成される領域において、ゲート電
極Ｇ3，Ｇ4の下に形成されている。パッド状絶縁層１
５，１７が半導体基板１１とコンタクトホールＨ32，Ｈ
42との間に存在することにより、コンタクトホール
Ｈ32，Ｈ42を形成する際のストレス等がゲート絶縁層２
１に与える影響を回避でき、トランジスタ特性を低下さ
せることがない。そして、パッド状絶縁層１５，１７
は、上記の機能を充分に達成するために、平面的にみて
ゲート電極Ｇ3，Ｇ4の平面形状より大きいことが好まし
い。
ホールＨ32，Ｈ42が形成される領域において、ゲート電
極Ｇ3，Ｇ4の下に形成されている。パッド状絶縁層１
５，１７が半導体基板１１とコンタクトホールＨ32，Ｈ
42との間に存在することにより、コンタクトホール
Ｈ32，Ｈ42を形成する際のストレス等がゲート絶縁層２
１に与える影響を回避でき、トランジスタ特性を低下さ
せることがない。そして、パッド状絶縁層１５，１７
は、上記の機能を充分に達成するために、平面的にみて
ゲート電極Ｇ3，Ｇ4の平面形状より大きいことが好まし
い。
【００３０】ゲート電極Ｇ3のコンタクトホールＨ31〜
Ｈ33およびゲート電極Ｇ4のコンタクトホールＨ41〜Ｈ
43は、それぞれ等間隔で形成されている。このように、
コンタクトホールＨ31〜Ｈ33，Ｈ41〜Ｈ43が等間隔で複
数設けられることで、ゲート電極Ｇ3，Ｇ4により均等に
所定の電位を印加できる。コンタクトホールＨ31〜
Ｈ33，Ｈ41〜Ｈ43をこのように配置するためには、パッ
ド状絶縁層１５，１７も等間隔で形成される。すなわ
ち、パッド状絶縁層１７とゲート電極Ｇ3の一端とは、
所定間隔Ｗ２を有しており、かつ、パッド状絶縁層１７
とゲート電極Ｇ3の他端とは、所定間隔Ｗ２を有してい
る。また、パッド状絶縁層１７は、ソース／ドレイン領
域の不純物層２５，２６に隣接して形成され、かつ、シ
リサイド層３４，３５の間に配置されている。
Ｈ33およびゲート電極Ｇ4のコンタクトホールＨ41〜Ｈ
43は、それぞれ等間隔で形成されている。このように、
コンタクトホールＨ31〜Ｈ33，Ｈ41〜Ｈ43が等間隔で複
数設けられることで、ゲート電極Ｇ3，Ｇ4により均等に
所定の電位を印加できる。コンタクトホールＨ31〜
Ｈ33，Ｈ41〜Ｈ43をこのように配置するためには、パッ
ド状絶縁層１５，１７も等間隔で形成される。すなわ
ち、パッド状絶縁層１７とゲート電極Ｇ3の一端とは、
所定間隔Ｗ２を有しており、かつ、パッド状絶縁層１７
とゲート電極Ｇ3の他端とは、所定間隔Ｗ２を有してい
る。また、パッド状絶縁層１７は、ソース／ドレイン領
域の不純物層２５，２６に隣接して形成され、かつ、シ
リサイド層３４，３５の間に配置されている。
【００３１】同様に、パッド状絶縁層１５とゲート電極
Ｇ4の一端とは、所定間隔Ｗ２を有しており、かつ、パ
ッド状絶縁層１５とゲート電極Ｇ4の他端とは、所定間
隔Ｗ２を有している。また、パッド状絶縁層１５は、ソ
ース／ドレイン領域の不純物層２４，２５に隣接して形
成され、かつ、シリサイド層３３，３４の間に配置され
ている。
Ｇ4の一端とは、所定間隔Ｗ２を有しており、かつ、パ
ッド状絶縁層１５とゲート電極Ｇ4の他端とは、所定間
隔Ｗ２を有している。また、パッド状絶縁層１５は、ソ
ース／ドレイン領域の不純物層２４，２５に隣接して形
成され、かつ、シリサイド層３３，３４の間に配置され
ている。
【００３２】ゲート電極Ｇ3は、コンタクトホールＨ31
〜Ｈ33を介して配線層の信号線Ｌs3と電気的に接続され
ている。同様に、ゲート電極Ｇ4は、コンタクトホール
Ｈ41〜Ｈ43を介して配線層の信号線Ｌs4と電気的に接続
されている。これらの信号線Ｌs3，Ｌs4は、ゲート電極
Ｇ3，Ｇ4に電流を供給するためのものであり、ゲート電
極への電流の供給経路を短くするために、複数のコンタ
クトホールＨ31〜Ｈ33，Ｈ41〜Ｈ43を介してゲート電極
Ｇ3，Ｇ4と接続されている。
〜Ｈ33を介して配線層の信号線Ｌs3と電気的に接続され
ている。同様に、ゲート電極Ｇ4は、コンタクトホール
Ｈ41〜Ｈ43を介して配線層の信号線Ｌs4と電気的に接続
されている。これらの信号線Ｌs3，Ｌs4は、ゲート電極
Ｇ3，Ｇ4に電流を供給するためのものであり、ゲート電
極への電流の供給経路を短くするために、複数のコンタ
クトホールＨ31〜Ｈ33，Ｈ41〜Ｈ43を介してゲート電極
Ｇ3，Ｇ4と接続されている。
【００３３】なお、本実施の形態のトランジスタＴ3，
Ｔ4において、そのサイズを例示すると、全体の幅Ｗ１
は、１００〔μｍ〕程度、パッド状絶縁層１５の島によ
って分割された各セグメントの幅Ｗ２は、４０〔μｍ〕
程度である。次に、ドライバ回路１０の製造方法を説明
する。ドライバ回路１０は、次のように製造される。
Ｔ4において、そのサイズを例示すると、全体の幅Ｗ１
は、１００〔μｍ〕程度、パッド状絶縁層１５の島によ
って分割された各セグメントの幅Ｗ２は、４０〔μｍ〕
程度である。次に、ドライバ回路１０の製造方法を説明
する。ドライバ回路１０は、次のように製造される。
【００３４】まず、図４および図５に示すように、半導
体基板１１の表面上にＬＯＣＯＳ法またはトレンチアイ
ソレーション法により素子分離領域１２およびパッド状
絶縁層１５，１７を形成する。次に、半導体基板１１上
に熱酸化法によりゲート絶縁層２１を形成し、ゲート絶
縁層２１上にフォトリソグラフィー技術等によりドープ
トポリシリコンからなるゲート電極Ｇ3，Ｇ4を形成す
る。これが本発明のゲート電極形成工程に対応する。
体基板１１の表面上にＬＯＣＯＳ法またはトレンチアイ
ソレーション法により素子分離領域１２およびパッド状
絶縁層１５，１７を形成する。次に、半導体基板１１上
に熱酸化法によりゲート絶縁層２１を形成し、ゲート絶
縁層２１上にフォトリソグラフィー技術等によりドープ
トポリシリコンからなるゲート電極Ｇ3，Ｇ4を形成す
る。これが本発明のゲート電極形成工程に対応する。
【００３５】次に、ゲート電極Ｇ3，Ｇ4をマスクとして
イオン注入することにより、半導体基板１１に、例え
ば、ＬＤＤ構造を構成する低濃度の不純物層などのエク
ステンション層（図示せず）を形成する。このエクステ
ンション層は、デバイスの構造によって必要に応じて形
成する。次いで、ゲート電極Ｇ3，Ｇ4の両側壁に公知の
方法によりサイドウォールスペーサ２７を設け、ゲート
電極Ｇ3，Ｇ4およびサイドウォールスペーサ２７をマス
クとしてイオン注入した後アニールすることにより、半
導体基板１１にソース／ドレイン領域の不純物層２４〜
２６を形成する。
イオン注入することにより、半導体基板１１に、例え
ば、ＬＤＤ構造を構成する低濃度の不純物層などのエク
ステンション層（図示せず）を形成する。このエクステ
ンション層は、デバイスの構造によって必要に応じて形
成する。次いで、ゲート電極Ｇ3，Ｇ4の両側壁に公知の
方法によりサイドウォールスペーサ２７を設け、ゲート
電極Ｇ3，Ｇ4およびサイドウォールスペーサ２７をマス
クとしてイオン注入した後アニールすることにより、半
導体基板１１にソース／ドレイン領域の不純物層２４〜
２６を形成する。
【００３６】次いで、ゲート電極Ｇ3，Ｇ4およびソース
／ドレイン領域の不純物層２４〜２６を含む全面上に、
ＣＶＤ法によりプロテクト絶縁層のための絶縁層を堆積
する。プロテクト絶縁層としては、酸化シリコン、窒化
シリコンなどを用いることができる。その後、通常のフ
ォトリソ工程および反応性イオンエッチングによるエッ
チング工程により所定領域に開口部を形成して、プロテ
クト絶縁層３１（絶縁層１４に相当）を形成する。開口
部は、後述するシリサイド層３３〜３５が形成される領
域に形成する。次いで、この開口部により露出したソー
ス／ドレイン領域の不純物層２４〜２６を含む全面に、
チタン層などのシリサイド層のための金属層（図示せ
ず）を堆積する。この後、熱処理を施すことにより、不
純物層２４〜２６の露出面にシリサイド層３３〜３５を
形成する。そして、シリサイド層３３〜３５を含む全面
に層間絶縁層３２（絶縁層１４に相当）を堆積する。
／ドレイン領域の不純物層２４〜２６を含む全面上に、
ＣＶＤ法によりプロテクト絶縁層のための絶縁層を堆積
する。プロテクト絶縁層としては、酸化シリコン、窒化
シリコンなどを用いることができる。その後、通常のフ
ォトリソ工程および反応性イオンエッチングによるエッ
チング工程により所定領域に開口部を形成して、プロテ
クト絶縁層３１（絶縁層１４に相当）を形成する。開口
部は、後述するシリサイド層３３〜３５が形成される領
域に形成する。次いで、この開口部により露出したソー
ス／ドレイン領域の不純物層２４〜２６を含む全面に、
チタン層などのシリサイド層のための金属層（図示せ
ず）を堆積する。この後、熱処理を施すことにより、不
純物層２４〜２６の露出面にシリサイド層３３〜３５を
形成する。そして、シリサイド層３３〜３５を含む全面
に層間絶縁層３２（絶縁層１４に相当）を堆積する。
【００３７】ここで、プロテクト絶縁層３１および層間
絶縁層３２を形成する工程が本発明の絶縁層形成工程に
対応する。次に、通常のフォトリソ工程および反応性イ
オンエッチングによるエッチング工程により、ゲート電
極Ｇ3上の層間絶縁層３２およびプロテクト絶縁層３１
にコンタクトホールＨ31〜Ｈ33を形成するとともに、ゲ
ート電極Ｇ4上の層間絶縁層３２およびプロテクト絶縁
層３１にコンタクトホールＨ41〜Ｈ43を形成する。これ
が本発明のコンタクトホール形成工程に対応する。
絶縁層３２を形成する工程が本発明の絶縁層形成工程に
対応する。次に、通常のフォトリソ工程および反応性イ
オンエッチングによるエッチング工程により、ゲート電
極Ｇ3上の層間絶縁層３２およびプロテクト絶縁層３１
にコンタクトホールＨ31〜Ｈ33を形成するとともに、ゲ
ート電極Ｇ4上の層間絶縁層３２およびプロテクト絶縁
層３１にコンタクトホールＨ41〜Ｈ43を形成する。これ
が本発明のコンタクトホール形成工程に対応する。
【００３８】そして、コンタクトホールＨ31〜Ｈ33，Ｈ
41〜Ｈ43内および層間絶縁層３２上には、スパッタリン
グ等によりアルミニウム合金からなる金属層を堆積させ
る。これにより、ゲート電極Ｇ3，Ｇ4が、コンタクトホ
ールＨ31〜Ｈ33，Ｈ41〜Ｈ43を介して信号線Ｌs3，Ｌs4
と電気的に接続される。そして、その上に塗布されたレ
ジストに対して、配線パターンに応じて作成されたマス
クを用いてパターニングし、その後にアルミニウム薄膜
に対してエッチングを行うことにより配線層を形成す
る。これが本発明の配線層形成工程に対応する。
41〜Ｈ43内および層間絶縁層３２上には、スパッタリン
グ等によりアルミニウム合金からなる金属層を堆積させ
る。これにより、ゲート電極Ｇ3，Ｇ4が、コンタクトホ
ールＨ31〜Ｈ33，Ｈ41〜Ｈ43を介して信号線Ｌs3，Ｌs4
と電気的に接続される。そして、その上に塗布されたレ
ジストに対して、配線パターンに応じて作成されたマス
クを用いてパターニングし、その後にアルミニウム薄膜
に対してエッチングを行うことにより配線層を形成す
る。これが本発明の配線層形成工程に対応する。
【００３９】なお、ゲート電極Ｇ1，Ｇ2が存在する側
も、これと同様の工程によりゲート電極Ｇ3，Ｇ4と同時
に形成することができる。次に、上記第１の実施の形態
の動作を説明する。ドライバ制御回路等によりドライバ
回路１０に駆動信号を与えると、各ゲート電極Ｇ1〜Ｇ4
には、３つのコンタクトホールを介して信号線Ｌs，Ｌ
s1〜Ｌs4から駆動信号が入力される。
も、これと同様の工程によりゲート電極Ｇ3，Ｇ4と同時
に形成することができる。次に、上記第１の実施の形態
の動作を説明する。ドライバ制御回路等によりドライバ
回路１０に駆動信号を与えると、各ゲート電極Ｇ1〜Ｇ4
には、３つのコンタクトホールを介して信号線Ｌs，Ｌ
s1〜Ｌs4から駆動信号が入力される。
【００４０】このため、各ゲート電極Ｇ1〜Ｇ4にコンタ
クトを１つしか形成しない場合に比して、ゲート電極全
域にわたって入力信号が行きわたる時間が短くなり、駆
動信号の入力に対する応答が比較的早くなる。
クトを１つしか形成しない場合に比して、ゲート電極全
域にわたって入力信号が行きわたる時間が短くなり、駆
動信号の入力に対する応答が比較的早くなる。
【００４１】
【実施例】次に、本発明の実施例を図６を参照しながら
説明する。図６は、駆動信号および出力信号を示すタイ
ムチャートである。図６において、点線は、本実施の
形態におけるドライバ回路１０からの出力信号を、波線
は、従来のドライバ回路からの出力信号を、一点鎖線
は、両ドライバ回路に与える駆動信号を示している。
説明する。図６は、駆動信号および出力信号を示すタイ
ムチャートである。図６において、点線は、本実施の
形態におけるドライバ回路１０からの出力信号を、波線
は、従来のドライバ回路からの出力信号を、一点鎖線
は、両ドライバ回路に与える駆動信号を示している。
【００４２】従来では、図６の波線に示すように、ハ
イレベルである時間がおよそ４０〔ｎｓ〕の駆動信号
（図６の一点鎖線）を従来のドライバ回路に与える
と、そのドライバ回路からの出力信号は、駆動信号の立
ち上がりからおよそ１０〔ｎｓ〕の遅れをもって立ち上
がり、駆動信号の立ち下がりからおよそ１９〔ｎｓ〕の
遅れをもって立ち下がっていることが分かる。
イレベルである時間がおよそ４０〔ｎｓ〕の駆動信号
（図６の一点鎖線）を従来のドライバ回路に与える
と、そのドライバ回路からの出力信号は、駆動信号の立
ち上がりからおよそ１０〔ｎｓ〕の遅れをもって立ち上
がり、駆動信号の立ち下がりからおよそ１９〔ｎｓ〕の
遅れをもって立ち下がっていることが分かる。
【００４３】これに対し、本発明では、図６の点線に
示すように、同駆動信号（図６の一点鎖線）をドライ
バ回路１０に与えると、ドライバ回路１０からの出力信
号は、オーバシュートおよびアンダーシュートがやや大
きいが、駆動信号の立ち上がりからおよそ３〔ｎｓ〕の
遅れをもって立ち上がり、駆動信号の立ち下がりからお
よそ３〔ｎｓ〕の遅れをもって立ち下がっていることが
分かる。
示すように、同駆動信号（図６の一点鎖線）をドライ
バ回路１０に与えると、ドライバ回路１０からの出力信
号は、オーバシュートおよびアンダーシュートがやや大
きいが、駆動信号の立ち上がりからおよそ３〔ｎｓ〕の
遅れをもって立ち上がり、駆動信号の立ち下がりからお
よそ３〔ｎｓ〕の遅れをもって立ち下がっていることが
分かる。
【００４４】したがって、本実施の形態におけるドライ
バ回路１０によれば、従来のドライバ回路に比して、駆
動信号の入力に対する応答が早いということが分かる。
このようにして、本実施の形態では、トランジスタＴr1
〜Ｔr4と絶縁層１４を隔てて形成される信号線Ｌs，Ｌ
s1〜Ｌs4と、トランジスタのゲート電極とを接続するコ
ンタクトホールを、各トランジスタＴr1〜Ｔr4ごとにそ
れぞれ３つずつ設けた。
バ回路１０によれば、従来のドライバ回路に比して、駆
動信号の入力に対する応答が早いということが分かる。
このようにして、本実施の形態では、トランジスタＴr1
〜Ｔr4と絶縁層１４を隔てて形成される信号線Ｌs，Ｌ
s1〜Ｌs4と、トランジスタのゲート電極とを接続するコ
ンタクトホールを、各トランジスタＴr1〜Ｔr4ごとにそ
れぞれ３つずつ設けた。
【００４５】これにより、従来に比して、ゲート電極全
域にわたって入力信号が行きわたる時間が短くなり、駆
動信号の入力に対する応答が比較的早くなる。特に、高
出力のトランジスタのように、ゲート幅が比較的大きい
トランジスタＴr1〜Ｔr4に対しては、スイッチングの高
速化の効果が大きいので適用が好適である。上記第１の
実施の形態において、コンタクトホールＨ11〜Ｈ43は、
請求項１ないし４記載の接続部に対応している。
域にわたって入力信号が行きわたる時間が短くなり、駆
動信号の入力に対する応答が比較的早くなる。特に、高
出力のトランジスタのように、ゲート幅が比較的大きい
トランジスタＴr1〜Ｔr4に対しては、スイッチングの高
速化の効果が大きいので適用が好適である。上記第１の
実施の形態において、コンタクトホールＨ11〜Ｈ43は、
請求項１ないし４記載の接続部に対応している。
【００４６】次に、本発明の第２の実施の形態を図面を
参照しながら説明する。図７ないし図９は、本発明に係
るドライバ回路およびその製造方法の第２の実施の形態
を示す図である。本実施の形態は、本発明に係るドライ
バ回路およびその製造方法を、図７に示すように、単一
の駆動信号を各トランジスタＴr1〜Ｔr4に与えて駆動す
ることにより負荷を駆動する多層配線構造の半導体集積
回路からなるドライバ回路において、駆動信号の入力に
対する応答に遅れが生ずるのを防止するとともに、出力
に発生するノイズを低減する場合について適用したもの
である。
参照しながら説明する。図７ないし図９は、本発明に係
るドライバ回路およびその製造方法の第２の実施の形態
を示す図である。本実施の形態は、本発明に係るドライ
バ回路およびその製造方法を、図７に示すように、単一
の駆動信号を各トランジスタＴr1〜Ｔr4に与えて駆動す
ることにより負荷を駆動する多層配線構造の半導体集積
回路からなるドライバ回路において、駆動信号の入力に
対する応答に遅れが生ずるのを防止するとともに、出力
に発生するノイズを低減する場合について適用したもの
である。
【００４７】まず、本発明を適用したドライバ回路１０
の構成を図７を参照しながら説明する。図７は、ドライ
バ回路１０を積層方向から見た平面図である。ドライバ
回路１０は、図７に示すように、多層配線構造の半導体
集積回路からなり、例えば、４つのトランジスタＴr1〜
Ｔr4を有し、単一の駆動信号を各トランジスタＴr1〜Ｔ
r4に与えて駆動することにより負荷を駆動するようにな
っている。具体的に、ドライバ回路１０を構成する半導
体集積回路は、図示しないが、半導体基板と、半導体基
板上に形成された絶縁層と、絶縁層上に形成された配線
層とからなっている。
の構成を図７を参照しながら説明する。図７は、ドライ
バ回路１０を積層方向から見た平面図である。ドライバ
回路１０は、図７に示すように、多層配線構造の半導体
集積回路からなり、例えば、４つのトランジスタＴr1〜
Ｔr4を有し、単一の駆動信号を各トランジスタＴr1〜Ｔ
r4に与えて駆動することにより負荷を駆動するようにな
っている。具体的に、ドライバ回路１０を構成する半導
体集積回路は、図示しないが、半導体基板と、半導体基
板上に形成された絶縁層と、絶縁層上に形成された配線
層とからなっている。
【００４８】半導体基板１１上には、各トランジスタＴ
r1〜Ｔr4のゲート電極としてポリシリコンからなるゲー
ト電極Ｇ1〜Ｇ4が形成されている。ここで、ポリシリコ
ンのシート抵抗は、１００〔Ω／□〕、各ゲート幅は、
例えば、８０〔μｍ〕程度である。配線層には、駆動信
号を与えるためのアルミニウム合金からなる信号線Ｌs
が、各ゲート電極Ｇ1〜Ｇ4の端部を通過するようにそれ
らと直交して形成されているとともに、信号線Ｌs2〜Ｌ
s4が、各ゲート電極Ｇ2〜Ｇ4上を通過するようにそれら
と平行して形成されている。各信号線Ｌs2〜Ｌs4は、そ
の一端で信号線Ｌsに接続している。ここで、アルミニ
ウム合金のシート抵抗は、５０〔ｍΩ／□〕である。
r1〜Ｔr4のゲート電極としてポリシリコンからなるゲー
ト電極Ｇ1〜Ｇ4が形成されている。ここで、ポリシリコ
ンのシート抵抗は、１００〔Ω／□〕、各ゲート幅は、
例えば、８０〔μｍ〕程度である。配線層には、駆動信
号を与えるためのアルミニウム合金からなる信号線Ｌs
が、各ゲート電極Ｇ1〜Ｇ4の端部を通過するようにそれ
らと直交して形成されているとともに、信号線Ｌs2〜Ｌ
s4が、各ゲート電極Ｇ2〜Ｇ4上を通過するようにそれら
と平行して形成されている。各信号線Ｌs2〜Ｌs4は、そ
の一端で信号線Ｌsに接続している。ここで、アルミニ
ウム合金のシート抵抗は、５０〔ｍΩ／□〕である。
【００４９】次に、ドライバ回路１０のより具体的な構
成を図８を参照しながら説明する。図８は、図７におけ
る波線領域１００を拡大した図である。図８において、
ゲート電極Ｇ3は、半導体基板１１上に形成されたゲー
ト絶縁層２１およびパッド状絶縁層１７上に配置されて
いる。そして、パッド状絶縁層１７が形成された領域の
ゲート電極Ｇ3上に、コンタクトホールＨ32が形成され
ている。さらに、ゲート電極Ｇ3は、その各端部が素子
分離領域１２を構成する絶縁層１２上に配置され、ゲー
ト電極Ｇ3の各端部には、コンタクトホールＨ31，Ｈ33
が形成されている。
成を図８を参照しながら説明する。図８は、図７におけ
る波線領域１００を拡大した図である。図８において、
ゲート電極Ｇ3は、半導体基板１１上に形成されたゲー
ト絶縁層２１およびパッド状絶縁層１７上に配置されて
いる。そして、パッド状絶縁層１７が形成された領域の
ゲート電極Ｇ3上に、コンタクトホールＨ32が形成され
ている。さらに、ゲート電極Ｇ3は、その各端部が素子
分離領域１２を構成する絶縁層１２上に配置され、ゲー
ト電極Ｇ3の各端部には、コンタクトホールＨ31，Ｈ33
が形成されている。
【００５０】同様に、ゲート電極Ｇ4は、半導体基板１
１上に形成されたゲート絶縁層２１およびパッド状絶縁
層１５，１６上に配置されている。そして、パッド状絶
縁層１５，１６が形成された領域のゲート電極Ｇ4上
に、コンタクトホールＨ42，Ｈ4 3が形成されている。さ
らに、ゲート電極Ｇ4は、その各端部が素子分離領域１
２を構成する絶縁層上に配置され、ゲート電極Ｇ4の各
端部には、コンタクトホールＨ41，Ｈ44が形成されてい
る。
１上に形成されたゲート絶縁層２１およびパッド状絶縁
層１５，１６上に配置されている。そして、パッド状絶
縁層１５，１６が形成された領域のゲート電極Ｇ4上
に、コンタクトホールＨ42，Ｈ4 3が形成されている。さ
らに、ゲート電極Ｇ4は、その各端部が素子分離領域１
２を構成する絶縁層上に配置され、ゲート電極Ｇ4の各
端部には、コンタクトホールＨ41，Ｈ44が形成されてい
る。
【００５１】ゲート電極Ｇ3，Ｇ4のそれそれの両側の半
導体基板１１には、ソース／ドレイン領域の不純物層２
４，２５，２６が形成されている。ソース／ドレイン領
域の不純物層２４〜２６上の一部の領域には、例えば、
チタンシリサイド層等のシリサイド層３３，３４，３５
が形成されている。シリサイド層３３〜３５は、コンタ
クトホール５１，５２，５３を介して図示しない配線層
と電気的に接続されている。この配線層は、ソース／ド
レイン領域の不純物層２４〜２６に電流を供給するため
のものである。
導体基板１１には、ソース／ドレイン領域の不純物層２
４，２５，２６が形成されている。ソース／ドレイン領
域の不純物層２４〜２６上の一部の領域には、例えば、
チタンシリサイド層等のシリサイド層３３，３４，３５
が形成されている。シリサイド層３３〜３５は、コンタ
クトホール５１，５２，５３を介して図示しない配線層
と電気的に接続されている。この配線層は、ソース／ド
レイン領域の不純物層２４〜２６に電流を供給するため
のものである。
【００５２】シリサイド層３３〜３５は、ソース／ドレ
イン領域の不純物層２４〜２６上の一部、より具体的に
は、不純物層２４〜２６上であってゲート電極Ｇ3，Ｇ4
と離れた位置に形成されている。そのため、シリサイド
層３３〜３５が形成されている領域以外の不純物層２４
〜２６上およびゲート電極Ｇ3，Ｇ4上には、サリサイド
プロテクションとしての、酸化シリコン層、チッ化シリ
コン層等のプロテクト絶縁層３１が配置されている。
イン領域の不純物層２４〜２６上の一部、より具体的に
は、不純物層２４〜２６上であってゲート電極Ｇ3，Ｇ4
と離れた位置に形成されている。そのため、シリサイド
層３３〜３５が形成されている領域以外の不純物層２４
〜２６上およびゲート電極Ｇ3，Ｇ4上には、サリサイド
プロテクションとしての、酸化シリコン層、チッ化シリ
コン層等のプロテクト絶縁層３１が配置されている。
【００５３】また、ゲート電極Ｇ3の下には、パッド状
絶縁層１７が形成されている。同様に、ゲート電極Ｇ4
の下には、パッド状絶縁層１５，１６が形成されてい
る。ゲート電極Ｇ3におけるパッド状絶縁層１７上に位
置する部分は、パッド状絶縁層１７が形成されていない
領域のゲート電極Ｇ3に比べて幅が大きく、その平面形
状が大きく形成されている。同様に、ゲート電極Ｇ4に
おけるパッド状絶縁層１５，１６上に位置する部分は、
パッド状絶縁層１５，１６が形成されていない領域のゲ
ート電極Ｇ4に比べて幅が大きく、その平面形状が大き
く形成されている。ゲート電極Ｇ3，Ｇ4をこのようにす
ることで、ゲート電極Ｇ3，Ｇ4上でのコンタクトホール
Ｈ32，Ｈ42，Ｈ43の形成領域が広がり、その形成が容易
となる。
絶縁層１７が形成されている。同様に、ゲート電極Ｇ4
の下には、パッド状絶縁層１５，１６が形成されてい
る。ゲート電極Ｇ3におけるパッド状絶縁層１７上に位
置する部分は、パッド状絶縁層１７が形成されていない
領域のゲート電極Ｇ3に比べて幅が大きく、その平面形
状が大きく形成されている。同様に、ゲート電極Ｇ4に
おけるパッド状絶縁層１５，１６上に位置する部分は、
パッド状絶縁層１５，１６が形成されていない領域のゲ
ート電極Ｇ4に比べて幅が大きく、その平面形状が大き
く形成されている。ゲート電極Ｇ3，Ｇ4をこのようにす
ることで、ゲート電極Ｇ3，Ｇ4上でのコンタクトホール
Ｈ32，Ｈ42，Ｈ43の形成領域が広がり、その形成が容易
となる。
【００５４】パッド状絶縁層１５〜１７は、コンタクト
ホールＨ32，Ｈ42，Ｈ43が形成される領域において、ゲ
ート電極Ｇ3，Ｇ4の下に形成されている。パッド状絶縁
層１５〜１７が半導体基板１１とコンタクトホール
Ｈ32，Ｈ42，Ｈ43との間に存在することにより、コンタ
クトホールＨ32，Ｈ42，Ｈ43を形成する際のストレス等
がゲート絶縁層２１に与える影響を回避でき、トランジ
スタ特性を低下させることがない。そして、パッド状絶
縁層１５〜１７は、上記の機能を充分に達成するため
に、平面的にみてゲート電極Ｇ3，Ｇ4の平面形状より大
きいことが好ましい。
ホールＨ32，Ｈ42，Ｈ43が形成される領域において、ゲ
ート電極Ｇ3，Ｇ4の下に形成されている。パッド状絶縁
層１５〜１７が半導体基板１１とコンタクトホール
Ｈ32，Ｈ42，Ｈ43との間に存在することにより、コンタ
クトホールＨ32，Ｈ42，Ｈ43を形成する際のストレス等
がゲート絶縁層２１に与える影響を回避でき、トランジ
スタ特性を低下させることがない。そして、パッド状絶
縁層１５〜１７は、上記の機能を充分に達成するため
に、平面的にみてゲート電極Ｇ3，Ｇ4の平面形状より大
きいことが好ましい。
【００５５】ゲート電極Ｇ3のコンタクトホールＨ31〜
Ｈ33およびゲート電極Ｇ4のコンタクトホールＨ41〜Ｈ
44は、それぞれ等間隔で形成されている。このように、
コンタクトホールＨ31〜Ｈ33，Ｈ41〜Ｈ44が等間隔で複
数設けられることで、ゲート電極Ｇ3，Ｇ4により均等に
所定の電位を印加できる。コンタクトホールＨ31〜
Ｈ33，Ｈ41〜Ｈ44をこのように配置するためには、パッ
ド状絶縁層１５〜１７も等間隔で形成される。すなわ
ち、パッド状絶縁層１７とゲート電極Ｇ3の一端とは、
所定間隔Ｗ２を有しており、かつ、パッド状絶縁層１７
とゲート電極Ｇ3の他端とは、所定間隔Ｗ２を有してい
る。また、パッド状絶縁層１７は、ソース／ドレイン領
域の不純物層２５，２６に隣接して形成され、かつ、シ
リサイド層３４，３５の間に配置されている。
Ｈ33およびゲート電極Ｇ4のコンタクトホールＨ41〜Ｈ
44は、それぞれ等間隔で形成されている。このように、
コンタクトホールＨ31〜Ｈ33，Ｈ41〜Ｈ44が等間隔で複
数設けられることで、ゲート電極Ｇ3，Ｇ4により均等に
所定の電位を印加できる。コンタクトホールＨ31〜
Ｈ33，Ｈ41〜Ｈ44をこのように配置するためには、パッ
ド状絶縁層１５〜１７も等間隔で形成される。すなわ
ち、パッド状絶縁層１７とゲート電極Ｇ3の一端とは、
所定間隔Ｗ２を有しており、かつ、パッド状絶縁層１７
とゲート電極Ｇ3の他端とは、所定間隔Ｗ２を有してい
る。また、パッド状絶縁層１７は、ソース／ドレイン領
域の不純物層２５，２６に隣接して形成され、かつ、シ
リサイド層３４，３５の間に配置されている。
【００５６】同様に、パッド状絶縁層１５，１６は、互
いに所定間隔Ｗ３を隔てて配置されており、パッド状絶
縁層１５とゲート電極Ｇ4の一端とは、所定間隔Ｗ３を
有しており、かつ、パッド状絶縁層１６とゲート電極Ｇ
4の他端とは、所定間隔Ｗ３を有している。また、パッ
ド状絶縁層１５，１６は、ソース／ドレイン領域の不純
物層２４，２５に隣接して形成され、かつ、シリサイド
層３３，３４の間に配置されている。
いに所定間隔Ｗ３を隔てて配置されており、パッド状絶
縁層１５とゲート電極Ｇ4の一端とは、所定間隔Ｗ３を
有しており、かつ、パッド状絶縁層１６とゲート電極Ｇ
4の他端とは、所定間隔Ｗ３を有している。また、パッ
ド状絶縁層１５，１６は、ソース／ドレイン領域の不純
物層２４，２５に隣接して形成され、かつ、シリサイド
層３３，３４の間に配置されている。
【００５７】ゲート電極Ｇ3は、コンタクトホールＨ31
〜Ｈ33を介して配線層の信号線Ｌs3と電気的に接続され
ている。同様に、ゲート電極Ｇ4は、コンタクトホール
Ｈ41〜Ｈ44を介して配線層の信号線Ｌs4と電気的に接続
されている。これらの信号線Ｌs3，Ｌs4は、ゲート電極
Ｇ3，Ｇ4に電流を供給するためのものであり、ゲート電
極への電流の供給経路を短くするために、複数のコンタ
クトホールＨ31〜Ｈ33，Ｈ41〜Ｈ44を介してゲート電極
Ｇ3，Ｇ4と接続されている。
〜Ｈ33を介して配線層の信号線Ｌs3と電気的に接続され
ている。同様に、ゲート電極Ｇ4は、コンタクトホール
Ｈ41〜Ｈ44を介して配線層の信号線Ｌs4と電気的に接続
されている。これらの信号線Ｌs3，Ｌs4は、ゲート電極
Ｇ3，Ｇ4に電流を供給するためのものであり、ゲート電
極への電流の供給経路を短くするために、複数のコンタ
クトホールＨ31〜Ｈ33，Ｈ41〜Ｈ44を介してゲート電極
Ｇ3，Ｇ4と接続されている。
【００５８】なお、本実施の形態のトランジスタＴ3，
Ｔ4において、そのサイズを例示すると、全体の幅Ｗ１
は、１００〔μｍ〕程度、パッド状絶縁層１５，１６の
島によって分割された各セグメントの幅Ｗ３は、２７
〔μｍ〕程度である。次に、ドライバ回路１０の製造方
法を説明する。ドライバ回路１０は、次のように製造さ
れる。
Ｔ4において、そのサイズを例示すると、全体の幅Ｗ１
は、１００〔μｍ〕程度、パッド状絶縁層１５，１６の
島によって分割された各セグメントの幅Ｗ３は、２７
〔μｍ〕程度である。次に、ドライバ回路１０の製造方
法を説明する。ドライバ回路１０は、次のように製造さ
れる。
【００５９】まず、半導体基板１１の表面上にＬＯＣＯ
Ｓ法またはトレンチアイソレーション法により素子分離
領域１２およびパッド状絶縁層１５〜１７を形成する。
次に、半導体基板１１上に熱酸化法によりゲート絶縁層
２１を形成し、ゲート絶縁層２１上にフォトリソグラフ
ィー技術等によりドープトポリシリコンからなるゲート
電極Ｇ3，Ｇ4を形成する。これが本発明のゲート電極形
成工程に対応する。
Ｓ法またはトレンチアイソレーション法により素子分離
領域１２およびパッド状絶縁層１５〜１７を形成する。
次に、半導体基板１１上に熱酸化法によりゲート絶縁層
２１を形成し、ゲート絶縁層２１上にフォトリソグラフ
ィー技術等によりドープトポリシリコンからなるゲート
電極Ｇ3，Ｇ4を形成する。これが本発明のゲート電極形
成工程に対応する。
【００６０】次に、ゲート電極Ｇ3，Ｇ4をマスクとして
イオン注入することにより、半導体基板１１に、例え
ば、ＬＤＤ構造を構成する低濃度の不純物層などのエク
ステンション層（図示せず）を形成する。このエクステ
ンション層は、デバイスの構造によって必要に応じて形
成する。次いで、ゲート電極Ｇ3，Ｇ4の両側壁に公知の
方法によりサイドウォールスペーサ２７を設け、ゲート
電極Ｇ3，Ｇ4およびサイドウォールスペーサ２７をマス
クとしてイオン注入した後アニールすることにより、半
導体基板１１にソース／ドレイン領域の不純物層２４〜
２６を形成する。
イオン注入することにより、半導体基板１１に、例え
ば、ＬＤＤ構造を構成する低濃度の不純物層などのエク
ステンション層（図示せず）を形成する。このエクステ
ンション層は、デバイスの構造によって必要に応じて形
成する。次いで、ゲート電極Ｇ3，Ｇ4の両側壁に公知の
方法によりサイドウォールスペーサ２７を設け、ゲート
電極Ｇ3，Ｇ4およびサイドウォールスペーサ２７をマス
クとしてイオン注入した後アニールすることにより、半
導体基板１１にソース／ドレイン領域の不純物層２４〜
２６を形成する。
【００６１】次いで、ゲート電極Ｇ3，Ｇ4およびソース
／ドレイン領域の不純物層２４〜２６を含む全面上に、
ＣＶＤ法によりプロテクト絶縁層のための絶縁層を堆積
する。プロテクト絶縁層としては、酸化シリコン、窒化
シリコンなどを用いることができる。その後、通常のフ
ォトリソ工程および反応性イオンエッチングによるエッ
チング工程により所定領域に開口部を形成して、プロテ
クト絶縁層３１（絶縁層１４に相当）を形成する。開口
部は、後述するシリサイド層３３〜３５が形成される領
域に形成する。次いで、この開口部により露出したソー
ス／ドレイン領域の不純物層２４〜２６を含む全面に、
チタン層などのシリサイド層のための金属層（図示せ
ず）を堆積する。この後、熱処理を施すことにより、不
純物層２４〜２６の露出面にシリサイド層３３〜３５を
形成する。そして、シリサイド層３３〜３５を含む全面
に層間絶縁層３２（絶縁層１４に相当）を堆積する。
／ドレイン領域の不純物層２４〜２６を含む全面上に、
ＣＶＤ法によりプロテクト絶縁層のための絶縁層を堆積
する。プロテクト絶縁層としては、酸化シリコン、窒化
シリコンなどを用いることができる。その後、通常のフ
ォトリソ工程および反応性イオンエッチングによるエッ
チング工程により所定領域に開口部を形成して、プロテ
クト絶縁層３１（絶縁層１４に相当）を形成する。開口
部は、後述するシリサイド層３３〜３５が形成される領
域に形成する。次いで、この開口部により露出したソー
ス／ドレイン領域の不純物層２４〜２６を含む全面に、
チタン層などのシリサイド層のための金属層（図示せ
ず）を堆積する。この後、熱処理を施すことにより、不
純物層２４〜２６の露出面にシリサイド層３３〜３５を
形成する。そして、シリサイド層３３〜３５を含む全面
に層間絶縁層３２（絶縁層１４に相当）を堆積する。
【００６２】ここで、プロテクト絶縁層３１および層間
絶縁層３２を形成する工程が本発明の絶縁層形成工程に
対応する。次に、通常のフォトリソ工程および反応性イ
オンエッチングによるエッチング工程により、ゲート電
極Ｇ3上の層間絶縁層３２およびプロテクト絶縁層３１
にコンタクトホールＨ31〜Ｈ33を形成するとともに、ゲ
ート電極Ｇ4上の層間絶縁層３２およびプロテクト絶縁
層３１にコンタクトホールＨ41〜Ｈ44を形成する。これ
が本発明のコンタクトホール形成工程に対応する。
絶縁層３２を形成する工程が本発明の絶縁層形成工程に
対応する。次に、通常のフォトリソ工程および反応性イ
オンエッチングによるエッチング工程により、ゲート電
極Ｇ3上の層間絶縁層３２およびプロテクト絶縁層３１
にコンタクトホールＨ31〜Ｈ33を形成するとともに、ゲ
ート電極Ｇ4上の層間絶縁層３２およびプロテクト絶縁
層３１にコンタクトホールＨ41〜Ｈ44を形成する。これ
が本発明のコンタクトホール形成工程に対応する。
【００６３】そして、コンタクトホールＨ31〜Ｈ33，Ｈ
41〜Ｈ44内および層間絶縁層３２上には、スパッタリン
グ等によりアルミニウム合金からなる金属層を堆積させ
る。これにより、ゲート電極Ｇ3，Ｇ4が、コンタクトホ
ールＨ31〜Ｈ33，Ｈ41〜Ｈ44を介して信号線Ｌs3，Ｌs4
と電気的に接続される。そして、その上に塗布されたレ
ジストに対して、配線パターンに応じて作成されたマス
クを用いてパターニングし、その後にアルミニウム薄膜
に対してエッチングを行うことにより配線層を形成す
る。これが本発明の配線層形成工程に対応する。
41〜Ｈ44内および層間絶縁層３２上には、スパッタリン
グ等によりアルミニウム合金からなる金属層を堆積させ
る。これにより、ゲート電極Ｇ3，Ｇ4が、コンタクトホ
ールＨ31〜Ｈ33，Ｈ41〜Ｈ44を介して信号線Ｌs3，Ｌs4
と電気的に接続される。そして、その上に塗布されたレ
ジストに対して、配線パターンに応じて作成されたマス
クを用いてパターニングし、その後にアルミニウム薄膜
に対してエッチングを行うことにより配線層を形成す
る。これが本発明の配線層形成工程に対応する。
【００６４】なお、ゲート電極Ｇ1，Ｇ2が存在する側
も、これと同様の工程によりゲート電極Ｇ3，Ｇ4と同時
に形成することができる。次に、上記第２の実施の形態
の動作を説明する。ドライバ制御回路等によりドライバ
回路１０に駆動信号を与えると、各ゲート電極Ｇ1〜Ｇ4
には、それぞれ異なる個数のコンタクトホールを介して
信号線Ｌs，Ｌs2〜Ｌs4から駆動信号が入力される。例
えば、ゲート電極Ｇ1には、１つのコンタクトホールＨ
11を介して、ゲート電極Ｇ2には、２つのコンタクトホ
ールＨ21，Ｈ22を介して、ゲート電極Ｇ3には、３つの
コンタクトホールＨ31〜Ｈ33を介して、ゲート電極Ｇ4
には、４つのコンタクトホールＨ41〜Ｈ44を介して、駆
動信号が入力される。
も、これと同様の工程によりゲート電極Ｇ3，Ｇ4と同時
に形成することができる。次に、上記第２の実施の形態
の動作を説明する。ドライバ制御回路等によりドライバ
回路１０に駆動信号を与えると、各ゲート電極Ｇ1〜Ｇ4
には、それぞれ異なる個数のコンタクトホールを介して
信号線Ｌs，Ｌs2〜Ｌs4から駆動信号が入力される。例
えば、ゲート電極Ｇ1には、１つのコンタクトホールＨ
11を介して、ゲート電極Ｇ2には、２つのコンタクトホ
ールＨ21，Ｈ22を介して、ゲート電極Ｇ3には、３つの
コンタクトホールＨ31〜Ｈ33を介して、ゲート電極Ｇ4
には、４つのコンタクトホールＨ41〜Ｈ44を介して、駆
動信号が入力される。
【００６５】このため、各トランジスタＴr1〜Ｔr4ごと
にゲート電極全域にわたって入力信号が行きわたる時間
がそれぞれ異なる。すなわち、ゲート電極Ｇ4には、４
つのコンタクトホールＨ41〜Ｈ44を介して駆動信号が入
力されるので、ゲート電極Ｇ 4に流入する電流量が大き
く、ゲート電極全域にわたって入力信号が行きわたる時
間が４つのゲート電極Ｇ1〜Ｇ4のうち最も早くなり、こ
れに対し、ゲート電極Ｇ1には、１つのコンタクトホー
ルＨ11を介して駆動信号が入力されるので、ゲート電極
Ｇ1に流入する電流量が小さく、ゲート電極全域にわた
って入力信号が行きわたる時間が４つのゲート電極Ｇ1
〜Ｇ4のうち最も遅くなる。
にゲート電極全域にわたって入力信号が行きわたる時間
がそれぞれ異なる。すなわち、ゲート電極Ｇ4には、４
つのコンタクトホールＨ41〜Ｈ44を介して駆動信号が入
力されるので、ゲート電極Ｇ 4に流入する電流量が大き
く、ゲート電極全域にわたって入力信号が行きわたる時
間が４つのゲート電極Ｇ1〜Ｇ4のうち最も早くなり、こ
れに対し、ゲート電極Ｇ1には、１つのコンタクトホー
ルＨ11を介して駆動信号が入力されるので、ゲート電極
Ｇ1に流入する電流量が小さく、ゲート電極全域にわた
って入力信号が行きわたる時間が４つのゲート電極Ｇ1
〜Ｇ4のうち最も遅くなる。
【００６６】したがって、各トランジスタＴr1〜Ｔr4の
スイッチングがそれぞれ異なるタイミングで開始される
こととなる。
スイッチングがそれぞれ異なるタイミングで開始される
こととなる。
【００６７】
【実施例】次に、本発明の実施例を図９を参照しながら
説明する。図９は、駆動信号および出力信号を示すタイ
ムチャートである。図９において、実線は、本実施の
形態におけるドライバ回路１０からの出力信号を、波線
は、従来のドライバ回路からの出力信号を、一点鎖線
は、両ドライバ回路に与える駆動信号を示している。
説明する。図９は、駆動信号および出力信号を示すタイ
ムチャートである。図９において、実線は、本実施の
形態におけるドライバ回路１０からの出力信号を、波線
は、従来のドライバ回路からの出力信号を、一点鎖線
は、両ドライバ回路に与える駆動信号を示している。
【００６８】従来では、図９の波線に示すように、ハ
イレベルである時間がおよそ４０〔ｎｓ〕の駆動信号
（図９の一点鎖線）を従来のドライバ回路に与える
と、そのドライバ回路からの出力信号は、駆動信号の立
ち上がりからおよそ１０〔ｎｓ〕の遅れをもって立ち上
がり、駆動信号の立ち下がりからおよそ１９〔ｎｓ〕の
遅れをもって立ち下がっていることが分かる。
イレベルである時間がおよそ４０〔ｎｓ〕の駆動信号
（図９の一点鎖線）を従来のドライバ回路に与える
と、そのドライバ回路からの出力信号は、駆動信号の立
ち上がりからおよそ１０〔ｎｓ〕の遅れをもって立ち上
がり、駆動信号の立ち下がりからおよそ１９〔ｎｓ〕の
遅れをもって立ち下がっていることが分かる。
【００６９】これに対し、本発明では、図９の実線に
示すように、同駆動信号（図９の一点鎖線）をドライ
バ回路１０に与えると、ドライバ回路１０からの出力信
号は、駆動信号の立ち上がりからおよそ４〔ｎｓ〕の遅
れをもって立ち上がり、駆動信号の立ち下がりからおよ
そ５〔ｎｓ〕の遅れをもって立ち下がっていることが分
かる。また、上記第１の実施の形態におけるドライバ回
路１０に比して、電流ノイズが低減しているのが分か
る。
示すように、同駆動信号（図９の一点鎖線）をドライ
バ回路１０に与えると、ドライバ回路１０からの出力信
号は、駆動信号の立ち上がりからおよそ４〔ｎｓ〕の遅
れをもって立ち上がり、駆動信号の立ち下がりからおよ
そ５〔ｎｓ〕の遅れをもって立ち下がっていることが分
かる。また、上記第１の実施の形態におけるドライバ回
路１０に比して、電流ノイズが低減しているのが分か
る。
【００７０】したがって、本実施の形態におけるドライ
バ回路１０によれば、従来のドライバ回路に比して、駆
動信号の入力に対する応答が早く、上記第１の実施の形
態におけるドライバ回路１０に比して、電流ノイズが少
ないということが分かる。このようにして、本実施の形
態では、トランジスタＴr1〜Ｔr4と絶縁層１４を隔てて
形成される信号線Ｌs，Ｌs2〜Ｌs4と、トランジスタの
ゲート電極とを接続するコンタクトホールの数を、各ト
ランジスタＴr1〜Ｔr4ごとにそれぞれ異ならせた。
バ回路１０によれば、従来のドライバ回路に比して、駆
動信号の入力に対する応答が早く、上記第１の実施の形
態におけるドライバ回路１０に比して、電流ノイズが少
ないということが分かる。このようにして、本実施の形
態では、トランジスタＴr1〜Ｔr4と絶縁層１４を隔てて
形成される信号線Ｌs，Ｌs2〜Ｌs4と、トランジスタの
ゲート電極とを接続するコンタクトホールの数を、各ト
ランジスタＴr1〜Ｔr4ごとにそれぞれ異ならせた。
【００７１】これにより、従来に比して、ゲート電極全
域にわたって入力信号が行きわたる時間が短くなり、駆
動信号の入力に対する応答が比較的早くなる。さらに
は、各トランジスタＴr1〜Ｔr4のスイッチングがそれぞ
れ異なるタイミングで開始されることとなるので、上記
第１の実施の形態におけるドライバ回路１０に比して、
各トランジスタＴr1〜Ｔr4に電流を供給する電源線の電
圧が大きく変動することがなく、電流ノイズが低減し、
出力に大きなノイズが発生しにくくなる。特に、高出力
のトランジスタのように、ゲート幅が比較的大きいトラ
ンジスタＴr1〜Ｔ r4に対しては、スイッチングの高速化
の効果およびスイッチングのずれの効果が大きいので適
用が好適である。
域にわたって入力信号が行きわたる時間が短くなり、駆
動信号の入力に対する応答が比較的早くなる。さらに
は、各トランジスタＴr1〜Ｔr4のスイッチングがそれぞ
れ異なるタイミングで開始されることとなるので、上記
第１の実施の形態におけるドライバ回路１０に比して、
各トランジスタＴr1〜Ｔr4に電流を供給する電源線の電
圧が大きく変動することがなく、電流ノイズが低減し、
出力に大きなノイズが発生しにくくなる。特に、高出力
のトランジスタのように、ゲート幅が比較的大きいトラ
ンジスタＴr1〜Ｔ r4に対しては、スイッチングの高速化
の効果およびスイッチングのずれの効果が大きいので適
用が好適である。
【００７２】上記第２の実施の形態において、コンタク
トホールＨ11〜Ｈ44は、請求項５ないし７記載の接続部
に対応している。なお、上記第１の実施の形態において
は、各トランジスタＴr1〜Ｔr4ごとにコンタクトホール
をそれぞれ３つずつ設けて構成し、上記第２の実施の形
態においては、各トランジスタＴr1〜Ｔr4ごとにコンタ
クトホールの数をそれぞれ異ならせて構成したが、これ
に限らず、これらの実施の形態における構成を組み合わ
せることにより、駆動信号の入力に対する応答に遅れが
生ずるのを防止するとともに、出力に発生するノイズを
低減するようにしてもよい。例えば、ゲート電極Ｇ 1に
は、３つのコンタクトホールを、ゲート電極Ｇ2には、
４つのコンタクトホールを、ゲート電極Ｇ3には、５つ
のコンタクトホールを、ゲート電極Ｇ4には、６つのコ
ンタクトホールを形成する。
トホールＨ11〜Ｈ44は、請求項５ないし７記載の接続部
に対応している。なお、上記第１の実施の形態において
は、各トランジスタＴr1〜Ｔr4ごとにコンタクトホール
をそれぞれ３つずつ設けて構成し、上記第２の実施の形
態においては、各トランジスタＴr1〜Ｔr4ごとにコンタ
クトホールの数をそれぞれ異ならせて構成したが、これ
に限らず、これらの実施の形態における構成を組み合わ
せることにより、駆動信号の入力に対する応答に遅れが
生ずるのを防止するとともに、出力に発生するノイズを
低減するようにしてもよい。例えば、ゲート電極Ｇ 1に
は、３つのコンタクトホールを、ゲート電極Ｇ2には、
４つのコンタクトホールを、ゲート電極Ｇ3には、５つ
のコンタクトホールを、ゲート電極Ｇ4には、６つのコ
ンタクトホールを形成する。
【００７３】また、上記第１実施の形態においては、本
発明に係るドライバ回路およびその製造方法を、ドライ
バ回路１０が４つのトランジスタＴr1〜Ｔr4を有する場
合について適用したが、これに限らず、ドライバ回路１
０がトランジスタを少なくとも１つ有していれば、これ
より少数のトランジスタを有する場合でも、これよりも
多数のトランジスタを有する場合でも適用することがで
きる。
発明に係るドライバ回路およびその製造方法を、ドライ
バ回路１０が４つのトランジスタＴr1〜Ｔr4を有する場
合について適用したが、これに限らず、ドライバ回路１
０がトランジスタを少なくとも１つ有していれば、これ
より少数のトランジスタを有する場合でも、これよりも
多数のトランジスタを有する場合でも適用することがで
きる。
【００７４】また、上記第１実施の形態においては、各
ゲート電極Ｇ1〜Ｇ4ごとにコンタクトホールをそれぞれ
３つずつ設けて構成したが、これに限らず、各ゲート電
極Ｇ 1〜Ｇ4ごとに複数のコンタクトホールを設けていれ
ば、これよりも少数のコンタクトホールを設けて構成し
ても、これよりも多数のコンタクトホールを設けて構成
してもよい。後者の場合は、ゲート電極全域にわたって
入力信号が行きわたる時間がより短くなり、駆動信号の
入力に対する応答がさらに早くなる。
ゲート電極Ｇ1〜Ｇ4ごとにコンタクトホールをそれぞれ
３つずつ設けて構成したが、これに限らず、各ゲート電
極Ｇ 1〜Ｇ4ごとに複数のコンタクトホールを設けていれ
ば、これよりも少数のコンタクトホールを設けて構成し
ても、これよりも多数のコンタクトホールを設けて構成
してもよい。後者の場合は、ゲート電極全域にわたって
入力信号が行きわたる時間がより短くなり、駆動信号の
入力に対する応答がさらに早くなる。
【００７５】また、上記第２実施の形態においては、本
発明に係るドライバ回路およびその製造方法を、ドライ
バ回路１０が４つのトランジスタＴr1〜Ｔr4を有する場
合について適用したが、これに限らず、ドライバ回路１
０がトランジスタを複数有していれば、これより少数の
トランジスタを有する場合でも、これよりも多数のトラ
ンジスタを有する場合でも適用することができる。
発明に係るドライバ回路およびその製造方法を、ドライ
バ回路１０が４つのトランジスタＴr1〜Ｔr4を有する場
合について適用したが、これに限らず、ドライバ回路１
０がトランジスタを複数有していれば、これより少数の
トランジスタを有する場合でも、これよりも多数のトラ
ンジスタを有する場合でも適用することができる。
【００７６】また、上記第１および第２の実施の形態に
おいては、ドライバ回路１０を半導体基板１１上に形成
したが、これに限らず、ＳＩＯ基板またはガラス基板上
に半導体領域を形成し、形成した半導体領域上にドライ
バ回路１０を形成してもよい。すなわち、ドライバ回路
１０を形成する基板としては、半導体基板１１に限ら
ず、半導体領域または半導体層を含む基板を用いること
もできる。
おいては、ドライバ回路１０を半導体基板１１上に形成
したが、これに限らず、ＳＩＯ基板またはガラス基板上
に半導体領域を形成し、形成した半導体領域上にドライ
バ回路１０を形成してもよい。すなわち、ドライバ回路
１０を形成する基板としては、半導体基板１１に限ら
ず、半導体領域または半導体層を含む基板を用いること
もできる。
【００７７】また、上記第１実施の形態においては、本
発明に係るドライバ回路およびその製造方法を、図１に
示すように、単一の駆動信号を各トランジスタＴr1〜Ｔ
r4に与えて駆動することにより負荷を駆動する多層配線
構造の半導体集積回路からなるドライバ回路において、
駆動信号の入力に対する応答に遅れが生ずるのを防止す
る場合について適用したが、これに限らず、本発明の主
旨を逸脱しない範囲で他の場合にも適用可能である。
発明に係るドライバ回路およびその製造方法を、図１に
示すように、単一の駆動信号を各トランジスタＴr1〜Ｔ
r4に与えて駆動することにより負荷を駆動する多層配線
構造の半導体集積回路からなるドライバ回路において、
駆動信号の入力に対する応答に遅れが生ずるのを防止す
る場合について適用したが、これに限らず、本発明の主
旨を逸脱しない範囲で他の場合にも適用可能である。
【００７８】また、上記第２実施の形態においては、本
発明に係るドライバ回路およびその製造方法を、図７に
示すように、単一の駆動信号を各トランジスタＴr1〜Ｔ
r4に与えて駆動することにより負荷を駆動する多層配線
構造の半導体集積回路からなるドライバ回路において、
駆動信号の入力に対する応答に遅れが生ずるのを防止す
るとともに、出力に発生するノイズを低減する場合につ
いて適用したが、これに限らず、本発明の主旨を逸脱し
ない範囲で他の場合にも適用可能である。
発明に係るドライバ回路およびその製造方法を、図７に
示すように、単一の駆動信号を各トランジスタＴr1〜Ｔ
r4に与えて駆動することにより負荷を駆動する多層配線
構造の半導体集積回路からなるドライバ回路において、
駆動信号の入力に対する応答に遅れが生ずるのを防止す
るとともに、出力に発生するノイズを低減する場合につ
いて適用したが、これに限らず、本発明の主旨を逸脱し
ない範囲で他の場合にも適用可能である。
【００７９】
【発明の効果】以上説明したように、本発明に係る請求
項１ないし５または７記載のドライバ回路によれば、従
来に比して、ゲート電極全域にわたって入力信号が行き
わたる時間が短くなり、駆動信号の入力に対する応答が
比較的早くなるという効果が得られる。特に、高出力の
トランジスタのように、ゲート幅が比較的大きいトラン
ジスタに対しては、スイッチングの高速化の効果が大き
いので適用が好適である。
項１ないし５または７記載のドライバ回路によれば、従
来に比して、ゲート電極全域にわたって入力信号が行き
わたる時間が短くなり、駆動信号の入力に対する応答が
比較的早くなるという効果が得られる。特に、高出力の
トランジスタのように、ゲート幅が比較的大きいトラン
ジスタに対しては、スイッチングの高速化の効果が大き
いので適用が好適である。
【００８０】さらに、本発明に係る請求項５または７記
載のドライバ回路によれば、複数のトランジスタのうち
少なくとも２つのトランジスタについてスイッチングが
それぞれ異なるタイミングで開始されることとなるの
で、請求項１ないし３記載のドライバ回路に比して、そ
れらトランジスタに電流を供給する電源線の電圧が大き
く変動することがなく、電流ノイズが低減し、出力に大
きなノイズが発生しにくくなるという効果も得られる。
特に、高出力のトランジスタのように、ゲート幅が比較
的大きいトランジスタに対しては、スイッチングの高速
化の効果およびスイッチングのずれの効果も大きいので
適用が好適である。
載のドライバ回路によれば、複数のトランジスタのうち
少なくとも２つのトランジスタについてスイッチングが
それぞれ異なるタイミングで開始されることとなるの
で、請求項１ないし３記載のドライバ回路に比して、そ
れらトランジスタに電流を供給する電源線の電圧が大き
く変動することがなく、電流ノイズが低減し、出力に大
きなノイズが発生しにくくなるという効果も得られる。
特に、高出力のトランジスタのように、ゲート幅が比較
的大きいトランジスタに対しては、スイッチングの高速
化の効果およびスイッチングのずれの効果も大きいので
適用が好適である。
【００８１】さらに、本発明に係る請求項６または７記
載のドライバ回路によれば、複数のトランジスタのうち
少なくとも２つのトランジスタについてスイッチングが
それぞれ異なるタイミングで開始されることとなるの
で、それらトランジスタに電流を供給する電源線の電圧
が大きく変動することがなく、電流ノイズが低減し、出
力に大きなノイズが発生しにくくなるという効果も得ら
れる。特に、高出力のトランジスタのように、ゲート幅
が比較的大きいトランジスタに対しては、スイッチング
の高速化の効果およびスイッチングのずれの効果も大き
いので適用が好適である。
載のドライバ回路によれば、複数のトランジスタのうち
少なくとも２つのトランジスタについてスイッチングが
それぞれ異なるタイミングで開始されることとなるの
で、それらトランジスタに電流を供給する電源線の電圧
が大きく変動することがなく、電流ノイズが低減し、出
力に大きなノイズが発生しにくくなるという効果も得ら
れる。特に、高出力のトランジスタのように、ゲート幅
が比較的大きいトランジスタに対しては、スイッチング
の高速化の効果およびスイッチングのずれの効果も大き
いので適用が好適である。
【００８２】一方、本発明に係る請求項８記載のドライ
バ回路の製造方法によれば、従来に比して、ゲート電極
全域にわたって入力信号が行きわたる時間が短くなり、
駆動信号の入力に対する応答が比較的早くなるという効
果が得られる。特に、高出力のトランジスタのように、
ゲート幅が比較的大きいトランジスタに対しては、スイ
ッチングの高速化の効果が大きいので適用が好適であ
る。
バ回路の製造方法によれば、従来に比して、ゲート電極
全域にわたって入力信号が行きわたる時間が短くなり、
駆動信号の入力に対する応答が比較的早くなるという効
果が得られる。特に、高出力のトランジスタのように、
ゲート幅が比較的大きいトランジスタに対しては、スイ
ッチングの高速化の効果が大きいので適用が好適であ
る。
【図１】ドライバ回路１０を積層方向から見た平面図で
ある。
ある。
【図２】図１中のＡ−Ａ'線、Ｂ−Ｂ'線およびＣ−Ｃ'
線に沿った断面図である。
線に沿った断面図である。
【図３】図１における波線領域１００を拡大した図であ
る。
る。
【図４】図３中のＡ−Ａ’線に沿った断面図である。
【図５】図３中のＢ−Ｂ’線に沿った断面図である。
【図６】駆動信号および出力信号を示すタイムチャート
である。
である。
【図７】ドライバ回路１０を積層方向から見た平面図で
ある。
ある。
【図８】図７における波線領域１００を拡大した図であ
る。
る。
【図９】駆動信号および出力信号を示すタイムチャート
である。
である。
【図１０】従来のドライバ回路を積層方向から見た平面
図である。
図である。
１０ ドライバ回路 １１ 半導体基板 １２ 酸化膜 １４ 絶縁層 Ｔr1〜Ｔr4 トランジスタ Ｇ1〜Ｇ4 ゲート電極 Ｌs 信号線 Ｌs1〜Ｌs4 信号線 Ｈ11〜Ｈ44 コンタクトホール １５〜１７ パッド状絶縁層 ２４〜２６ 不純物層 ３１ プロテクト絶縁層 ３２ 層間絶縁層 ３３〜３５ シリサイド層 ５１〜５３ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 JJ09 KK04 NN34 QQ09 QQ13 QQ37 UU01 VV06 XX27 5F040 DA01 DB01 DC01 EC07 EC16 EC26 EF02 EH02 FA04 FB02 FC19 5F048 AB07 AC01 BA01 BB05 BB12 BC06 BF02 BF06 BG01 BG12
Claims (8)
- 【請求項１】 トランジスタを有し、駆動信号を前記ト
ランジスタに与えて駆動することにより負荷を駆動する
半導体集積回路からなるドライバ回路であって、 前記トランジスタと絶縁層を隔てて形成される前記駆動
信号を与えるための信号線と、前記トランジスタのゲー
ト電極とを接続する接続部を、前記ゲート電極の幅方向
に少なくとも２つ設けたことを特徴とするドライバ回
路。 - 【請求項２】 複数のトランジスタを有し、単一の駆動
信号を前記各トランジスタに与えて駆動することにより
負荷を駆動する半導体集積回路からなるドライバ回路で
あって、 前記トランジスタと絶縁層を隔てて形成される前記駆動
信号を与えるための信号線と、前記トランジスタのゲー
ト電極とを接続する接続部を、前記複数のトランジスタ
のうち少なくとも１つのものについて、前記ゲート電極
の幅方向に２つ以上設けたことを特徴とするドライバ回
路。 - 【請求項３】 請求項２において、 前記接続部を、前記各トランジスタごとに２つ以上設け
たことを特徴とするドライバ回路。 - 【請求項４】 請求項２において、 前記接続部を、前記トランジスタの１つを除き２つ以上
設けたことを特徴とするドライバ回路。 - 【請求項５】 請求項２乃至４のいずれかにおいて、 前記接続部の数を、前記複数のトランジスタのうち少な
くとも２つのものについて異ならせたことを特徴とする
ドライバ回路。 - 【請求項６】 複数のトランジスタを有し、単一の駆動
信号を前記各トランジスタに与えて駆動することにより
負荷を駆動する半導体集積回路からなるドライバ回路で
あって、 前記トランジスタと絶縁層を隔てて形成される前記駆動
信号を与えるための信号線と、前記トランジスタのゲー
ト電極とを接続する接続部を、前記ゲート電極の幅方向
に設けるとともに、前記複数のトランジスタのうち少な
くとも２つのものについて、前記接続部の数を異ならせ
たことを特徴とするドライバ回路。 - 【請求項７】 請求項５及び６のいずれかにおいて、 前記接続部の数を、前記各トランジスタごとに異ならせ
たことを特徴とするドライバ回路。 - 【請求項８】 複数のトランジスタを有し、単一の駆動
信号を前記各トランジスタに与えて駆動することにより
負荷を駆動する半導体集積回路からなるドライバ回路の
製造方法であって、 半導体領域を含む基板上に前記各トランジスタのゲート
電極を形成するゲート電極形成工程と、前記トランジス
タ上に絶縁層を形成する絶縁層形成工程と、前記絶縁層
よりも上層に形成される前記駆動信号を与えるための信
号線と前記ゲート電極とを接続するためのコンタクトホ
ールを前記絶縁層に形成するコンタクトホール形成工程
と、前記絶縁層上に前記信号線を形成する配線層形成工
程とを含み、 前記コンタクトホール形成工程は、前記コンタクトホー
ルを、前記複数のトランジスタのうち少なくとも１つの
ものについて２つ以上形成することを特徴とするドライ
バ回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375104A JP2001326285A (ja) | 2000-03-07 | 2000-12-08 | ドライバ回路及びドライバ回路の製造方法 |
| US09/801,025 US6861705B2 (en) | 2000-03-07 | 2001-03-07 | Driver circuits and methods for manufacturing driver circuits |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062305 | 2000-03-07 | ||
| JP2000-62305 | 2000-03-07 | ||
| JP2000375104A JP2001326285A (ja) | 2000-03-07 | 2000-12-08 | ドライバ回路及びドライバ回路の製造方法 |
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|---|---|
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251565A (ja) * | 2007-03-29 | 2008-10-16 | Fujitsu Ltd | 半導体装置 |
| JP2009044167A (ja) * | 2008-09-22 | 2009-02-26 | Seiko Epson Corp | 半導体装置の製造方法 |
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