JP2953399B2

JP2953399B2 - 半導体装置及びその製造方法

Info

Publication number: JP2953399B2
Application number: JP8244452A
Authority: JP
Inventors: 哲弥内田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 1999-09-27
Anticipated expiration: 2016-09-17
Also published as: US5994180A; KR19980024674A; JPH1092953A; KR100282242B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特に、スタティック・ランダム・
アクセス・メモリ（Static Randam Access Memory ：Ｓ
ＲＡＭ）として用いられる半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】ＳＲＡＭは、近年、高集積化が進められ
ているが、その高集積化に適したものとして、従来から
抵抗負荷型ＳＲＡＭが知られている。抵抗負荷型ＳＲＡ
Ｍを構成する１ビットのメモリセルは、図１４に示す等
価回路のように、４つのＮ型ＭＯＳ（Metal Oxide Semi
conductor）トランジスタＴ１〜Ｔ４と２つの高抵抗負
荷素子Ｒ１，Ｒ２とからなっている。同図において、一
対の駆動用のＭＯＳトランジスタＴ１，Ｔ２のそれぞれ
のドレインには、他方のＭＯＳトランジスタＴ２，Ｔ１
のそれぞれのゲートが接続されると共に、負荷抵抗Ｒ
１，Ｒ２を介して電源電圧Ｖccが印加されている。ま
た、ＭＯＳトランジスタＴ１，Ｔ２のそれぞれのソース
の電位は、共にグランド電位Ｖssに固定されている。Ｍ
ＯＳトランジスタＴ１，Ｔ２及び負荷抵抗Ｒ１，Ｒ２
は、フリップフロップ回路を構成しており、電源から微
少電流が供給されている。このフリップフロップ回路の
蓄積ノードＮ１，Ｎ２には、データ転送用のＭＯＳトラ
ンジスタＴ３，Ｔ４のソース・ドレイン領域の一方が接
続されている。また、ＭＯＳトランジスタＴ３，Ｔ４の
各ソース・ドレイン領域の他方は、それぞれディジット
線Ｄ１，Ｄ２に接続され、各ゲート電極は共にワード線
Ｗに接続されている。

【０００３】次に、図１５及び図１６を参照して、従来
の抵抗負荷型ＳＲＡＭを構成するメモリセルの第１の構
造例について説明する。図１５は、従来の抵抗負荷型Ｓ
ＲＡＭを構成するメモリセルの第１の構造例を示す図
で、（ａ）は、同メモリセルの下層を示す平面図、
（ｂ）は、同メモリセルの上層を示す平面図、また、図
１６は、同第１の構造例を示す図で、（ａ）は、図１５
のＸ−Ｘ’に沿う断面図、（ｂ）は、図１５のＹ−Ｙ’
に沿う断面図である。図１５及び図１６においては、シ
リコン基板１の表面近傍に素子分離領域２と、ゲート酸
化膜３と、ゲートポリサイド層４とが形成されている。
ゲートポリサイド層４は、ポリシリコンの上にシリサイ
ドが積層されることで形成されている。ゲートポリサイ
ド層４の両側のシリコン基板１の表面には、ソース・ド
レイン拡散層が形成されている。そして、これらが、図
１４のＭＯＳトランジスタＴ１〜Ｔ４に対応している。
なお、ＭＯＳトランジスタＴ３，Ｔ４のゲート電極とな
るゲートポリサイド層４は、図１４に示すワード線Ｗも
兼ねている。

【０００４】これらのＭＯＳトランジスタＴ１〜Ｔ４の
上には、層間絶縁膜５が積層され、その上にポリシリコ
ン層６がパターンニングされている。このポリシリコン
層６の一部６ａにはリンイオンがドーピングされて低抵
抗化されており、電源電圧配線となっている。また、ポ
リシリコン層６の他の部分６ｂは高抵抗のままであり、
これが図１４の負荷抵抗Ｒ１，Ｒ２に対応している。ポ
リシリコン層６の上に層間絶縁膜７が形成され、その上
に金属層８がパターンニングされ、グランド配線となっ
ている。さらにその上に層間絶縁膜９が形成され、層間
絶縁膜９の上に金属層１０がパターンニングされ、これ
が、図１４のディジット線Ｄ１，Ｄ２に対応している。
なお、ポリシリコン層６ｂとゲートポリサイド層４及び
シリコン基板１とは、共通コンタクト１１により接続さ
れ、また、グランド配線となる金属層８とシリコン基板
１とは、グランドコンタクト１２により接続されてい
る。さらに、ディジット線Ｄ１，Ｄ２となる金属層１０
とシリコン基板１とは、ディジットコンタクト１３によ
り接続されている。

【０００５】以上説明した第１の構造例によるメモリセ
ルは、グランドコンタクト１２と、ポリシリコン層６ｂ
又はゲートポリサイド層４とがショートし易い、という
欠点があった。以下、その理由を説明する。グランドコ
ンタクト１２は、図１６（ａ）に示すように、２つのゲ
ートポリサイド層４ａ，４ｂに挟まれたシリコン基板１
上に、ゲートポリサイド層４ａ，４ｂとショートしない
ように形成しなければならないが、そのためには、グラ
ンドコンタクト１２のためのホールを開孔する際に、ゲ
ートポリサイド層４のパターンに対して重ね合わせ目ず
れがないように調整する必要がある。しかし、グランド
コンタクト１２は、ゲートポリサイド層４の上層でさら
に２つのポリシリコン層６ｂ，６ｂにも挟まれている。
したがって、グランドコンタクト１２は、２つのポリシ
リコン層６ｂ，６ｂのパターンに対しても重ね合わせ目
ずれがないように調整してグランドコンタクト１２のた
めのホールを開孔する必要がある。通常、メモリセルの
レイアウトを設計する段階では、ポリシリコン層６ｂ
は、ゲートポリサイド層４ａ，４ｂの直上にくるように
設計されるので、グランドコンタクト１２をゲートポリ
サイド層４ａ，４ｂにショートしないように形成すれ
ば、ポリシリコン層６ｂにもショートしないはずであ
る。しかし、製造段階では、ゲートポリサイド層４のパ
ターンニングと、ポリシリコン層６ｂのパターンニング
とは別々に行われるので、実際には両者のパターンが完
全に一致することはなく、これらの２つのパターンの間
には若干のずれがある。このため、グランドコンタクト
１２のためのホールを開孔する際に、ゲートポリサイド
層４のパターンに対して重ね合わせ目ずれがないように
調整すると、グランドコンタクト１２とポリシリコン層
６ｂとがショートし易くなり、逆に、ポリシリコン層６
ｂのパターンに対して重ね合わせ目ずれがないように調
整すると、グランドコンタクト１２とゲートポリサイド
層４ａ，４ｂとがショートし易くなってしまうのであ
る。

【０００６】そこで、特開平３−２４８５５８号公報に
おいて、上記欠点を解決するためのメモリセルの構造が
開示されている。以下、図１７及び図１８を参照して、
上記公報に記載された従来の抵抗負荷型ＳＲＡＭを構成
するメモリセルの第２の構造例について説明する。図１
７は、従来の抵抗負荷型ＳＲＡＭを構成するメモリセル
の第２の構造例を示す図で、（ａ）は、同メモリセルの
下層を示す平面図、（ｂ）は、同メモリセルの上層を示
す平面図、また、図１８は、同第２の構造例を示す図
で、（ａ）は、図１７のＸ−Ｘ’に沿う断面図、（ｂ）
は、図１７のＹ−Ｙ’に沿う断面図である。図１７及び
図１８においては、シリコン基板２１の表面近傍に、素
子分離領域２２が形成され、さらにこれらの上に、ゲー
ト酸化膜２３と、ゲートポリサイド層２４と、第１シリ
コン酸化膜２５と、ポリシリコン層２６と、第２シリコ
ン酸化膜２７とからなるゲート積層膜パターン２８がパ
ターンニングされている。ゲート積層膜パターン２８の
両側のシリコン基板２１の表面には、ソース・ドレイン
拡散層が形成されている。これらが図１４のＭＯＳトラ
ンジスタＴ１〜Ｔ４に対応している。なお、ＭＯＳトラ
ンジスタＴ３，Ｔ４のゲート電極となるゲートポリサイ
ド層２４は、図１４に示すワード線Ｗも兼ねている。ゲ
ート積層膜パターン２８内のポリシリコン層２４は、負
荷抵抗として機能し、図１４の負荷抵抗Ｒ１，Ｒ２に対
応している。また、図１８（ｂ）に示すように、ゲート
積層膜パターン２８内の、図１４に示すＭＯＳトランジ
スタＴ１，Ｔ２のゲート電極に対応する部分２８ａにお
いては、ゲート酸化膜２３及び第１シリコン酸化膜２５
の一部が予め除去されており、ゲート電極となるゲート
ポリサイド層２４と、負荷抵抗となるポリシリコン層２
６と、シリコン基板２１とが電気的に接続されている。

【０００７】これらのＭＯＳトランジスタＴ１〜Ｔ４の
上には、層間絶縁膜２９が積層され、その上に電源電圧
配線３０及びグランド配線３１が形成されている。電源
電圧配線３０とポリシリコン層２６とは、電源電圧コン
タクト３２で接続されており、グランド配線３１とシリ
コン基板２１とは、グランドコンタクト３３で接続され
ている。さらにその上に層間絶縁膜３４が形成され、層
間絶縁膜３４の上に金属層３５がパターンニングされ、
これが、図１４のディジット線Ｄ１，Ｄ２に対応してい
る。なお、ディジット線Ｄ１，Ｄ２となる金属層３５と
シリコン基板２１とは、ディジットコンタクト３６によ
り接続されている。

【０００８】以上説明した第２の構造例によるメモリセ
ルにおいては、負荷抵抗となるポリシリコン層２６とゲ
ートポリサイド層２４とが積層になっており、同時にパ
ターンニングされてゲート積層膜パターン２８を構成し
ている。したがって、グランドコンタクト３３のための
ホールを開孔する際に、このゲート積層膜パターン２８
に対して目合わせすれば、グランドコンタクト３３が、
負荷抵抗となるポリシリコン層２６及びゲートポリサイ
ド層２４のどちらに対してもショートしないように、開
孔することができる。

【０００９】

【発明が解決しようとする課題】ところで、上記した従
来の抵抗負荷型ＳＲＡＭを構成するメモリセルの第２の
構造例においては、まず、負荷抵抗となるポリシリコン
層２６と電源電圧配線３０とは、電源電圧コンタクト３
２を介して接続されているため、図１７（ａ）に示すよ
うに、ＭＯＳトランジスタＴ１，Ｔ２のゲート電極とな
るゲート積層膜パターン２８に予め電源電圧コンタクト
３２を形成するためのコンタクト形成領域３７を設けて
おかなければならない。したがって、その分、メモリセ
ルの面積が増大するという欠点があった。これにより、
ＳＲＡＭを高集積化できない、という問題があった。ま
た、電源電圧コンタクト３２のためのホールを開孔する
際の目合わせに若干のずれがあり、電源電圧コンタクト
３２がコンタクト形成領域３７をはみ出してしまった場
合、この電源電圧コンタクト３２は、ゲート積層膜パタ
ーン２８の側面にかかって形成される。この電源電圧コ
ンタクト３２によりゲートポリサイド層２４と電源電圧
コンタクト３２とが電気的に接続されてしまい、メモリ
セルが正常に動作しなくなる、という欠点があった。し
たがって、製造時のマスクの重ね合わせずれに対するマ
ージンが小さいために生産性が低い、という問題があっ
た。

【００１０】この発明は、上述の事情に鑑みてなされた
もので、ゲート電極や負荷抵抗とグランドコンタクトと
がショートし難く、かつ、セル面積を小さくできると共
に、製造時のマスクの重ね合わせずれに対するマージン
を大きくできる半導体装置及びその製造方法を提供する
ことを目的としている。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体装置は、一対の駆
動用トランジスタと一対の負荷抵抗とからなるフリップ
フロップと、各ゲート電極が共にワード線に接続された
一対のデータ転送用トランジスタとから構成されたメモ
リセルを有する半導体装置であって、上記一対の駆動用
トランジスタ及び上記一対のデータ転送用トランジスタ
の各ゲート電極と、上記ワード線とが形成され、上記一
対の駆動用トランジスタの各ゲート電極と上記ワード線
とが電気的に切断された第１の層と、上記第１の層と絶
縁膜を介して積層され、かつ共にパターニングされ、上
記フリップフロップに電源を供給する電源電圧配線と、
上記負荷抵抗とが形成された第２の層とを備えてなるこ
とを特徴としている。

【００１２】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記第２の層はポリシリコン層
であり、上記電源電圧配線の上層に、チタンシリサイド
層が形成されていることを特徴としている。

【００１３】さらに、請求項３記載の発明は、請求項１
又は２記載の半導体装置に係り、上記第１の層は、ポリ
シリコン層、又はリンイオンがドーピングされたポリシ
リコンとタングステンシリサイドとの積層膜からなるポ
リサイド層であることを特徴としている。

【００１４】また、請求項４記載の発明に係る半導体装
置の製造方法は、一対の駆動用トランジスタと一対の負
荷抵抗とからなるフリップフロップと、各ゲート電極が
共にワード線に接続された一対のデータ転送用トランジ
スタとから構成されたメモリセルを有する半導体装置の
製造方法であって、基板上に第１のポリシリコン層、又
はリンイオンがドーピングされたポリシリコンとタング
ステンシリサイドとの積層膜からなるポリサイド層を形
成する第１の工程と、上記第１のポリシリコン層又は上
記ポリサイド層をエッチングして、上記一対の駆動用ト
ランジスタ及び上記一対のデータ転送用トランジスタの
各ゲート電極と、上記一対の駆動用トランジスタの各ゲ
ート電極と電気的に切断された上記ワード線とを形成す
る第２の工程と、第１の絶縁膜を形成する第３の工程
と、第２のポリシリコン層を形成する第４の工程と、上
記第２のポリシリコン層の上記負荷抵抗に対応する部分
以外の部分を低抵抗化する第５の工程と、第２の絶縁膜
を形成する第６の工程と、上記第１のポリシリコン層又
は上記ポリサイド層と、上記第１の絶縁膜と、上記第２
のポリシリコン層と、上記第２の絶縁膜とからなる積層
膜を同一パターンでエッチングする第７の工程とを備え
てなることを特徴としている。

【００１５】さらに、請求項５記載の発明に係る半導体
装置の製造方法は、一対の駆動用トランジスタと一対の
負荷抵抗とからなるフリップフロップと、各ゲート電極
が共にワード線に接続された一対のデータ転送用トラン
ジスタとから構成されたメモリセルを有する半導体装置
の製造方法であって、基板上に第１のポリシリコン層、
又はリンイオンがドーピングされたポリシリコンとタン
グステンシリサイドとの積層膜からなるポリサイド層を
形成する第１の工程と、上記第１のポリシリコン層又は
上記ポリサイド層をエッチングして、上記一対の駆動用
トランジスタ及び上記一対のデータ転送用トランジスタ
の各ゲート電極と、上記一対の駆動用トランジスタの各
ゲート電極と電気的に切断された上記ワード線とを形成
する第２の工程と、第１の絶縁膜を形成する第３の工程
と、第２のポリシリコン層を形成する第４の工程と、第
２の絶縁膜を形成する第５の工程と、上記第２の絶縁膜
を、上記第２のポリシリコン層の上記負荷抵抗に対応す
る部分を残してエッチングする第６の工程と、上記第１
のポリシリコン層又は上記ポリサイド層と、上記第１の
絶縁膜と、上記第２のポリシリコン層と、上記第２の絶
縁膜とからなる積層膜を同一パターンでエッチングする
第７の工程と、上記第２のポリシリコン層の上記負荷抵
抗に対応する部分以外の部分を低抵抗化する第８の工程
とを備えてなることを特徴としている。

【００１６】さらに、請求項６記載の発明は、請求項５
記載の半導体装置その製造方法に係り、上記第２のポリ
シリコン層の低抵抗化された部分の上層に、チタンシリ
サイド層を形成する第９の工程を備えたことを特徴とし
ている。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の態様について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例図１は、この発明の第１実施例である抵抗負荷型ＳＲＡ
Ｍを構成するメモリセルの構造図で、（ａ）は、同メモ
リセルの下層を示す平面図、（ｂ）は、同メモリセルの
上層を示す平面図、また、図２は、同メモリセルの構造
図で、（ａ）は、図１のＸ−Ｘ’に沿う断面図、（ｂ）
は、図１のＹ−Ｙ’に沿う断面図、同メモリセルのコン
タクト領域の断面図、また、図４は、同メモリセルの周
辺回路領域の断面図である。まず、図１を参照して、こ
の例のメモリセルの構造について説明する。図１におい
て、シリコン基板４１の表面は、素子形成領域４２と素
子分離領域４３とに分けられており、これらの上に、ゲ
ート酸化膜４４と、ゲートポリサイド層４５と、シリコ
ン酸化膜４６と、ポリシリコン層４７と、シリコン窒化
膜４８とからなるゲート積層膜パターン４９が形成され
ている。ゲート積層膜パターン４９等の側壁には、シリ
コン窒化膜によるサイドウォール５０が形成されてお
り、その両側のシリコン基板４１の表面には、ソース・
ドレイン拡散層が形成されている。これらソース・ドレ
イン拡散層上部には、チタンシリサイド層５１が形成さ
れている。

【００１８】また、ゲート積層膜パターン４９内のゲー
トポリサイド層４５は、リンイオンが１×１０¹⁹〜１×
１０²¹／ｃｍ³程度ドーピングされたポリシリコンとタ
ングステンシリサイドとの積層膜である。このゲートポ
リサイド層４５は、図１４のＭＯＳトランジスタＴ１〜
Ｔ４のゲート電極となり、このうち、ＭＯＳトランジス
タＴ３，Ｔ４のゲート電極となるものは、素子分離領域
４３上で、図１４に示すワード線Ｗとしても機能する。
また、ゲート積層膜パターン４９内のポリシリコン層４
７は、ＭＯＳトランジスタＴ１，Ｔ２のゲート電極とな
るゲートポリサイド層４５の上では、１×１０¹¹〜１×
１０¹³Ω程度の抵抗値を有する負荷抵抗５２として機能
し、図１４の負荷抵抗Ｒ１，Ｒ２に対応している。一
方、ゲート積層膜パターン４９内のポリシリコン層４７
のうち、ＭＯＳトランジスタＴ３，Ｔ４のゲート電極及
びワード線Ｗとなるゲートポリサイド層４５の上方に形
成されたものは、１×１０²〜１×１０⁵Ω／ｃｍ²程度
のシート抵抗値を有し、電源電圧配線５３として機能す
る。

【００１９】ここで、ゲート積層膜パターン４９は、Ｍ
ＯＳトランジスタＴ１，Ｔ２のゲート電極とワード線Ｗ
とが連続して形成されているため、ポリシリコン層４７
もゲート電極上及びワード線Ｗ上で連続して形成されて
いる。しかし、図１（ｄ）に示すように、ゲート積層膜
パターン４９内のゲートポリサイド層４５のうち、図１
４に示すＭＯＳトランジスタＴ１，Ｔ２のゲート電極に
対応するゲートポリサイド層４５のワード線Ｗとの近接
部分４５ａが予め除去されており、ゲートポリサイド層
４５とワード線Ｗとが電気的に分離されている。また、
ポリシリコン層４７と、ゲートポリサイド層４５と、シ
リコン基板４１とは、共通コンタクト５４によって電気
的に接続されている。

【００２０】これらのＭＯＳトランジスタＴ１〜Ｔ４の
上には、層間絶縁膜５５が積層され、その上にグランド
配線５６が形成されている。グランド配線５６とシリコ
ン基板４１とは、グランドコンタクト５７で接続されて
いる。さらにその上に層間絶縁膜５８が形成され、その
上に金属層５９がパターンニングされ、これが図１４の
ディジット線Ｄ１，Ｄ２に対応している。なお、ディジ
ット線Ｄ１，Ｄ２となる金属層５９とシリコン基板４１
とは、ディジットコンタクト６０により接続されてい
る。

【００２１】次に、図３を参照して、コンタクト領域に
ついて説明する。ワード線コンタクト部では、メモリセ
ルのゲート積層膜パターン４９に対応する部分のうち、
ゲートポリサイド層４５より上の層が一部除去されてお
り、この部分にワードコンタクト６１が形成されてい
る。このワードコンタクト６１を介してワード線Ｗの電
位が制御されることになる。また、電源電圧配線５３と
なるポリシリコン層４７には、電源電圧コンタクト６２
が形成されており、この電源電圧コンタクト６２を介し
て電源電圧が供給される。

【００２２】次に、図４を参照して、周辺回路領域につ
いて説明する。周辺回路領域では、メモリセルのゲート
積層膜パターン４９に対応する部分のうち、ゲートポリ
サイド層４５より上の層が除去されており、この部分は
ゲート電極としてのみ機能する。

【００２３】次に、図５乃至図７を参照して、この例の
ＳＲＡＭの製造方法について説明する。なお、以下にお
いては、メモリセル領域、コンタクト領域及び周辺回路
領域における製造工程についてまとめて説明する。ま
ず、図５（ａ）に示すように、シリコン基板４１上にＬ
ＯＣＯＳ（Local Oxidation of Silicon）法等により素
子形成領域４２及び素子分離酸化膜４３を形成する。こ
の後、基板全面に３〜２０ｎｍの膜厚のゲート酸化膜４
４を形成した後、その上にポリシリコンとタングステン
シリサイドとの積層膜であるゲートポリサイド層４５を
３〜２０ｎｍの膜厚で形成する。次に、図５（ｂ）に示
すように、ゲートポリサイド層４５を、図７（ａ）にお
いてゲートポリサイド層の領域６３として示されている
形状にパターンニングする。

【００２４】次に、基板全面に１０〜１００ｎｍの膜厚
のシリコン酸化膜４６を形成した後、その上に３０〜１
５０ｎｍの膜厚のポリシリコン層４７を形成する。その
後、メモリセル領域については、図７（ｂ）に示されて
いる形状のホトレジストマスク６４を形成し、コンタク
ト領域及び周辺回路領域については、ホトレジストマス
クで覆われないようにする。ホトレジストマスク６４に
覆われた部分は、負荷抵抗５２として機能する部分であ
る。その後、図５（ｃ）に示すように、ホトレジストマ
スク６４をマスクとして、例えば、ドーズ量１×１０¹⁴
〜１×１０¹⁶atoms／cm²程度でリンイオンＰ⁺を注入す
る。次に、ホトレジストマスク６４を除去した後、８０
０〜１０００゜Ｃ程度の高温で熱処理を行い、イオン注
入されたリンイオンを活性化する。この工程により、ポ
リシリコン層４７のうち、リンイオンの注入された領域
のシート抵抗値が１×１０²〜１×１０⁵Ω／ｃｍ²程度
まで低下する。次に、基板全面にシリコン窒化膜４８を
形成した後、図５（ｄ）に示すように、コンタクト領域
の一部及び周辺回路領域について、シリコン窒化膜４８
及びポリシリコン層４７を除去する。これは、シリコン
酸化膜に対して選択比の高いエッチングガスを用い、シ
リコン酸化膜４６をエッチングストッパとしてシリコン
窒化膜４８及びポリシリコン層４７を異方性エッチング
することにより行う。

【００２５】次に、図６（ｅ）に示すように、ゲート酸
化膜４４と、ゲートポリサイド層４５と、シリコン酸化
膜４６と、ポリシリコン層４７と、シリコン窒化膜４８
とからなる積層膜を、ホトリゾグラフィ技術及び異方性
エッチング技術を用いてパターニングする。この場合、
初めはシリコン酸化膜４６がエッチングされないエッチ
ングガスを用いることで、シリコン窒化膜４８及びポリ
シリコン層４７だけを異方性エッチングする。この過程
では、周辺回路領域のように積層膜の上部がシリコン酸
化膜４６である領域はエッチングされない。次に、シリ
コン酸化膜をエッチングするガスを用いてエッチングを
行い、シリコン酸化膜４６を除去する。さらに、ポリシ
リコン層をエッチングするガスを用いてエッチングを行
い、ポリシリコン層４７を除去する。このようにして、
メモリセル領域では、ゲートポリサイド層４５とポリシ
リコン層４７を含むゲート積層膜パターン４９が、周辺
回路領域ではゲートポリサイド層４５のみを含むゲート
積層膜パターンが形成される。図７（ｃ）にゲート積層
膜パターン４９の形状の一例を示す。また、メモリセル
内においては、ポリシリコン層４７のうち、リンイオン
が注入されている部分は、電源電圧配線５３として機能
し、リンイオンが注入されていない部分は、負荷抵抗５
２として機能する。この後、シリコン酸化膜４６の異方
性エッチングを行って、ゲート積層膜パターンのうち、
周辺回路領域のゲート電極のようにシリコン酸化膜４６
が最上層となっている部分のシリコン酸化膜４６を除去
する。

【００２６】次に、低濃度のＮ^-不純物拡散領域と高濃
度のＮ⁺不純物拡散領域とがオフセットされてなるＬＤ
Ｄ（Lightly Doped Drain）構造を形成するために、イ
オン注入を行った後、基板全面にシリコン窒化膜を形成
し、それを異方性エッチングすることにより、図６
（ｆ）に示すように、ゲート積層膜パターン４９等のゲ
ート積層膜パターンの側面にサイドウォール窒化膜５０
を形成する。その後、ソース・ドレイン拡散層を形成す
るためのイオン注入を行う。次に、基板全面にチタンを
スパッタし、熱処理を加えることにより、シリコンに接
しているチタンをシリコンと反応させてチタンシリサイ
ドを形成した後、シリサイド化されていないチタンを除
去する。このようにして、ソース・ドレイン拡散層の表
面にチタンシリサイド層５１が形成され、層抵抗が低く
なる。その後、基板全面に層間絶縁膜５５となるシリコ
ン酸化膜を形成する。

【００２７】次に、図６（ｇ）及び図７（ｄ）を参照し
て、配線層及びコンタクト形成工程について説明する。
まず、層間絶縁膜５５に一部がゲート積層膜パターン４
９にかかるように共通コンタクト５４のためのホールを
異方性エッチングにより開孔する。この異方性エッチン
グでは、層間絶縁膜５５とサイドウォール５０の両方が
同時にエッチングされるようなガスを用いる。この後、
タングステンを全面に堆積させてエッチバックすること
により、この共通コンタクト５４をタングステンで埋め
込む。このようにして、ゲートポリサイド層４５とポリ
シリコン層４７とシリコン基板４１とを電気的に接続す
る共通コンタクト５４が形成される。次に、基板全面に
層間絶縁膜５８となるシリコン酸化膜を形成した後、メ
モリセル領域では、ＭＯＳトランジスタＴ１，Ｔ２のソ
ース拡散層に達するグランドコンタクト５７のためのホ
ールを、周辺回路領域では、ソース・ドレイン拡散層及
びゲート電極に達するコンタクトのためのホールを開孔
する。なお、ホールの開孔は、異方性エッチングより行
うが、その際、シリコン酸化膜からなる層間絶縁膜５５
を選択的にエッチングして、シリコン窒化膜からなるサ
イドウォール５０をエッチングしないガスを用いる。

【００２８】次に、基板全面にアルミニウムを堆積さ
せ、パターニングしてメモリセル領域ではグランドコン
タクト５７及びグランド配線５６を、周辺回路領域では
周辺回路のコンタクト及びアルミニウム配線を形成す
る。ここで、グランドコンタクト５７の開孔を、サイド
ウォール５０をエッチングしないガスを用いて行ったの
で、グランドコンタクト５７のためのホールの開孔に若
干の目ずれが生じても、グランドコンタクト５７がゲー
トポリサイド層４５や負荷抵抗５２とショートすること
がない。この後、基板全面に層間絶縁膜５８としてシリ
コン酸化膜を形成し、ディジットコンタクト６０のため
のホールを開孔した後、基板全面にアルミニウムを堆積
させ、パターニングしてメモリセル領域ではディジット
コンタクト６０及びディジット線Ｄ１，Ｄ２となる金属
層５９を形成する。この工程でも、前の工程と同様、デ
ィジットコンタクト６０のためのホールの開孔を、サイ
ドウォール５０をエッチングしないガスを用いて行っ
て、ディジットコンタクト６０のためのホールを開孔す
る際に若干の目ずれが生じても、ディジットコンタクト
６０がゲートポリサイド層４５や電源電圧配線５３とシ
ョートしないようにする。

【００２９】このように、この例のＳＲＡＭの構造及び
製造工程によれば、負荷抵抗５２及び電源電圧配線５３
がゲート積層膜パターン４９内の同一のポリシリコン層
４７で形成されるので、負荷抵抗５２と電源電圧配線５
３とを別々の層に形成する場合のように、これらをつな
ぐための電源電圧コンタクトを必要としない。したがっ
て、第一に、メモリセル内に上記コンタクトを形成する
ための領域を確保する必要がない。よって、セル面積が
縮小され、ＳＲＡＭの高集積化が達成される。また、第
二に、負荷抵抗５２と電源電圧配線５３とを別々の層に
形成する場合、上記電源電圧コンタクトのためのホール
の開孔の目合わせに若干のずれがあると、電源電圧コン
タクトがコンタクト形成領域をはみ出してしまう危険性
がある。この場合、ゲート積層膜パターン４９内のゲー
トポリサイド層４５と電源電圧配線５３とが電気的に接
続されてしまい、ＳＲＡＭが正常に動作しなくなるとい
う問題があったが、上記第１実施例による製造方法であ
れば、そのような問題は生じないので、その分生産性が
向上する。

【００３０】さらに、上記第１実施例においては、電源
電圧配線５３がゲート積層膜パターン４９内に存在し、
このゲート積層膜パターン４９が形成された後、ソース
・ドレイン拡散層が形成される。そのため、電源電圧配
線５３内の不純物の活性化をソース・ドレイン拡散層形
成前に行うことができる。したがって、上記した従来の
メモリセルの第１の構造例においてソース・ドレイン拡
散層形成後に電源電圧配線を形成する場合と異なり、ソ
ース・ドレイン拡散層形成後に電源電圧配線を活性化す
るための熱処理を行う必要がない。この結果、電源電圧
配線の活性化熱処理によりソース・ドレイン拡散層の不
純物が拡散して接合が深くなり、ショートチャンネル効
果が増大したり、拡散層上のチタンシリサイド層が凝集
して層抵抗が増大するという問題が生じない。

【００３１】◇第２実施例図８は、この発明の第２実施例である抵抗負荷型ＳＲＡ
Ｍ（半導体装置）を構成するメモリセルの構造図であ
り、詳細には、（ａ）は、同メモリセルの下層を示す平
面図、（ｂ）は、（ａ）のＹ−Ｙ’に沿う断面図、図９
は、同メモリセルのコンタクト領域の断面図、また、図
１０は、同メモリセルの周辺回路領域の断面図である。
まず、図８を参照して、この例のメモリセルの構造につ
いて説明する。図８において、シリコン基板７１の表面
は、素子形成領域７２と素子分離領域７３とに分けられ
ており、これらの上に、ゲート酸化膜７４と、ゲートポ
リサイド層７５と、シリコン酸化膜７６と、ポリシリコ
ン層７７と、シリコン窒化膜７８とからなるゲート積層
膜パターン７９が形成されている。ゲート積層膜パター
ン７９等の側壁には、シリコン窒化膜によるサイドウォ
ール８０が形成されており、その両側のシリコン基板７
１の表面には、ソース・ドレイン拡散層が形成されてい
る。これらソース・ドレイン拡散層上部には、チタンシ
リサイド層８１が形成されている。

【００３２】また、ゲート積層膜パターン７９内のゲー
トポリサイド層７５は、リンイオンが１×１０¹⁹〜１×
１０²¹／ｃｍ³程度ドーピングされたポリシリコンとタ
ングステンシリサイドとの積層膜である。このゲートポ
リサイド層７５は、図１４のＭＯＳトランジスタＴ１〜
Ｔ４のゲート電極となり、このうち、ＭＯＳトランジス
タＴ３，Ｔ４のゲート電極となるものは、素子分離領域
７３上で、図１４に示すワード線Ｗとしても機能する。
また、ゲート積層膜パターン７９内のポリシリコン層７
７は、ＭＯＳトランジスタＴ１，Ｔ２のゲート電極とな
るゲートポリサイド層７５の上では、１×１０¹¹〜１×
１０¹³Ω程度の抵抗値を有する負荷抵抗８２として機能
し、図１４の負荷抵抗Ｒ１，Ｒ２に対応している。な
お、第１実施例のゲート積層膜パターン４９（図１
（ｄ）参照）と、この第２実施例のゲート積層膜パター
ン７９とは略対応する（図８（ｂ）参照）が、この第２
実施例では、ＭＯＳトランジスタＴ３，Ｔ４のゲート電
極及びワード線Ｗとなるゲートポリサイド層７５の上層
のポリシリコン層７７の上方には、シリコン窒化膜７８
が形成されておらず、代わりに、チタンシリサイド層８
１が形成されていて、かつ、その下層のポリシリコン層
７７は低抵抗化されている。この低抵抗化されたポリシ
リコン層７７は、電源電圧配線８３として機能する。

【００３３】ここで、ゲート積層膜パターン７９は、Ｍ
ＯＳトランジスタＴ１，Ｔ２のゲート電極とワード線Ｗ
とが連続して形成されているため、ポリシリコン層７７
もゲート電極上及びワード線Ｗ上で連続して形成されて
いる。しかし、図８（ｂ）に示すように、ゲート積層膜
パターン７９内のゲートポリサイド層７５のうち、図１
４に示すＭＯＳトランジスタＴ１，Ｔ２のゲート電極に
対応するゲートポリサイド層７５のワード線Ｗとの近接
部分７５ａが予め除去されており、ゲートポリサイド層
７５とワード線Ｗとが電気的に分離されている。また、
ポリシリコン層７７と、ゲートポリサイド層７５と、シ
リコン基板７１とは、共通コンタクト８４によって電気
的に接続されている。これらのＭＯＳトランジスタＴ１
〜Ｔ４の上には、層間絶縁膜８５が積層され、その上に
グランド配線８６が形成されている。グランド配線８６
とシリコン基板７１とは、グランドコンタクト８７で接
続されている。さらにその上に層間絶縁膜８８が形成さ
れ、その上に金属層８９がパターンニングされ、これが
図１４のディジット線Ｄ１，Ｄ２に対応している。な
お、ディジット線Ｄ１，Ｄ２となる金属層８９とシリコ
ン基板７１とは、ディジットコンタクト９０により接続
されている。

【００３４】次に、図９を参照して、コンタクト領域に
ついて説明する。図９において、メモリセルのゲート積
層膜パターン７９に対応する部分のうち、電源電圧配線
８３となるポリシリコン層７７の一部は、ワード線コン
タクト部の手前で一部除去され、の上層にチタンシリサ
イド層８１が形成されている。このチタンシリサイド層
８１には、電源電圧コンタクト９１が形成されており、
この電源電圧コンタクト９１を介して電源電圧が供給さ
れる。ワード線コンタクト部では、シリコン酸化膜７６
の一部が除去され、ゲートポリサイド層層７５の上にポ
リシリコン層７７が直接形成され、さらに、その上にチ
タンシリサイド層８１が形成されている。このチタンシ
リサイド層８１にワードコンタクト９２が形成され、こ
のワードコンタクト９２を介してワード線Ｗの電位が制
御されることになる。

【００３５】次に、図１０を参照して、周辺回路領域に
ついて説明する。周辺回路領域では、メモリセルのゲー
ト積層膜パターン７９に対応する部分のうち、ゲートポ
リサイド層７５の上にポリシリコン層７７及びチタンシ
リサイド層８１が形成されており、ゲートポリサイド層
７５及びポリシリコン層７７によりゲート電極が構成さ
れている。また、ソース・ドレイン拡散層には、チタン
シリサイド層８１が形成されている。

【００３６】次に、図１１乃至図１３を参照して、この
例のＳＲＡＭの製造方法について説明する。なお、以下
においては、メモリセル領域、コンタクト領域及び周辺
回路領域における製造工程についてまとめて説明する。
まず、シリコン基板７１上にＬＯＣＯＳ法等により素子
形成領域７２及び素子分離酸化膜７３を形成する。この
後、基板全面に３〜２０ｎｍの膜厚のゲート酸化膜７４
を形成した後、その上にポリシリコンとタングステンシ
リサイドとの積層膜であるゲートポリサイド層７５を３
〜２０ｎｍの膜厚で形成する。次に、図１１（ａ）に示
すように、ゲートポリサイド層７５を、図１３にゲート
ポリサイド層の領域９３として示されている形状にパタ
ーンニングする。このゲートポリサイド層７５は、上述
したように、その一部がゲート電極として、他の一部が
ワード線Ｗとして機能する。

【００３７】次に、基板全面に１０〜１００ｎｍの膜厚
のシリコン酸化膜７６を形成した後、コンタクト領域の
一部及び周辺回路領域については、図１１（ｂ）に示す
ように、シリコン酸化膜７６を除去する。次に、基板全
面に３０〜１５０ｎｍの膜厚のポリシリコン層７７を形
成した後、コンタクト領域については、図１１（ｃ）に
示すように、ポリシリコン層７７を一部除去する。次
に、基板全面にシリコン窒化膜７８を形成した後、メモ
リセル領域においては、図１１（ｄ）に示すように、シ
リコン窒化膜７８を、図１３にシリコン窒化膜の領域９
４として示されている形状にパターンニングする。シリ
コン窒化膜で覆われた領域は、負荷抵抗８２として機能
する部分である。また、コンタクト領域及び周辺回路領
域については、シリコン窒化膜７８をすべて除去する。

【００３８】この後、図１２（ｅ）に示すように、ゲー
ト酸化膜７４と、ゲートポリサイド層７５と、シリコン
酸化膜７６と、ポリシリコン層７７と、シリコン窒化膜
７８とからなる積層膜を、ホトリゾグラフィ技術及び異
方性エッチング技術を用いてパターニングする。この場
合、初めはシリコン酸化膜７６がエッチングされないエ
ッチングガスを用いることで、シリコン窒化膜７８及び
ポリシリコン層７７だけを異方性エッチングする。次
に、シリコン酸化膜をエッチングするガスを用いてエッ
チングを行い、シリコン酸化膜７６を除去する。さら
に、ポリシリコン層をエッチングするガスを用いてエッ
チングを行い、ポリシリコン層７７を除去する。

【００３９】次に、ＬＤＤ構造を形成するために、イオ
ン注入を行った後、基板全面にシリコン窒化膜を形成
し、それを異方性エッチングすることにより、図１２
（ｆ）に示すように、ゲート積層膜パターン７９等のゲ
ート積層膜パターンの側面にサイドウォール窒化膜８０
を形成する。その後、ソース・ドレイン拡散層を形成す
るために、例えば、ドーズ量１×１０¹⁵〜１×１０¹⁶at
oms／cm²程度で砒素イオンを注入する。このイオン注入
では、ソース・ドレイン拡散層と同時に、ゲート積層膜
パターンのうち、最上層がポリシリコン層７７である領
域では、このポリシリコン層７７にも砒素イオンが注入
される。その後、７００〜１０００゜Ｃ程度の高温で熱
処理を行い、イオン注入された砒素イオンを活性化す
る。この熱処理により、ソース・ドレイン拡散層が形成
され、また、ポリシリコン層７７のうち、砒素イオンが
注入された領域のシート抵抗値が低下する。

【００４０】次に、基板全面にチタンをスパッタし、熱
処理を加えることにより、シリコンに接しているチタン
をシリコンと反応させてチタンシリサイドを形成した
後、シリサイド化されていないチタンを除去する。この
ようにして、ソース・ドレイン拡散層の上及びゲート積
層膜パターンのうち、表面がシリコン窒化膜７８で覆わ
れておらずポリシリコン層７７がむき出しになっている
領域の上には、チタンシリサイド層８１が形成される。
ゲート積層膜パターンのうち、上にチタンシリサイド層
８１が形成されたポリシリコン層７７は、電源電圧配線
８３として機能する。その後、基板全面に層間絶縁膜８
５となるシリコン酸化膜を形成する。

【００４１】次に、図１２（ｇ）を参照して、配線層及
びコンタクト形成工程について説明する。まず、層間絶
縁膜８５に一部がゲート積層膜パターン７９にかかるよ
うに共通コンタクト８４のためのホールを異方性エッチ
ングにより開孔する。この異方性エッチングでは、層間
絶縁膜８５とサイドウォール８０の両方が同時にエッチ
ングされるようなガスを用いる。この後、タングステン
を全面に堆積させてエッチバックすることにより、この
共通コンタクト８４をタングステンで埋め込む。このよ
うにして、ゲートポリサイド層７５とポリシリコン層７
７とシリコン基板７１とを電気的に接続する共通コンタ
クト８４が形成される。次に、基板全面に層間絶縁膜８
８となるシリコン酸化膜を形成した後、メモリセル領域
では、ＭＯＳトランジスタＴ１，Ｔ２のソース拡散層に
達するグランドコンタクト８７のためのホールを、周辺
回路領域では、ソース・ドレイン拡散層及びゲート電極
に達するコンタクトのためのホールを開孔する。なお、
ホールの開孔は、異方性エッチングより行うが、その
際、シリコン酸化膜からなる層間絶縁膜８５を選択的に
エッチングして、シリコン窒化膜からなるサイドウォー
ル８０をエッチングしないガスを用いる。

【００４２】次に、基板全面にアルミニウムを堆積さ
せ、パターニングしてメモリセル領域ではグランドコン
タクト８７及びグランド配線８６を、周辺回路領域では
周辺回路のコンタクト及びアルミニウム配線を形成す
る。ここで、グランドコンタクト８７のためのホールの
開孔を、サイドウォール８０をエッチングしないガスを
用いて行ったので、グランドコンタクト８７のためのホ
ールの開孔に若干の目ずれが生じても、グランドコンタ
クト８７がゲートポリサイド層７５や負荷抵抗８２とシ
ョートすることがない。この後、基板全面に層間絶縁膜
８８としてシリコン酸化膜を形成し、ディジットコンタ
クト９０のためのホールを開孔した後、基板全面にアル
ミニウムを堆積させ、パターニングしてメモリセル領域
ではディジットコンタクト９０及びディジット線Ｄ１，
Ｄ２となる金属層８９を形成する。この工程でも、前の
工程と同様、ディジットコンタクト９０のためのホール
の開孔を、サイドウォール８０をエッチングしないガス
を用いて行って、ディジットコンタクト９０のためのホ
ールの開孔に若干の目ずれが生じても、ディジットコン
タクト９０がゲートポリサイド層７５や電源電圧配線８
３とショートしないようにする。このように、この例の
ＳＲＡＭの構造及び製造工程によれば、上記した第１実
施例による効果に加えて、電源電圧配線８３の上にチタ
ンシリサイド層８１が存在するために、層抵抗が低くな
り、ＳＲＡＭの動作が安定になる。

【００４３】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の第１及び第２実施例においては、ゲートポリサイド層
４５，７５の代わりにゲートポリシリコンを用いても良
い。また、負荷抵抗５２，８２の抵抗値を高くするため
に、負荷抵抗５２，８２となる領域のゲートポリサイド
層４５，７５にリンイオンを、例えば、ドーズ量１×１
０¹³〜１×１０¹⁴atoms／cm²程度でイオン注入しても良
い。さらに、シリコン窒化膜４８，７８は、シリコン酸
化膜でも良い。また、サイドウォール５０，８０は、シ
リコン窒化膜の代わりにシリコン酸化膜で形成しても良
い。また、チタンシリサイド層５１，８１は形成しなく
ても良い。さらに、上述の第１及び第２実施例において
は、グランド配線５６，８６とディジット線Ｄ１，Ｄ２
となる金属層５９，８９とは別々の層に形成したが、同
一の層に形成しても良い。

【００４４】

【発明の効果】以上説明したように、この発明の半導体
装置及びその製造方法によれば、負荷抵抗及び電源電圧
配線が同一のポリシリコン層に形成されるため、これら
を接続するコンタクトを形成するための領域をメモリセ
ル内に確保する必要がなく、その分セル面積を小さくで
きる。これにより、半導体装置の高集積化を図ることが
できる。また、負荷抵抗及び電源電圧配線が同一のポリ
シリコン層に形成されることにより、メモリセルトラン
ジスタのゲート電極や負荷抵抗と電源電圧配線との間で
ショートが発生しないため、製造時のマスクの重ね合わ
せずれに対するマージンを大きくできるという効果があ
る。これにより、半導体装置の信頼性、生産性を向上さ
せることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例である抵抗負荷型ＳＲＡ
Ｍを構成するメモリセルの構造図で、（ａ）は、同メモ
リセルの下層を示す平面図、（ｂ）は、同メモリセルの
上層を示す平面図である。

【図２】同メモリセルの構造図で、（ａ）は、図１のＸ
−Ｘ’に沿う断面図、（ｂ）は、図１のＹ−Ｙ’に沿う
断面図である。

【図３】同メモリセルのコンタクト領域の構造を示す断
面図である。

【図４】同メモリセルの周辺回路領域の構造を示す断面
図である。

【図５】同ＳＲＡＭの製造方法を示す工程図である。

【図６】同ＳＲＡＭの製造方法を示す工程図である。

【図７】同ＳＲＡＭの製造方法を示す工程図である。

【図８】この発明の第２実施例である抵抗負荷型ＳＲＡ
Ｍ（半導体装置）を構成するメモリセルの構造図で、
（ａ）は、同メモリセルの下層を示す平面図、（ｂ）
は、（ａ）のＹ−Ｙ’に沿う断面図である。

【図９】同メモリセルのコンタクト領域の構造を示す断
面図である。

【図１０】同メモリセルの周辺回路領域の構造を示す断
面図である。

【図１１】同ＳＲＡＭの製造方法を示す工程図である。

【図１２】同ＳＲＡＭの製造方法を示す工程図である。

【図１３】同ＳＲＡＭの製造方法を示す工程図である。

【図１４】同ＳＲＡＭを構成するメモリセルの等価回路
図である。

【図１５】従来の抵抗負荷型ＳＲＡＭを構成するメモリ
セルの第１の構造例を示す図で、（ａ）は、同メモリセ
ルの下層を示す平面図、（ｂ）は、同メモリセルの上層
を示す平面図である。

【図１６】同第１の構造例を示す図で、（ａ）は、図１
５のＸ−Ｘ’に沿う断面図、（ｂ）は、図１５のＹ−
Ｙ’に沿う断面図である。

【図１７】従来の抵抗負荷型ＳＲＡＭを構成するメモリ
セルの第２の構造例を示す図で、（ａ）は、同メモリセ
ルの下層を示す平面図、（ｂ）は、同メモリセルの上層
を示す平面図である。

【図１８】同第２の構造例を示す図で、（ａ）は、図１
７のＸ−Ｘ’に沿う断面図、（ｂ）は、図１７のＹ−
Ｙ’に沿う断面図である。

【符号の説明】

４１，７１シリコン基板４５，７５ゲートポリサイド層４６，７６シリコン酸化膜４７，７７ポリシリコン層４８，７８シリコン窒化膜４９，７９ゲート積層膜パターン５０，８０サイドウォール５１，８１チタンシリサイド層５２，８２負荷抵抗５３，８３電源電圧配線５４，８４共通コンタクト５６，８６グランド配線５７，８７グランドコンタクト５９，８９金属層６０，９０ディジットコンタクトＴ１，Ｔ２駆動用トランジスタＴ３，Ｔ４データ転送用トランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】一対の駆動用トランジスタと一対の負荷
抵抗とからなるフリップフロップと、各ゲート電極が共
にワード線に接続された一対のデータ転送用トランジス
タとから構成されたメモリセルを有する半導体装置であ
って、前記一対の駆動用トランジスタ及び前記一対のデータ転
送用トランジスタの各ゲート電極と、前記ワード線とが
形成され、前記一対の駆動用トランジスタの各ゲート電
極と前記ワード線とが電気的に切断された第１の層と、前記第１の層と絶縁膜を介して積層され、かつ共にパタ
ーニングされ、前記フリップフロップに電源を供給する
電源電圧配線と、前記負荷抵抗とが形成された第２の層
とを備えてなることを特徴とする半導体装置。
【請求項２】前記第２の層はポリシリコン層であり、
前記電源電圧配線の上層に、チタンシリサイド層が形成
されていることを特徴する請求項１記載の半導体装置。
【請求項３】前記第１の層は、ポリシリコン層、又は
リンイオンがドーピングされたポリシリコンとタングス
テンシリサイドとの積層膜からなるポリサイド層である
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】一対の駆動用トランジスタと一対の負荷
抵抗とからなるフリップフロップと、各ゲート電極が共
にワード線に接続された一対のデータ転送用トランジス
タとから構成されたメモリセルを有する半導体装置の製
造方法であって、基板上に第１のポリシリコン層、又はリンイオンがドー
ピングされたポリシリコンとタングステンシリサイドと
の積層膜からなるポリサイド層を形成する第１の工程
と、前記第１のポリシリコン層又は前記ポリサイド層をエッ
チングして、前記一対の駆動用トランジスタ及び前記一
対のデータ転送用トランジスタの各ゲート電極と、前記
一対の駆動用トランジスタの各ゲート電極と電気的に切
断された前記ワード線とを形成する第２の工程と、第１の絶縁膜を形成する第３の工程と、第２のポリシリコン層を形成する第４の工程と、前記第２のポリシリコン層の前記負荷抵抗に対応する部
分以外の部分を低抵抗化する第５の工程と、第２の絶縁膜を形成する第６の工程と、前記第１のポリシリコン層又は前記ポリサイド層と、前
記第１の絶縁膜と、前記第２のポリシリコン層と、前記
第２の絶縁膜とからなる積層膜を同一パターンでエッチ
ングする第７の工程とを備えてなることを特徴とする半
導体装置の製造方法。
【請求項５】一対の駆動用トランジスタと一対の負荷
抵抗とからなるフリップフロップと、各ゲート電極が共
にワード線に接続された一対のデータ転送用トランジス
タとから構成されたメモリセルを有する半導体装置の製
造方法であって、基板上に第１のポリシリコン層、又はリンイオンがドー
ピングされたポリシリコンとタングステンシリサイドと
の積層膜からなるポリサイド層を形成する第１の工程
と、前記第１のポリシリコン層又は前記ポリサイド層をエッ
チングして、前記一対の駆動用トランジスタ及び前記一
対のデータ転送用トランジスタの各ゲート電極と、前記
一対の駆動用トランジスタの各ゲート電極と電気的に切
断された前記ワード線とを形成する第２の工程と、第１の絶縁膜を形成する第３の工程と、第２のポリシリコン層を形成する第４の工程と、第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜を、前記第２のポリシリコン層の前記
負荷抵抗に対応する部分を残してエッチングする第６の
工程と、前記第１のポリシリコン層又は前記ポリサイド層と、前
記第１の絶縁膜と、前記第２のポリシリコン層と、前記
第２の絶縁膜とからなる積層膜を同一パターンでエッチ
ングする第７の工程と、前記第２のポリシリコン層の前記負荷抵抗に対応する部
分以外の部分を低抵抗化する第８の工程とを備えてなる
ことを特徴とする半導体装置の製造方法。
【請求項６】前記第２のポリシリコン層の低抵抗化さ
れた部分の上層に、チタンシリサイド層を形成する第９
の工程を備えたことを特徴とする請求項５記載の半導体
装置の製造方法。