JPH10135354A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10135354A
JPH10135354A JP8291902A JP29190296A JPH10135354A JP H10135354 A JPH10135354 A JP H10135354A JP 8291902 A JP8291902 A JP 8291902A JP 29190296 A JP29190296 A JP 29190296A JP H10135354 A JPH10135354 A JP H10135354A
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Abstract

(57)【要約】 【課題】 素子分離膜の不必要な除去に起因する動作不
良を防止して、動作安定性能が良好な半導体装置を得
る。 【解決手段】 ゲート電極6a上、このゲート電極6a
近傍のソース領域72上、及びソース領域72を囲む素
子分離膜2上に形成されたSiO2膜9aと、ドレイン
領域71上のゲート電極6a側壁に形成されたサイドウ
ォール91とを備えており、SiO2膜9aのゲート電
極側面を基準とする幅xが、上記サイドウォール91の
ゲート電極側面を基準とする幅yよりも広いので、製造
時において、SiO2膜9aにより、ソース領域72を
囲む素子分離膜2の不必要なエッチングが防止され、そ
のため、当該半導体装置の動作安定性能を向上でき、か
つ、ゲート電極6a及びソース領域72の上にSiO2
膜9aを意図的に残しているので、上層にビット線19
1が形成された場合にも、その配線下の平坦性を向上で
きる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は大規模集積回路
(LSI)等の半導体装置に関するものであり、より特
定的には半導体基板の一主面に素子分離膜を有する半導
体装置の動作特性の安定化に関するものである。
【0002】
【従来の技術】SRAM(Static Random
Access Memory)は揮発性半導体装置で
あり、マトリックス(行列)状に配置された相補型デー
タ線(ビット線)とワード線との交差部にメモリセルが
配置される。
【0003】メモリセルはフリップフロップ回路及び2
個のアクセストランジスタで構成される。このフリップ
フロップ回路により、クロスカップリングされた2つの
記憶ノードを構成し、(High、Low)又は(Lo
w、High)の双安定状態を有し、所定の電源電圧が
与えられている限り、双安定状態を保持し続けることと
なる。
【0004】ここで、アクセストランジスタは、記憶ノ
ード(フリップフロップ回路の入出力端子)に一方の半
導体領域が接続され、相補型データ線(ビット線)に他
方の半導体領域が接続される。又、アクセストランジス
タのゲート電極はワード線に接続され、このワード線に
よりアクセストランジスタの導通、非導通状態が制御さ
れる。
【0005】データを書き込む時は、ワード線を選択し
てアクセストランジスタを導通させ、所望の論理値に応
じてビット線対を強制的に電圧印加することにより、フ
リップフロップ回路の双安定状態を(High、Lo
w)又は(Low、High)のいずれかに設定する。
【0006】データを読み出す時は、アクセストランジ
スタを導通させ、記憶ノードの電位をビット線に伝達す
ることにより行う。ここで、上記フリップフロップ回路
は2個のドライバトランジスタ及び2個の負荷素子で構
成されており、当該ドライバトランジスタは、そのドレ
イン領域が一方のアクセストランジスタの半導体領域に
接続され、ソース領域がグランド線(VEE線)に接続
される。又、ドライバトランジスタのゲート電極は、他
方のアクセストランジスタの半導体領域に接続されてい
る。さらに、負荷素子は、一方がアクセストランジスタ
の半導体領域に接続され、他方が電源線(VCC線)に
接続されている。
【0007】SRAMにおいて、近年次のような問題が
顕在化してきた。まず、さらなる集積度向上によるコス
ト低減を図るため、トランジスタサイズ、特にMOSト
ランジスタのサイズを縮小する必要が生ずる。しかし、
アクセストランジスタのゲ−ト幅をあまり狭くすると、
狭チャネル効果によりアクセストランジスタのVth
(しきい値電圧)が上昇してメモリセルの読み出し動作
が不安定となるため、アクセストランジスタのゲ−ト幅
は、狭チャネル効果によるVth上昇が起こる領域まで
短くすることは困難である。そこで、アクセストランジ
スタのゲ−ト幅は狭チャネル効果によるVth(しきい
値電圧)の上昇を抑えることのできる最も狭いゲート幅
を採用することでレイアウト面積を低減してきた。
【0008】一方、SRAMの安定動作を図るため、ド
ライバトランジスタの電流値(駆動能力)とアクセスト
ランジスタの電流値(駆動能力)との比であるセルレシ
オを一定値(例えば、約3)以上確保する必要が生ず
る。しかし、上述のようにゲート幅を決定したアクセス
トランジスタの電流が仮に少しでも大きくなった場合、
このセルレシオが低下して動作不良が発生する。
【0009】そこで、まず、上記セルレシオの増加によ
る動作不良について説明する。一般に、セルレシオと呼
ばれるドライバトランジスタとアクセストランジスタの
コンダクタンス比(電流比)を大きくして、インバータ
のゲインを大きくする、つまり、インバータ出力の遷移
部分の傾きを鋭くすることで、セル動作の安定化が図ら
れることが可能であることが知られている。これを、図
31に示すような、1対のクロスカップリングしたイン
バータ対の入出力伝達特性をもとに説明する。
【0010】図32に1対のクロスカップリングしたイ
ンバータの入出力伝達特性を示す。ここで、フリップフ
ロップとして機能するには、図32に示すようなS1と
S2の二つの安定点を持つことが必要である。メモリセ
ルが実用に耐えるためには、図32中の互いに曲線で囲
まれた領域が十分大きくなるように設計する。指標とし
て、しばしば、図中に示した円の直径が用いられ、これ
をSNM(Static Noise Margin)
と呼ぶ。
【0011】以下、さらに詳細に、図33の等価回路で
示されるような、SRAMのメモリセルの伝達特性につ
いて説明する。
【0012】通常、スタンバイ時には、アクセストラン
ジスタが非導通であるため、メモリセルのインバータ
は、ドライバトランジスタと負荷素子で構成される。こ
こで、負荷素子は高インピーダンスであるため、スタン
バイ時のメモリセル伝達特性図である図34に示すよう
に、インバータ出力の遷移部分の傾きは急峻となり、S
NMは大きく、そのため、データは安定に保持される。
【0013】一方、データ読み出し時のメモリセルは、
アクセストランジスタが導通することにより、カラム電
流がLow側の記憶ノードに流れ込む。すなわち、負荷
素子に並列に、低インピーダンスのアクセストランジス
タからなる負荷が接続されたことと等価になり、メモリ
セルのインバータは、このアクセストランジスタを負荷
とし、ドライバトランジスタとで構成されるNMOSエ
ンハンスメント型のインバータとして取り扱わねばなら
ない。セルレシオが小さい場合、データ読み出し時のメ
モリセル伝達特性図である図35に示すように、インバ
ータのゲインはスタンバイ時よりもかなり低下する。つ
まり、インバータ出力の遷移部分の傾きが緩くなる。
【0014】また、High側の記憶ノードの電位は、
スタンバイ時の電源電圧レベルから、電源電圧からアク
セストランジスタのVthを引いた値にまで低下し、一
時的にSNMが著しく低下する。この時に、十分なSN
Mを持たせないと、双安定状態が失われることとなり、
データが破壊される危険がある。
【0015】そこで、通常、上記のようなデータ破壊を
防止するために、セルレシオを大きくしている。その結
果、セルレシオが大きい場合のデータ読み出し時のメモ
リセル伝達特性図である図36に示すように、インバー
タのゲインが大きくなり、つまり、インバータ出力の遷
移部分の傾きが鋭くなり、SNMが拡大することとな
る。
【0016】しかし、近年の素子の高集積化に伴い、レ
イアウト面積の縮小の必要から、ドライバトランジスタ
のサイズ(ゲート幅)を大きくすることは困難である。
したがって、SRAMの動作の安定化を図るためには、
アクセストランジスタの電流を絞ることが必要となる。
【0017】以下に、IEEE TRANSACTIO
NS ON ELECTRON DEVICES VO
L42, NO.7, JULY 1995 P130
5〜1312に記載の、従来の半導体装置の製造方法に
類似する一変形例を、図37(a)〜図42(a)、及
び図37(b)〜図42(b)、並びに図43に基づい
て説明する。
【0018】ここで、図37(a)〜図42(a)は、
従来の半導体装置の製造方法を、工程順に、SRAMセ
ル1個あたりについて示す要部平面図であり、図37
(b)〜図42(b)のそれぞれは、図37(a)〜図
42(a)のそれぞれに対応のB−B線断面図であり、
図43は図42(a)に対応のA1−A2線断面図であ
る。
【0019】まず、図37(a)及び図37(b)に示
すように、半導体基板であるN-型シリコン基板1上
に、例えば二酸化シリコン(SiO2)膜をパッド膜と
し、その上に堆積された窒化シリコン(Si34)膜を
耐酸化性マスクとして用いる選択的熱酸化(例えば、L
OCOS(Local Oxidation of S
ilicon))法を用いてSiO2からなる厚さ約3
000Åの素子分離膜であるフィールド絶縁膜2を形成
する。
【0020】その後、上記選択的熱酸化に用いたパッド
SiO2膜及びSi34膜を除去して、上記N-型シリコ
ン基板1表面に素子形成領域3を露出させる。
【0021】そして、N-型シリコン基板1の主面全面
に、例えばボロン(B)等のP型不純物を例えば200
〜700keVで1.0×1012〜1.0×1013cm
ー2程度注入し、さらに、ボロン(B)等のP型不純物を
例えば約30〜70keVで約1.0×1012〜2.0
×1013cmー2程度注入してアクセストランジスタT1
及びT2、及びドライバトランジスタT3及びT4のV
th設定を行なう。このようにして形成されたP-型ウ
エル領域4(図43参照)は約1016〜1018cm-3
度の不純物濃度を有する。
【0022】そして、全面に例えば熱酸化により、Si
2からなる厚さ例えば約70Åのゲート絶縁膜5(図
43参照)を形成し、LPCVD(Low Press
ure Chemical Vapor Deposi
tion)法を用いて、例えばホスフィン(PH3)等
のガスを混入することで、厚さ約1000Å、リン濃度
約1.0〜8.0×1020cm-3程度のリンドープト多
結晶シリコン膜を堆積する。
【0023】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング(Reac
tive Ion Etching;RIE)法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタT1、T2の
ゲート電極であるワード線6a、6d、及びドライバト
ランジスタT3、T4のゲート電極6b、6cを形成す
る。
【0024】なお、本実施の形態ではワード線6a、6
d及びドライバトランジスタのゲート電極6b、6cは
リンドープト多結晶シリコン膜のみで形成したが、例え
ばタングステンシリサイド(WSi2)膜等の金属シリ
サイド膜とリンドープト多結晶シリコン膜からなるいわ
ゆるポリサイド配線としてもかまわない。
【0025】この後、全面に例えばヒ素(As)を約3
0〜70keVで例えば45度の注入角度でウエハを回
転させながら約1.0〜5.0×1013cm-2のド−ズ
量で上記ゲート絶縁膜5越しに注入し、N-型ソ−ス・
ドレイン領域71〜75を素子形成領域3のワード線6
a、6d及びドライバトランジスタのゲート電極6b、
6cで遮蔽される領域以外の領域に形成する。ここで、
-型ソ−ス・ドレイン領域71〜75は約1017〜1
19cm-3程度の不純物濃度を有する。
【0026】次に、図38(a)及び図38(b)に示
すように、全面にLPCVD法を用いて厚さ約500〜
1500ÅのSiO2膜9を堆積し、RIE法を用いて
ワード線6a、6d及びドライバトランジスタのゲート
電極6b、6cの側壁に幅約500〜1500Å程度の
側壁酸化膜91〜96を形成する。
【0027】この時、同時に、フィールド絶縁膜2もR
IEにより削られる為、半導体基板1表面に露出した素
子形成領域3の面積は増加することになる。ここで、図
38(a)の一点鎖線はRIEにより削られる前の素子
形成領域3を表し、実線は削られた後の素子形成領域3
を示す。
【0028】この後、この側壁酸化膜91〜96をマス
クとして、例えばヒ素(As)を50keVで約1.0
〜5.0×1015cm-2のド−ズ量で注入し、N+型ソ
−ス・ドレイン領域111〜115を形成する。この
時、全面に例えばヒ素(As)又はリン(P)を約30
〜70keVで例えば45度の注入角度で、ウエハを回
転させながら約1.0〜5.0×1013cm-2のド−ズ
量で追加注入してもかまわない。
【0029】ここで、、N+型ソ−ス・ドレイン領域1
11〜115は約1020〜1021cm-3程度の不純物濃
度を有し、N-型ソ−ス・ドレイン領域71〜75及び
+型ソ−ス・ドレイン領域111〜115により、ド
レイン近傍の電界を緩和した、いわゆるLDD(Lig
htly Doped Drain)構造を形成してい
る。
【0030】なお、ここで、図38(a)においては、
-型ソ−ス・ドレイン領域71〜75及びN+型ソ−ス
・ドレイン領域111〜115と、側壁酸化膜91〜9
6との位置関係を明示するために、側壁酸化膜91〜9
6の外縁を点線にて示すとともに、その下層の表示を行
っている。
【0031】次に、図39(a)及び図39(b)に示
すように、全面にLPCVD法を用いて厚さ約1500
ÅのSiO2膜14を堆積した後、フォトリソグラフィ
技術を用いて所定の形状にフォトレジストをパターニン
グし、これをマスクとして例えばRIE法を適用するこ
とにより、上記SiO2膜14を選択的に除去して、上
記N+型ソ−ス・ドレイン領域113の一部が表出する
ようなコンタクトホール12を設ける。
【0032】そして、LPCVD法を用いて厚さ約10
00Å、リン濃度約1.0〜8.0×1020cmー3程度
のリンドープト多結晶シリコン膜を堆積した後、さらに
例えば厚さ約1000Åのタングステンシリサイド(W
Si2)膜等の金属シリサイド膜を連続して堆積する。
【0033】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばRIE法を適用することにより、上
記タングステンシリサイド(WSi2)膜及びリンドー
プト多結晶シリコン膜を連続してパターニングして、接
地配線13を形成する。なお、ここで、図39(a)に
おいては、接地配線13とドライバトランジスタのゲー
ト電極である6b、6cとの位置関係を明示するため
に、SiO2膜14の表示を省略し、その代わりに、そ
の下層の表示を行っている。
【0034】次に、図40(a)及び図40(b)に示
すように、全面にLPCVD法を用いて厚さ約1500
ÅのSiO2膜14、15を堆積した後、フォトリソグ
ラフィ技術を用いて所定の形状にフォトレジストをパタ
ーニングし、これをマスクとして例えばRIE法を適用
することにより、上記SiO2膜15を選択的に除去し
て、アクセストランジスタT1とドライバトランジスタ
T3の間の不純物領域112、上記ドライバトランジス
タのゲート電極6c、6b、アクセストランジスタT2
とドライバトランジスタT4の間の不純物領域114の
それぞれに開口するコンタクトホール141〜144を
形成する。
【0035】そして、LPCVD法を用いて厚さ約10
00Å、リン濃度約1.0〜8.0×1020cm-3程度
のリンドープト多結晶シリコン膜を堆積し、その後、フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングし、これをマスクとして例えばRI
E法によりエッチングすることにより、上記リンドープ
ト多結晶シリコン膜をパターニングして接続線151、
152を形成する。
【0036】なお、ここで、図40(a)においては、
接続線151、152とドライバトランジスタのゲート
電極である6b、6c及び不純物領域112及び114
との位置関係等を明示するために、SiO2膜14、1
5の表示を省略し、その代わりに、その下層の表示を行
っている。
【0037】次に、図41(a)及び図41(b)に示
すように、さらに、全面にLPCVD法を用いて厚さ約
100〜500ÅのSiO2膜16を堆積した後、フォ
トリソグラフィ技術を用いて所定の形状にフォトレジス
トをパターニングし、これをマスクとして例えばRIE
法を適用することにより、上記SiO2膜16を選択的
に除去して、上記リンドープト多結晶シリコン膜15
1、152の一部が表出するようなコンタクトホール1
61、162を設ける。
【0038】そして、LPCVD法を用いて、厚さ約2
00〜1000Å程度の多結晶シリコン膜を堆積した
後、例えばP(リン)を30keVで1.0×1012
1.0×1014cm-2のド−ズ量で注入する。そして、
フォトリソグラフィ技術を用いて所定の形状にフォトレ
ジストをパターニングし、これをマスクとして例えばR
IE法を適用することにより、上記多結晶シリコン膜を
パターニングして電極17とする。
【0039】この後、さらに、フォトリソグラフィ技術
を用いて、上記電極17上の所望の位置172、175
を遮蔽するフォトレジストをパターニングし、これをマ
スクとして例えばBF2を20keVで約1.0×10
14〜1.0×1015cm-2のド−ズ量で注入し、上記フ
ォトレジストを除去した後、例えば750℃〜850℃
の温度で30分間アニールして上記不純物を活性化させ
ることにより、Pチャネル型TFT(Thin Fil
m Transistor)のソース領域173、17
6、ドレイン領域171、174、及びチャネル領域1
72、175を各々形成する。
【0040】なお、ここで、図41(a)においては、
電極17と接続線151、152との位置関係等を明示
するために、SiO2膜14、15、16の表示を省略
し、その代わりに、その下層の表示を行っている。
【0041】この後、次に、図42(a)、(b)及び
図43に示すように、電極17上及びSiO2膜16上
に層間絶縁膜18を形成した後、不純物領域111、1
15に開口するビット線コンタクトホ−ル181、18
2を形成し、このビット線コンタクトホ−ル181、1
82を介して不純物領域111、115に電気的に接続
する、アルミニウム配線からなるビット線191、19
2を形成することにより、半導体装置を得る。
【0042】なお、ここで、図42(a)においては、
ビット線191、192と下層の電気的素子(アクセス
トランジスタのゲート電極6a、6d等)との位置関係
を明示するために、SiO2膜14、15、16、18
の表示を省略し、その代わりに、下層の表示を行ってい
る。
【0043】上記のような従来の半導体装置において
は、素子分離酸化膜のバーズビークがアクセストランジ
スタのゲ−ト幅と比べてはるかに小さい場合は問題にな
らなかったが、当該半導体装置を構成する電気的素子の
最少設計寸法が0.5μm以下になった場合、MOSト
ランジスタのLDD構造を形成するためのサイドウォー
ルの形成時における、オーバーエッチングによるバーズ
ビークの後退が、当該半導体装置の動作安定性に及ぼす
影響を無視できなくなってくる。
【0044】具体的には、図38(a)に示すように、
サイドウォール91〜96形成時におけるエッチングに
よる、ゲート電極6a〜6d近傍のバーズビークの後退
が、アクセストランジスタT1及びT4の拡散領域の幅
が、ゲート電極6a、6dの近傍にて増加し、そのため
寄生抵抗が低減し、アクセストランジスタT1、T4の
電流の増加を引き起こし、ひいては、セルレシオの低下
によるメモリセルの読み出し特性の向上を阻む原因とな
っていた。
【0045】加えて、従来の半導体装置では、例えば、
図43に示すようにビット線191等の配線層の下の平
坦性が良好ではなく、そのため、当該配線層のパターニ
ングが容易ではなくなるという問題もあった。
【0046】
【発明が解決しようとする課題】従来の半導体装置で
は、当該半導体装置の製造に伴う、バーズビークの後退
等の素子分離膜の不必要な除去が原因となって、半導体
装置の動作安定性の向上を阻む結果を招いていた。
【0047】本発明は以上のような問題点に鑑みてなさ
れたもので、素子分離膜の不必要なエッチングを防止
し、上記素子分離膜の不必要な除去に起因する半導体装
置の動作不良を防止することにより、動作安定性能が良
好な半導体装置を得ることを目的とするものである。
【0048】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の一主面に形成された素子分離膜と、
上記主面に形成され、上記素子分離膜により囲まれた素
子形成領域と、上記素子形成領域上に、ゲート絶縁膜を
介して形成されるとともに、上記素子分離膜上に延在す
るゲート電極と、上記素子形成領域に形成され、上記半
導体基板表面に露出する部分が上記素子分離膜に接する
とともに、上記ゲート電極の下において対向する第1及
び第2の不純物領域と、上記第1の不純物領域上の上記
ゲート電極近傍に形成され、当該ゲート電極上及び上記
素子分離膜の内のゲート電極が延在する部分の近傍上に
延在する第1の絶縁膜と、上記第2の不純物領域上の上
記ゲート電極近傍に形成された第2の絶縁膜とを備え、
上記ゲート電極の第1の不純物領域側の外縁から上記第
1の絶縁膜のゲート電極から離れた側の外縁に至る距離
が、上記ゲート電極の第2の不純物領域側の外縁から上
記第2の絶縁膜のゲート電極から離れた側の外縁に至る
距離よりも長いことを特徴とするものである。
【0049】又、上記第1及び第2の絶縁膜は、素子形
成領域及びゲート電極の上に形成された1の絶縁膜から
形成されたものであることを特徴とするものである。
【0050】又、上記素子分離膜の所望の領域上に形成
されたアライメントマーク又は重ね合せ検査用マーク
と、上記アライメントマーク又は重ね合せ検査用マーク
を覆う絶縁膜とを備え、上記アライメントマーク又は重
ね合せ検査用マークを覆う絶縁膜と第1の絶縁膜は、上
記素子形成領域及び上記ゲート電極並びに上記アライメ
ントマーク又は重ね合せ検査用マークの上に形成された
1の絶縁膜から形成されたものであることを特徴とする
ものである。
【0051】又、上記素子分離膜上に形成されたヒュー
ズと、上記ヒューズの下に形成された絶縁膜とを備え、
上記ヒューズの下の絶縁膜及び第1の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された1の絶縁膜から形成されたものであることを
特徴とするものである。
【0052】又、半導体基板の一主面上に形成された第
1及び第2の素子形成領域と、上記主面に形成され、上
記第1及び第2の素子形成領域を電気的に分離する素子
分離膜と、上記第1の素子形成領域上にゲート絶縁膜を
介して形成された第1のゲート電極と、上記第1のゲー
ト電極及びゲート絶縁膜の側面に形成されたサイドウォ
ールと、上記第1の素子形成領域に形成され、上記第1
のゲート電極の下において対向する2つの低濃度の第1
の導電型の不純物領域と、上記第1の素子形成領域に形
成され、上記半導体基板の表面に露出する部分が、上記
第1のゲート電極に対して上記2つの低濃度の第1の導
電型の不純物領域の外側にそれぞれ形成される2つの高
濃度の第1の導電型の不純物領域と、上記第2の素子形
成領域上にゲート絶縁膜を介して形成された第2のゲー
ト電極と、上記第2の素子形成領域に形成され、上記第
2のゲート電極の下において対向する2つの高濃度の第
2の導電型の不純物領域と、上記第2の素子形成領域及
び第2のゲート電極上に形成され、上記素子分離膜上に
延在する絶縁膜とを備えたものである。
【0053】この発明に係る半導体装置の製造方法は、
半導体基板の一主面に形成された複数の素子形成領域上
にゲート電極を形成する工程と、上記複数の素子形成領
域の内の所望の素子形成領域に開口する第1のレジスト
マスクを形成する工程と、上記ゲート電極及び第1のレ
ジストマスクを用いたイオン注入により、上記所望の素
子形成領域に低濃度の第1導電型の不純物領域を形成す
る工程と、上記第1のレジストマスクを除去し、上記複
数の素子形成領域の内の他の所望の素子形成領域に開口
する第2のレジストマスクを形成する工程と、上記ゲー
ト電極及び第2のレジストマスクを用いたイオン注入に
より、上記他の素子形成領域に高濃度の第2導電型の不
純物領域を形成する工程と、上記第2のレジストマスク
を除去し、上記不純物領域の形成された複数の素子形成
領域上に絶縁膜を形成する工程と、上記低濃度の第1導
電型の不純物領域が形成された素子形成領域上の上記絶
縁膜に開口する第3のレジストマスクを形成する工程
と、上記第3のレジストマスクを用いた異方性エッチン
グにより、上記ゲート電極の側面にサイドウォールを形
成する工程と、上記ゲート電極、サイドウォール及び第
3のレジストマスクを用いたイオン注入により、上記低
濃度の第1導電型の不純物領域が形成された素子形成領
域に高濃度の第1導電型の不純物領域を形成する工程と
を含むものである。
【0054】又、半導体基板の一主面に形成された素子
形成領域上に、当該素子形成領域を囲む素子分離膜に延
在するようにゲート電極を形成する工程と、上記ゲート
電極をマスクとするイオン注入により、上記素子形成領
域に対をなす不純物領域を形成する工程と、上記素子形
成領域上に絶縁膜を形成する工程と、上記絶縁膜上に、
上記対をなす不純物領域の内の一方の上記ゲート電極近
傍の上、上記ゲート電極の上、及び上記素子分離膜の内
の上記ゲート電極が延在する部分の近傍の上を覆うよう
にレジストパターンを形成する工程と、上記レジストパ
ターンをマスクとして用い、上記絶縁膜を異方性エッチ
ングする工程とを含むものである。
【0055】又、上記ゲート電極を形成する工程におい
て、素子分離膜の所望の領域上にアライメントマーク又
は重ね合せ検査用マークを形成し、上記絶縁膜の形成工
程において、上記アライメントマーク又は重ね合せ検査
用マーク上にも絶縁膜を形成し、上記レジストパターン
の形成工程において、上記アライメントマーク又は重ね
合せ検査用マークの上を覆うようなレジストパターンを
も形成することを特徴とするものである。
【0056】又、素子分離膜上にヒューズを形成する工
程を含み、上記絶縁膜の形成工程において、素子分離膜
の上記ヒューズが上層に形成される領域の上にも絶縁膜
を形成し、上記レジストパターンの形成工程において、
上記ヒューズが上層に形成される領域の上を覆うような
レジストパターンをも形成することを特徴とするもので
ある。
【0057】
【発明の実施の形態】
実施の形態1.以下に、この発明の実施の形態1ついて
説明する。本発明は、例えば、SRAMを有する半導体
装置に適用して有効なる技術に関するものであり、SR
AMセルに適用された本発明の実施の形態1について、
図1ないし図8に基づいて説明する。
【0058】図1(a)はこの発明の実施の形態1を示
す半導体装置の要部平面図であり、図1(b)は図1
(a)に対応のB1−B2線断面図であり、図2は図1
(a)に対応のA1−A2線断面図である。図1及び図
2において、1はN-型シリコン基板からなる半導体基
板、2は半導体基板1表面に形成された、例えば厚さ約
3000ÅのSiO2からなるフィールド絶縁膜である
素子分離膜、3は上記N-型シリコン基板1に形成され
た素子形成領域であり、フィールド絶縁膜2に囲まれて
素子分離されている。
【0059】又、4は約1016〜1018cm-3程度の不
純物濃度のP-型ウエル領域であり、素子形成領域3に
形成され、上記半導体基板1表面にその一部が露出して
おり、当該一部は、例えばSiO2からなる厚さ約70
Åのゲート絶縁膜5に接している。
【0060】6a、6dはそれぞれアクセストランジス
タT1、T2のゲート電極であるワード線であり、又6
b、6cはそれぞれドライバトランジスタT3、T4の
ゲート電極であり、それぞれの直下には上記ゲート絶縁
膜5がそれぞれ形成されている。
【0061】又、71〜75は約1017〜1019cm-3
程度の不純物濃度を有するN-型ソ−ス・ドレイン領域
であり、素子形成領域3に形成され、上記半導体基板1
表面にその一部が露出しており、当該一部はゲート電極
6a〜6dの下において、それぞれそれらを挟むように
(図3(a)にも示されるように)形成されている。
【0062】又、111〜115は約1020〜1021
-3程度の不純物濃度を有するN+型ソ−ス・ドレイン
領域あり、素子形成領域3に形成され、上記半導体基板
1表面にその一部が露出しており、当該一部はゲート電
極6a〜6dの下において、N-型ソ−ス・ドレイン領
域71〜75よりもさらに外側において、それぞれ対応
のゲート電極6a〜6dを挟むように(図5(a)にも
示されるように)形成されている。
【0063】9a、9dはアクセストランジスタT1、
T2のゲート電極6a、6d上、及び、当該ゲート電極
6a、6dの第1の不純物領域72、74側の側壁から
距離xの幅を有するように、ゲート電極6a、6dに沿
って形成された第1の絶縁膜であり、91、94はワー
ド線6a、6dの第2の不純物領域71、75側の側壁
から距離xより狭い距離y(具体的には約500〜15
00Å程度)の幅を有するように、ゲート電極6a、6
d沿って形成された側壁酸化膜である第2の絶縁膜であ
り、92、93はそれぞれドライバトランジスタT3、
T4のゲート電極6b、6cの側壁に形成された幅約5
00〜1500Å程度の側壁酸化膜である。
【0064】14は半導体基板1表面上、ゲート電極6
a〜6d上、側壁酸化膜91〜94上及び第1の絶縁膜
9a、9d上に形成された厚さ約1500ÅのSiO2
膜からなる層間絶縁膜、12は層間絶縁膜14に形成さ
れる、N+型ソ−ス・ドレイン領域113の一部に開口
する(図6(a)にも示されるような)コンタクトホー
ル、13はタングステンシリサイド(WSi2)膜とリ
ンドープト多結晶シリコン膜の積層膜からなり、コンタ
クトホール12を介してN+型ソ−ス・ドレイン領域1
13に電気的に接続する接地配線である。
【0065】15は接地配線13上及びSiO2膜14
上に形成された厚さ約1500ÅのSiO2膜からなる
層間絶縁膜、141〜144は層間絶縁膜14、15に
形成され、上記ドライバトランジスタT3及びT4のゲ
ート電極6b及び6c、並びに、アクセストランジスタ
T1とドライバトランジスタT3の間の不純物領域7
2、112、及び、アクセストランジスタT2とドライ
バトランジスタT4の間の不純物領域74、114のそ
れぞれに開口する(図7(a)にも示されるような)コ
ンタクトホールである。
【0066】151は厚さ約1000Å、リン濃度約
1.0〜8.0×1020cm-3程度のリンドープト多結
晶シリコン膜からなり、上記コンタクトホール141を
介して不純物領域72、112に、コンタクトホール1
42を介してゲート電極6cにそれぞれ電気的に接続す
る(図7(a)にも示されるような)接続線、152は
厚さ約1000Å、リン濃度約1.0〜8.0×1020
cm-3程度のリンドープト多結晶シリコン膜からなり、
上記コンタクトホール144を介して不純物領域74、
114に、コンタクトホール143を介してゲート電極
6bにそれぞれ電気的に接続する(図7(a)にも示さ
れるような)接続線である。
【0067】16は接続線151、152上及びSiO
2膜15上に形成された厚さ約100〜500ÅのSi
2膜からなる層間絶縁膜、161、162は層間絶縁
膜16に形成され、上記リンドープト多結晶シリコン膜
151、152の一部に開口するコンタクトホールであ
る。
【0068】17は厚さ約200〜1000Å程度の多
結晶シリコン膜からなる電極であり、リンドープト多結
晶シリコン膜151、152のそれぞれの一部に上記コ
ンタクトホール161、162を介して電気的に接続
し、かつ、その1部にP(リン)がドープされたチャネ
ル領域172、175、このチャネル領域172、17
5を挟んで両側に、それぞれB(ボロン)がドープされ
たソース領域173、176及びドレイン領域171、
174を有する(図8(a)にも示されるような)Pチ
ャネル型TFT(Thin Film Transis
tor)が形成されている。
【0069】18は電極17上及びSiO2膜16上に
形成された層間絶縁膜、181、182は層間絶縁膜1
4、15、16、18に形成され、不純物領域111、
115にそれぞれ開口するビット線コンタクトホ−ル、
191、192は上記コンタクトホール181、182
を介して不純物領域111、115にそれぞれ電気的に
接続する、アルミニウム配線からなるビット線である。
【0070】又、ここで、T1及びT2はゲート電極6
a及び6d、並びに、それらの下において互いに対向し
て形成されるソース領域72、112及び74、114
と、ドレイン領域71、111及び75、115とから
なる(図5(a)に示されるような)アクセストランジ
スタ、T3及びT4はゲート電極6b及び6c、並び
に、それらの下において互いに対向して形成されるソー
ス領域73、113(T3、T4に共通する)と、ドレ
イン領域72、112及び74、114とからなる(図
5(a)に示されるような)ドライバトランジスタであ
る。
【0071】なお、ここで、図1(a)においては、ゲ
ート電極6a、6dと第1の絶縁膜9a、9dとの位置
関係を明示するため、第1の絶縁膜9a、9dのゲート
電極6a、6d上の外縁を示すことを省略し、代わり
に、その下のゲート電極6a、6dを表示している。
又、ビット線191、192とその下層の電気的素子
(例えば、アクセストランジスタのゲート電極6a、6
d等)との位置関係を明示するため、SiO2膜14、
15、16、18の表示を省略し、代わりに、下層の表
示を行っている。
【0072】つぎに、このように構成された半導体装置
の製造方法について、図3〜図8に基づき工程順に説明
する。ここで、図3(a)〜図8(a)は、本発明の実
施の形態1を工程順に示す要部平面図である。図3
(b)〜図5(b)、及び図7(b)、図8(b)のそ
れぞれは、図3(a)〜図5(a)、及び図7(a)、
図8(a)のそれぞれに対応のB1−B2線断面図であ
り、図6(b)は図6(a)に対応のB1−B3線断面
図である。
【0073】まず、図3(a)及び図3(b)に示すよ
うに、半導体基板であるN-型シリコン基板1上に、例
えば二酸化シリコン(SiO2)膜をパッド膜とし、そ
の上に堆積された窒化シリコン(Si34)膜を耐酸化
性マスクとして用いる選択的熱酸化(例えば、LOCO
S(Local Oxidation of Sili
con))法を用いてSiO2からなる厚さ約3000
Åの素子分離膜であるフィールド絶縁膜2を形成する。
【0074】その後、上記選択的熱酸化に用いたパッド
SiO2膜及びSi34膜を除去して、上記N-型シリコ
ン基板1表面に素子形成領域3を露出させる。
【0075】そして、N-型シリコン基板1の主面全面
に、例えばボロン(B)等のP型不純物を例えば200
〜700keVで1.0×1012〜1.0×1013cm
ー2程度注入し、さらに、ボロン(B)等のP型不純物を
例えば約30〜70keVで約1.0×1012〜2.0
×1013cmー2程度注入してアクセストランジスタT1
及びT2、及びドライバトランジスタT3及びT4のV
th設定を行なう。このようにして形成されたP-型ウ
エル領域4は約1016〜1018cm-3程度の不純物濃度
を有する。
【0076】そして、全面に例えば熱酸化により、Si
2からなる厚さ例えば約70Åのゲート絶縁膜5を形
成し、その上に、LPCVD(Low Pressur
eChemical Vapor Depositio
n)法を用いて、例えばホスフィン(PH3)等のガス
を混入することで、厚さ約1000Å、リン濃度約1.
0〜8.0×1020cm-3程度のリンドープト多結晶シ
リコン膜を堆積する。
【0077】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング(Reac
tive Ion Etching;RIE)法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線6a、6d、及びドライバトランジスタ
のゲート電極6b、6cを形成する。
【0078】なお、本実施の形態ではワード線6a、6
d及びドライバトランジスタのゲート電極6b、6cは
リンドープト多結晶シリコン膜のみで形成したが、例え
ばタングステンシリサイド(WSi2)膜等の金属シリ
サイド膜とリンドープト多結晶シリコン膜からなるいわ
ゆるポリサイド配線としてもかまわない。
【0079】この後、全面に例えばヒ素(As)を約3
0〜70keVで例えば45度の注入角度でウエハを回
転させながら約1.0〜5.0×1013cm-2のド−ズ
量で上記ゲート絶縁膜5越しに注入し、N-型ソ−ス・
ドレイン領域71〜75を、素子形成領域3のワード線
6a、6d及びドライバトランジスタのゲート電極6
b、6cで遮蔽される領域以外の領域に形成する。ここ
で、N-型ソ−ス・ドレイン領域71〜75は約1017
〜1019cm-3程度の不純物濃度を有する。
【0080】次に、図4(a)及び図4(b)に示すよ
うに、全面にLPCVD法を用いて厚さ約500〜15
00ÅのSiO2膜9を堆積し、この後、SiO2膜9上
に、ゲート電極6a、6dに沿って、しかも当該ゲート
電極6a、6dの一部を覆うようにフォトレジスト8
1、82をパターニングする。なお、ここで、図4
(a)においては、フォトレジスト81、82とアクセ
ストランジスタのゲート電極であるワード線6a、6d
との位置関係を明示するために、SiO2膜9の表示を
省略し、代わりに、その下層の表示を行っている。
【0081】そして、図5(a)及び図5(b)に示す
ように、RIE法を用いてワード線6a、6d及びドラ
イバトランジスタのゲート電極6b、6cの側壁に幅約
500〜1500Å程度の側壁酸化膜91〜94を形成
する。又、この時、フォトレジスト81、82に遮蔽さ
れて残った、ゲート電極6a、6dの側壁から当該ゲー
ト電極6a、6dから離れた側の外縁に至る距離xが、
側壁酸化膜91、94の幅y(約500〜1500Å)
よりも長いSiO2膜9a、9dが、同時に形成され
る。
【0082】この時、同時に、フィールド絶縁膜2もR
IEにより削られる為、半導体基板1表面に露出した素
子形成領域3の面積は増加することになる。ここで、図
5(a)に示す1点鎖線は、本工程においてRIEによ
り削られる前の素子形成領域3を表わしており、実線は
RIEにより削られた後の当該素子形成領域3を示して
いる。
【0083】この後、これを側壁酸化膜91〜94、及
び、フォトレジスト81、82に遮蔽されて残ったSi
2膜9a、9dをマスクとして、例えばヒ素(As)
を50keVで約1.0〜5.0×1015cm-2のド−
ズ量で注入し、N+型ソ−ス・ドレイン領域111〜1
15を形成する。この時、全面に例えばヒ素(As)又
はリン(P)を約30〜70keVで例えば45度の注
入角度でウエハを回転させながら約1.0〜5.0×1
13cm-2のド−ズ量で追加注入してもかまわない。
【0084】ここで、N+型ソ−ス・ドレイン領域11
1〜115は約1020〜1021cm- 3程度の不純物濃度
を有し、N-型ソ−ス・ドレイン領域71〜75及びN+
型ソ−ス・ドレイン領域111〜115により、ドレイ
ン近傍の電界を緩和した、いわゆるLDD(Light
ly Doped Drain)構造を形成している。
【0085】なお、ここで、図5(a)においては、N
+型ソ−ス・ドレイン領域111〜115と側壁酸化膜
91〜94、SiO2膜9a、9dとの位置関係を明示
するために、側壁酸化膜91〜94、SiO2膜9a、
9dのゲート電極6a、6dから離れた側の外縁を点線
にて示すとともに、その下層の表示を行っている。
【0086】次に、図6(a)及び図6(b)に示すよ
うに、全面にLPCVD法を用いて厚さ約1500Åの
SiO2膜14を堆積した後、フォトリソグラフィ技術
を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばRIE法を適用すること
により、上記SiO2膜14を選択的に除去して、上記
+型ソ−ス・ドレイン領域113の一部が表出するよ
うに、当該SiO2膜14にコンタクトホール12を設
ける。
【0087】そして、LPCVD法を用いて厚さ約10
00Å、リン濃度約1.0〜8.0×1020cmー3程度
のリンドープト多結晶シリコン膜を堆積した後、さら
に、例えば厚さ約1000Åのタングステンシリサイド
(WSi2)膜等の金属シリサイド膜を連続して堆積す
る。
【0088】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばRIE法を適用することにより、上
記タングステンシリサイド(WSi2)膜及びリンドー
プト多結晶シリコン膜を連続してパターニングし、接地
配線13を形成する。
【0089】なお、ここで、図6(a)においては、接
地配線13とドライバトランジスタのゲート電極である
6b、6cとの位置関係を明示するために、SiO2
14の表示を省略し、その代わりに、その下層の表示を
行っている。
【0090】次に、図7(a)及び図7(b)に示すよ
うに、全面にLPCVD法を用いて厚さ約1500Åの
SiO2膜15を堆積した後、フォトリソグラフィ技術
を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばRIE法を適用すること
により、上記SiO2膜14及び15(場合によって
は、SiO2膜9a、9dを含む)を選択的に除去し
て、アクセストランジスタT1とドライバトランジスタ
T3の間の不純物領域72又は112、上記ドライバト
ランジスタのゲート電極6c及び6b、並びに、アクセ
ストランジスタT2とドライバトランジスタT4の間の
不純物領域74又は114のそれぞれに開口するコンタ
クトホール141〜144を設ける。
【0091】そして、LPCVD法を用いて厚さ約10
00Å、リン濃度約1.0〜8.0×1020cm-3程度
のリンドープト多結晶シリコン膜を堆積し、フォトリソ
グラフィ技術を用いて所定の形状にフォトレジストをパ
ターニングし、これをマスクとして例えばRIE法を適
用することにより、上記リンドープト多結晶シリコン膜
をパターニングして接続線151、152を形成する。
【0092】なお、ここで、図7(a)においては、接
続線151、152とドライバトランジスタのゲート電
極である6b、6c並びに不純物領域72、112及び
74、114との位置関係を明示するために、SiO2
膜14、15の表示を省略し、その代わりに、その下層
の表示を行っている。
【0093】次に、図8(a)及び図8(b)に示すよ
うに、さらに、全面にLPCVD法を用いて厚さ約10
0〜500ÅのSiO2膜16を堆積した後、フォトリ
ソグラフィ技術を用いて所定の形状にフォトレジストを
パターニングし、これをマスクとして例えばRIE法を
適用することにより、上記SiO2膜16を選択的に除
去して、上記リンドープト多結晶シリコン膜151、1
52の一部が表出するようなコンタクトホール161、
162を設ける。
【0094】そして、LPCVD法を用いて、厚さ約2
00〜1000Å程度の多結晶シリコン膜を堆積した
後、例えばP(リン)を30keVで1.0×1012
1.0×1014cm-2のド−ズ量で注入する。そして、
フォトリソグラフィ技術を用いて所定の形状にフォトレ
ジストをパターニングし、これをマスクとして例えばR
IE法を適用することにより、上記多結晶シリコン膜を
パターニングして電極17とする。
【0095】この後、さらに、フォトリソグラフィ技術
を用いて、上記電極17上の所望の位置172、175
を遮蔽するフォトレジストをパターニングし、これをマ
スクとして例えばBF2を20keVで約1.0×10
14〜1.0×1015cm-2のド−ズ量で注入し、上記フ
ォトレジストを除去した後、例えば750℃〜850℃
の温度で30分間アニールして上記不純物を活性化させ
ることにより、Pチャネル型TFT(Thin Fil
m Transistor)のソース領域173、17
6、ドレイン領域171、174、及びチャネル領域1
72、175を各々形成する。
【0096】なお、ここで、図8(a)においては、電
極17と接続線151、152との位置関係を明示する
ために、SiO2膜14、15、16の表示を省略し、
その代わりに、その下層の表示を行っている。
【0097】この後、通常のLSIと同様に、電極17
上及びSiO2膜16上に層間絶縁膜18を形成した
後、不純物領域111、115に開口するビット線コン
タクトホ−ル181、182を形成し、このビット線コ
ンタクトホ−ル181、182を介して不純物領域11
1、115に電気的に接続する、アルミニウム配線から
なるビット線191、192を形成することにより、図
1(a)、図1(b)及び図2に示す半導体装置を得
る。
【0098】本発明の実施の形態1では、半導体装置の
集積度を向上させた場合においても、レジストマスク8
1、82により、上記バーズビークのゲート電極6a、
6dの近傍における後退を防止でき、そのため、アクセ
ストランジスタT1、T4の駆動能力増加に起因するセ
ルレシオの低下を防止でき、したがって、セルレシオを
良好な値(例えば、3以上)とすることができ、メモリ
セルの動作の安定化を実現することが可能となる。
【0099】又、図2に示すように、ワード線6a、6
d上にSiO2膜9a、9dをレジストマスク81、8
2により遮蔽して意図的に残した分だけ、ビット線19
1、192下の平坦性が向上し、当該ビット線191、
192の起伏が小さくなり、そのため、ビット線19
1、192を含む上層配線のパターニングが容易にな
り、したがって、当該半導体装置を安価に製造すること
ができるとともに、電気的な特性が安定する。
【0100】さらに、図37〜図43に示したような従
来の半導体装置の製造工程においては、側壁酸化膜91
〜96を形成する際のオーバーエッチにより、素子形成
領域3にエッチングダメージが導入されるが、本発明の
実施の形態1においては、SiO2膜9がレジストマス
ク81、82に覆われることにより、素子形成領域3中
のエッチングダメージが導入される面積が小さくなり、
そのため、上記エッチングダメージに起因したリーク電
流等による、記憶データの破壊等の問題も軽減できる。
【0101】なお、本発明の実施の形態1においては、
全面にLPCVD法を用いて厚さ約500〜1500Å
のSiO2膜9を堆積して、すぐにフォトレジスト8
1、82を形成していたが、上述したような素子形成領
域3へのエッチングダメージの導入を防止する為、Si
2膜9を堆積後、当該SiO2膜9全面を約400〜1
000Å程度、基板1にオーバーエッチがかからないよ
うにエッチングしてから、上記実施の形態1と同様に、
フォトレジスト81、82を形成し追加エッチすること
で、素子形成領域3に導入されるエッチングダメージを
さらに軽減することも可能である。
【0102】実施の形態2.以下に、実施の形態1に示
した半導体装置の製造時における、従来の方法を用いた
場合における、当該半導体装置へのアライメントマーク
の形成について説明する。
【0103】ここで、図9(a)は従来の方法を用いて
形成されたアライメントマーク及びその近傍を示す要部
平面図であり、図9(b)は図9(a)に対応の要部断
面図である。
【0104】従来の方法を用いた場合においては、ま
ず、実施の形態1の図3に示されるゲート電極6a〜6
dの形成工程と同一の工程において、素子分離膜2上の
所望の領域7aに、上記ゲート電極6a〜6dと同様に
リンドープト多結晶シリコン膜をパターニングすること
により、アライメントマーク7を形成し、次に、実施の
形態1の図4に示されるSiO2膜9の形成工程と同一
の工程において、SiO2膜9を半導体基板1上の全面
に形成する。
【0105】次に、実施の形態1の図5に示されるRI
E工程と同一の工程の、図9(a)、(b)にて示され
る工程において、上記アライメントマーク7上のSiO
2膜9をもRIEによりエッチングし、アライメントマ
ーク7の側壁にサイドウォール9bを形成していた。
【0106】そのため、このようにして得られたアライ
メントマーク7を用いた場合においては、アライメント
時において、アライメントマーク7のエッジがシャープ
に検出することができず、そのため、アライメント精度
が劣化する場合があった。
【0107】そこで、従来の方法を用いて形成されたア
ライメントマークにおける上記のような問題点を解決で
きる、本発明の実施の形態2を、図10に基づき以下に
説明する。
【0108】ここで、図10(a)は本発明の実施の形
態2におけるアライメントマーク及びその近傍を示す要
部平面図であり、図10(b)は図10(a)に対応の
要部断面図である。
【0109】本発明の実施の形態2においては、まず、
実施の形態1の図3に示されるゲート電極6a〜6dの
形成工程と同一の工程において、素子分離膜2上の所望
の領域7aに、上記ゲート電極6a〜6dと同様にリン
ドープト多結晶シリコン膜をパターニングすることによ
り、アライメントマーク7を形成し、次に、実施の形態
1の図4に示されるSiO2膜9の形成工程と同一の工
程において、SiO2膜9を半導体基板1上の全面に形
成し、かつ、フォトレジスト81、82の形成工程と同
一の工程において、アライメントマーク7上にもフォト
レジスト80を形成する。
【0110】次に、実施の形態1の図5に示されるRI
E工程と同一の工程の、図10(a)、(b)にて示さ
れる工程において、上記フォトレジスト80によりアラ
イメントマーク7がRIEにさらされるのを防止し、か
つ、アライメントマーク7を覆うSiO2膜9cを形成
している。
【0111】そのため、従来の場合のように、アライメ
ントマーク7の側壁にサイドウォール9bが形成される
ことを防止でき、アライメントマーク7のエッジをシャ
ープに検出することが可能となり、そのため、アライメ
ント精度を向上することができる。
【0112】上記の発明は、アライメントマークに限ら
ず、重ね合わせ検査用マークに対して適用しても良く、
その場合においても、上記と同様の効果により、重ね合
わせ検査精度が向上する。
【0113】実施の形態3.以下に、実施の形態1に示
した半導体装置における、従来の方法を用いた場合にお
ける、当該半導体装置へのヒューズの形成、及び当該ヒ
ューズのレーザーブローについて説明する。
【0114】ここで、図11(a)はレーザーブロー工
程における、従来の方法を用いて形成されたヒューズ及
びその近傍を示す要部断面図であり、図11(b)は上
記レーザーブローにより、上記ヒューズが破壊された後
の工程を示す要部断面図である。
【0115】従来の方法を用いた場合においては、例え
ば、まず、実施の形態1の図6に示されるSiO2膜1
4の形成工程と同一の工程において、素子分離膜2の上
層にヒューズ8が形成される領域8a及びその近傍の上
に、上記SiO2膜14と同様のSiO2膜10を形成す
る。次に、図6に示される接地配線13を形成する工程
と同一の工程において、領域8a及びその近傍の上に
も、接地配線13を形成するリンドープト多結晶シリコ
ン膜、タングステンシリサイド(WSi2)膜等の金属
シリサイド膜を連続して堆積し、エッチングを行うこと
によりヒューズ8を形成する。
【0116】次に、図11(a)にて示されるヒューズ
8形成後の工程において、当該ヒューズ8上に形成され
たSiO2膜等の保護膜11(例えば、SiO2膜15、
16、18等)を通して、外部からレーザーを照射する
ことによりヒューズのレーザーブローを行っている。
【0117】上記の従来の方法を用いた場合には、素子
分離膜2の上層にヒューズ8が形成される領域8a上に
おいて、実施の形態1の図4にて示される工程において
堆積されるSiO2膜9が、図5にて示されるRIEに
よるエッチング工程において除去されてしまい、そのた
め、図11(b)に示されるように、ヒューズ8と半導
体基板1の間の距離h2が近い状態となり、したがっ
て、半導体基板1に対してもレーザーブローによるダメ
ージが及ぶ可能性があった。
【0118】そこで、従来の方法を用いて形成されたヒ
ューズのレーザーブロー工程における上記のような問題
点を解決する、本発明の実施の形態3を、図12に基づ
き以下に説明する。
【0119】ここで、図12(a)は本発明の実施の形
態3におけるヒューズのレーザーブロー工程における、
当該ヒューズ及びその近傍を示す要部断面図であり、図
12(b)は上記レーザーブローにより、上記ヒューズ
が破壊された後の工程を示す要部断面図である。
【0120】本実施の形態3においては、例えば、ま
ず、実施の形態1の図4に示されるSiO2膜9の形成
工程と同一の工程において、当該SiO2膜9を半導体
基板1上の全面に形成し、かつ、フォトレジスト81、
82の形成工程と同一の工程において、素子分離膜2の
上層にヒューズ8が形成される領域8a及びその近傍の
上にもフォトレジストからなるレジストマスクを形成
し、次に、実施の形態1の図5にて示されるRIE工程
と同一の工程において、上記レジストマスクにより領域
8a及びその近傍の上にSiO2膜9を残しておく。
【0121】次に、実施の形態1の図6にて示されるS
iO2膜14の形成工程と同一の工程において、上記領
域8a及びその近傍の上に、上記SiO2膜14と同様
のSiO2膜10を形成する。次に、図6に示される接
地配線13を形成する工程と同一の工程において、領域
8a及びその近傍の上にも、接地配線13を形成するリ
ンドープト多結晶シリコン膜、タングステンシリサイド
(WSi2)膜等の金属シリサイド膜を連続して堆積
し、エッチングを行うことによりヒューズ8を形成す
る。
【0122】次に、図12(a)にて示されるヒューズ
8の形成後の工程において、当該ヒューズ8上に形成さ
れたSiO2膜等の保護膜11(例えば、SiO2膜1
5、16、18等)を通して、外部からレーザーを照射
することによりヒューズのレーザーブローを行う。
【0123】したがって、本実施の形態3においては、
実施の形態1の図4にて示される工程において堆積され
るSiO2膜9が、図5にて示されるRIEによるエッ
チング工程において、レジストマスクにより領域8a及
びその近傍の上に残されるので、ヒューズ8と半導体基
板1間の距離h1が、従来の場合の距離h2に比べ、S
iO2膜9の厚さh3の分だけ遠くなるので、図12
(b)に示すように、図11(b)に示した従来の場合
よりも、当該半導体基板1にダメージが及ぶことを防止
する効果を大きくすることができ、そのため、当該半導
体装置の信頼性を向上することが可能となる。
【0124】実施の形態4.以下に、CMOS半導体装
置の製造方法に対し、本発明の実施の形態1を適用した
場合における、本発明の実施の形態4とは異なる、一具
体例を図13〜図22に基づき工程順に示す。
【0125】ここで、図13、15、17、19、21
は、上記一具体例を工程順に示す要部平面図であり、特
に、図13(a)、15(a)、17(a)、19
(a)、21(a)はそれぞれ各工程におけるメモリセ
ルのNMOS領域を表わし、図13(b)、15
(b)、17(b)、19(b)、21(b)はそれぞ
れ各工程における周辺回路のNMOS領域及びPMOS
領域を表わしている。
【0126】又、図14、16、18、20、22のそ
れぞれは、図13、15、17、19、21のそれぞれ
に対応する各位置における線断面図であり、特に、図1
4(a)、16(a)、18(a)、20(a)、22
(a)のそれぞれは、図13、15、17、19、21
のそれぞれに対応のB−B線断面図、図14(b)、1
6(b)、18(b)、20(b)、22(b)のそれ
ぞれは、図13、15、17、19、21のそれぞれに
対応のC−C線断面図、図14(c)、16(c)、1
8(c)、20(c)、22(c)のそれぞれは、図1
3、15、17、19、21のそれぞれに対応のD−D
線断面図、図14(d)、16(d)、18(d)、2
0(d)、22(d)のそれぞれは、図13、15、1
7、19、21のそれぞれに対応のE−E線断面図であ
る。
【0127】まず、図13及び図14に示すように、実
施の形態1の図3(a)及び図3(b)にて示した工程
と同様に、半導体基板であるN-型シリコン基板1上
に、例えば二酸化シリコン(SiO2)膜をパッド膜と
し、その上に堆積された窒化シリコン(Si34)膜を
耐酸化性マスクとして用いる選択的熱酸化(例えば、L
OCOS(Local Oxidation of S
ilicon))法を用いてSiO2からなる厚さ約3
000Åの素子分離膜であるフィールド絶縁膜2を形成
する。その後、上記選択的熱酸化に用いたパッドSiO
2膜及びSi34膜を除去して、周辺回路のPMOS領
域20、NMOS領域19及びメモリセルのNMOS領
域3を半導体基板1表面に露出させる。
【0128】そして、周辺回路のPMOS領域20をレ
ジストで覆い、N-型シリコン基板1の主面全面に、例
えばボロン(B)等のP型不純物を注入し、P-型ウエ
ル領域4を周辺回路のNMOS領域19及びメモリセル
のNMOS領域3に形成し、さらに、この周辺回路のN
MOS領域19を及びメモリセルのNMOS領域3をレ
ジストで覆い、上記N-型シリコン基板1の主面全面
に、例えばリン(P)等のN型不純物を注入し、N-
ウエル領域41を周辺回路のPMOS領域20に形成す
る。
【0129】次に、全面に例えば熱酸化により、SiO
2からなる厚さ例えば約70Åのゲート絶縁膜5を形成
し、LPCVD(Low Pressure Chem
ical Vapor Deposition)法を用
いて、例えばホスフィン(PH3)等のガスを混入する
ことで、厚さ約1000Å、リン濃度約1.0〜8.0
×1020cm-3程度のリンドープト多結晶シリコン膜を
堆積する。
【0130】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング(Reac
tive Ion Etching;RIE)法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線6a、6d、ドライバトランジスタのゲ
ート電極6b、6c、周辺回路中に形成される配線であ
りゲート電極としての役割を持つ6e、6fを形成す
る。
【0131】なお、ここで、ゲート電極6a〜6fはリ
ンドープト多結晶シリコン膜のみで形成したが、例えば
タングステンシリサイド(WSi2)膜等の金属シリサ
イド膜とリンドープト多結晶シリコン膜からなるいわゆ
るポリサイド配線としてもかまわない。
【0132】この後、周辺回路のPMOS領域20をフ
ォトレジストからなるレジストマスク21によりカバー
した後、周辺回路のNMOS領域19及びメモリセルの
NMOS領域3に対し、例えばヒ素(As)を約30〜
70keVで例えば約45度の注入角度で、ウエハを回
転させながら約1.0〜5.0×1013cm-2のド−ズ
量で上記ゲート絶縁膜5越しに注入し、N-型ソ−ス・
ドレイン領域22をゲート電極6eで遮蔽される領域以
外のNMOS領域19に形成するとともに、N-型ソ−
ス・ドレイン領域71〜75をゲート電極6a〜6dで
遮蔽される領域以外のNMOS領域3に形成する。ここ
で、N-型ソ−ス・ドレイン領域22及び71〜75は
約1017〜1019cm-3程度の不純物濃度を有する。
【0133】なお、ここで、図13(b)においては、
レジストマスク21とPMOS領域20との位置関係を
明示するために、レジストマスク21の下層の表示を行
っている。
【0134】次に、図15及び図16に示すように、上
記レジストマスク21を除去し、半導体基板1の主面全
面にLPCVD法を用いて厚さ約500〜1500Åの
SiO2膜9を堆積する。なお、ここで、図15におい
ては、SiO2膜9が半導体基板1の全面に堆積される
ため、当該SiO2膜9の表示を省略し、代わりに、そ
の下層の表示を行っている。
【0135】次に、図17及び図18に示すように、S
iO2膜9上に、所定の形状にフォトレジストをパター
ニングし、レジストマスク81、82及び27を形成す
る。ここで、レジストマスク81、82はゲート電極6
a、6dに沿って、しかも当該ゲート電極6a、6dの
一部を覆うように形成され、レジストマスク27は周辺
回路のPMOS領域20全面を覆うように形成する。
【0136】なお、ここで、図17においては、フォト
レジスト81、82とアクセストランジスタのゲート電
極であるワード線6a、6dとの位置関係、及び、周辺
回路のPMOS領域20とレジストマスク27との位置
関係を明示するために、SiO2膜9の表示を省略し
て、その下層の表示を行うとともに、レジストマスク2
7の下層の表示を行っている。
【0137】次に、図19及び図20に示すように、上
記レジストマスク81、82及び27を用いたRIE法
により、幅約500〜1500Å程度のサイドウォール
91〜94、97、98、及びレジストマスク81、8
2に遮蔽されて残った絶縁膜9a、9dを形成する。こ
の時、例えば、図20(d)に示されるように、フィー
ルド絶縁膜2も、同時に、上記RIEの際のオーバーエ
ッチにより厚さh4だけ削られる。
【0138】この後、レジストマスク81、82及び2
7、並びに、側壁酸化膜91〜94及び97をマスクと
して、例えばヒ素(As)を50keVで約1.0〜
5.0×1015cm-2のド−ズ量で注入し、メモリセル
のNMOS領域3にN+型ソ−ス・ドレイン領域111
〜115を、周辺回路のNMOS領域19にN+型ソ−
ス・ドレイン領域26を形成する。この時、例えばヒ素
(As)又はリン(P)を約30〜70keVで例えば
45度の注入角度で、ウエハを回転させながら約1.0
〜5.0×1013cm-2のド−ズ量で追加注入してもか
まわない。
【0139】ここで、N+型ソ−ス・ドレイン領域11
1〜115及び26は約1020〜1021cm-3程度の不
純物濃度を有し、N-型ソ−ス・ドレイン領域71〜7
5とN+型ソ−ス・ドレイン領域111〜115、及
び、N-型ソ−ス・ドレイン領域22とN+型ソ−ス・ド
レイン領域26により、ドレイン近傍の電界を緩和し
た、いわゆるLDD(Lightly Doped D
rain)構造が形成されることになる。
【0140】なお、ここで、図19においては、周辺回
路のPMOS領域20とレジストマスク27との位置関
係を明示するために、レジストマスク27の下層の表示
を行っている。
【0141】次に、図21及び図22に示すように、上
記レジストマスク81、82及び27を除去し、メモリ
セルのNMOS領域3及び周辺回路のNMOS領域19
全面をフォトレジストからなるレジストマスク28でカ
バーした後、上記レジストマスク28を用いたRIE法
により、レジストマスク27に覆われて残ったSiO2
膜9をエッチングすることにより、周辺回路のPMOS
領域20のゲート電極6e、6fの側壁に幅約500〜
1500Å程度の側壁酸化膜97、98を形成する。
【0142】その後、周辺回路のPMOS領域20全面
に例えばBF2を約20〜40keVで約1.0〜5.
0×1015cm-2のド−ズ量で注入し、P+型ソ−ス・
ドレイン領域24を形成する。ここで、P+型ソ−ス・
ドレイン領域24は約1020〜1021cm-3程度の不純
物濃度を有する。
【0143】この時、フィールド絶縁膜2も、同時に、
図19にて示したRIEによるエッチングに加え、再
度、上記RIEによるオーバーエッチにより削られ、例
えばNMOS領域19とPMOS領域20の境界領域を
示すE−E断面においては、図22(d)に示されるよ
うに、厚さh5まで削られることとなる。なお、ここ
で、図21においては、周辺回路のNMOS領域19及
びメモリセルのNMOS領域3と、レジストマスク28
との位置関係を明示するために、レジストマスク28の
下層の表示を行っている。
【0144】上記のような一具体例においては、図22
(d)に示されたように、周辺領域のNMOS領域19
とPMOS領域20の境界領域付近のフィールド絶縁膜
2に対して、RIEの際のオーバーエッチが再度加えら
れ、結果として、厚さh5まで削られてしまう。そのた
め、フィールド絶縁膜2は非常に薄くなってしまい、例
えば、上述のP+型ソ−ス・ドレイン領域24形成の際
に注入されるボロンが、基板1中に混入して分離耐圧が
低下したり、フィールド絶縁膜2の上層に形成される配
線を寄生ゲート電極とするフィールドトランジスタのV
thが低下して分離能力が低下する。また、フィールド
絶縁膜2に形成された、当該エッチングの結果生じた段
差が大きい為に、上層配線、例えばビット線等のパター
ニングが困難となる。
【0145】そこで、上記一具体例における問題点を解
決すべく、CMOS半導体装置の製造方法に本発明の実
施の形態1を適用した、本発明の実施の形態4を、図2
3〜図30に基づき以下に工程順に説明する。
【0146】ここで、図23、25、27、29は本発
明の実施の形態4を工程順に示す要部平面図であり、特
に、図23(a)、25(a)、27(a)、29
(a)はそれぞれ各工程におけるメモリセルのNMOS
領域を表わし、図23(b)、25(b)、27
(b)、29(b)はそれぞれ各工程における周辺回路
のNMOS領域及びPMOS領域を表わしている。
【0147】又、図24、26、28、30のそれぞれ
は、図23、25、27、29のそれぞれに対応する各
位置における線断面図であり、特に、図24(a)、2
6(a)、28(a)、30(a)のそれぞれは、図2
3、25、27、29のそれぞれに対応のB−B線断面
図、図24(b)、26(b)、28(b)、30
(b)のそれぞれは、図23、25、27、29のそれ
ぞれに対応のC−C線断面図、図24(c)、26
(c)、28(c)、30(c)のそれぞれは、図2
3、25、27、29のそれぞれに対応のD−D線断面
図、図24(d)、26(d)、28(d)、30
(d)のそれぞれは、図23、25、27、29のそれ
ぞれに対応のE−E線断面図である。
【0148】まず、図23及び図24に示すように、実
施の形態1の図3(a)及び図3(b)にて示した工程
と同様に、半導体基板であるN-型シリコン基板1上
に、例えば二酸化シリコン(SiO2)膜をパッド膜と
し、その上に堆積された窒化シリコン(Si34)膜を
耐酸化性マスクとして用いる選択的熱酸化(例えば、L
OCOS(Local Oxidation of S
ilicon))法を用いてSiO2からなる厚さ約3
000Åの素子分離膜であるフィールド絶縁膜2を形成
する。
【0149】その後、上記選択的熱酸化に用いたパッド
SiO2膜及びSi34膜を除去して、周辺回路のPM
OS領域20、NMOS領域19及びメモリセルのNM
OS領域3を半導体基板1表面に露出させる。
【0150】そして、周辺回路のPMOS領域20をレ
ジストで覆い、N-型シリコン基板1の主面全面に、例
えばボロン(B)等のP型不純物を注入し、P-型ウエ
ル領域4を周辺回路のNMOS領域19及びメモリセル
のNMOS領域3に形成し、さらに、この周辺回路のN
MOS領域19を及びメモリセルのNMOS領域3をレ
ジストで覆い、上記N-型シリコン基板1の主面全面
に、例えばリン(P)等のN型不純物を注入し、N-
ウエル領域41を周辺回路のPMOS領域20に形成す
る。
【0151】次に、全面に例えば熱酸化により、SiO
2からなる厚さ例えば約70Åのゲート絶縁膜5を形成
し、LPCVD(Low Pressure Chem
ical Vapor Deposition)法を用
いて、例えばホスフィン(PH3)等のガスを混入する
ことで、厚さ約1000Å、リン濃度約1.0〜8.0
×1020cm-3程度のリンドープト多結晶シリコン膜を
堆積する。
【0152】そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えば反応性イオンエッチング(Reac
tive Ion Etching;RIE)法を適用
することにより、上記リンドープト多結晶シリコン膜を
パターニングして、アクセストランジスタのゲート電極
であるワード線6a、6d、ドライバトランジスタのゲ
ート電極6b、6c、周辺回路中に形成される配線であ
りゲート電極としての役割を持つ6e、6fを形成す
る。
【0153】なお、本実施の形態では、ゲート電極6a
〜6fはリンドープト多結晶シリコン膜のみで形成した
が、例えばタングステンシリサイド(WSi2)膜等の
金属シリサイド膜とリンドープト多結晶シリコン膜から
なるいわゆるポリサイド配線としてもかまわない。
【0154】この後、周辺回路のPMOS領域20をフ
ォトレジストからなるレジストマスク21によりカバー
した後、周辺回路のNMOS領域19及びメモリセルの
NMOS領域3に対し、例えばヒ素(As)を約30〜
70keVで例えば約45度の注入角度で、ウエハを回
転させながら約1.0〜5.0×1013cm-2のド−ズ
量で上記ゲート絶縁膜5越しに注入し、N-型ソ−ス・
ドレイン領域22をゲート電極6eで遮蔽される領域以
外のNMOS領域19に形成するとともに、N-型ソ−
ス・ドレイン領域71〜75をゲート電極6a〜6dで
遮蔽される領域以外のNMOS領域3に形成する。ここ
で、N-型ソ−ス・ドレイン領域22及び71〜75は
約1017〜1019cm-3程度の不純物濃度を有する。
【0155】なお、ここで、図23(b)においては、
レジストマスク21とPMOS領域20との位置関係を
明示するために、レジストマスク21の下層の表示を行
っている。
【0156】次に、図25及び図26に示すように、上
記レジストマスク21を除去し、メモリセル及び周辺回
路のNMOS領域3及び19全面をレジストマスク23
でカバーした後、全面に例えばBF2を約20〜40k
eVで約1.0〜5.0×1015cm-2のド−ズ量で注
入し、P+型ソ−ス・ドレイン領域24を周辺回路のP
MOS領域20に形成する。ここで、P+型ソ−ス・ド
レイン領域24は約1020〜1021cm-3程度の不純物
濃度を有する。
【0157】なお、ここで、図25においては、メモリ
セル及び周辺回路のNMOS領域3及び19と、レジス
トマスク23との位置関係を明示するために、レジスト
マスク23の下層の表示を行っている。
【0158】次に、図27及び図28に示すように、上
記レジストマスク23を除去し、半導体基板1の主面全
面にLPCVD法を用いて厚さ約500〜1500Åの
SiO2膜9を堆積し、その後、所定の形状にフォトレ
ジストをパターニングして、レジストマスク81、82
及び25を形成する。ここで、レジストマスク81、8
2はゲート電極6a、6dに沿って、しかも当該ゲート
電極6a、6dの一部を覆うように形成され、レジスト
マスク25は周辺回路のPMOS領域20全面を覆うよ
うに形成する。
【0159】なお、ここで、図27においては、フォト
レジスト81、82とアクセストランジスタのゲート電
極であるワード線6a、6dとの位置関係、及び、周辺
回路のPMOS領域20とレジストマスク25との位置
関係を明示するために、SiO2膜9の表示を省略し
て、その下層の表示を行うとともに、レジストマスク2
5の下層の表示を行っている。
【0160】次に、図29及び図30に示すように、上
記レジストマスク81、82及び25を用いたRIE法
により、幅約500〜1500Å程度のサイドウォール
91〜94、97、98、及びレジストマスク81、8
2に遮蔽されて残った絶縁膜9a、9dを形成する。こ
の時、例えば、図30(d)に示されるように、フィー
ルド絶縁膜2も、同時に、上記RIEの際のオーバーエ
ッチにより厚さh4だけ削られる。
【0161】この後、レジストマスク81、82及び2
5、並びに、側壁酸化膜91〜94及び97をマスクと
して、例えばヒ素(As)を50keVで約1.0〜
5.0×1015cm-2のド−ズ量で注入し、メモリセル
のNMOS領域3にN+型ソ−ス・ドレイン領域111
〜115を、周辺回路のNMOS領域19にN+型ソ−
ス・ドレイン領域26を形成する。この時、例えばヒ素
(As)又はリン(P)を約30〜70keVで例えば
45度の注入角度で、ウエハを回転させながら約1.0
〜5.0×1013cm-2のド−ズ量で追加注入してもか
まわない。
【0162】ここで、N+型ソ−ス・ドレイン領域11
1〜115及び26は約1020〜1021cm-3程度の不
純物濃度を有し、N-型ソ−ス・ドレイン領域71〜7
5とN+型ソ−ス・ドレイン領域111〜115、及
び、N-型ソ−ス・ドレイン領域22とN+型ソ−ス・ド
レイン領域26により、ドレイン近傍の電界を緩和し
た、いわゆるLDD(Lightly Doped D
rain)構造が形成されることになる。
【0163】なお、ここで、図29においては、周辺回
路のPMOS領域20とレジストマスク25との位置関
係を明示するために、レジストマスク25の下層の表示
を行っている。
【0164】本発明における実施の形態4においては、
上述した一具体例に比べて、NMOS領域19とPMO
S領域20の境界領域付近の素子分離膜2が、オーバー
エッチにより不必要に削除されることを防止でき、その
ため、例えば上記一具体例において発生していた、再度
のエッチングによる素子分離膜2の厚さが薄くなること
に起因する、P+型ソ−ス・ドレイン領域24の形成時
における、ボロンの半導体基板1への導入による分離耐
圧の低下を防止できるとともに、素子分離膜2上に形成
される上層配線を寄生ゲート電極とする、寄生トランジ
スタのしきい値電圧の低下による、素子分離膜2の分離
能力の低下を防止でき、そのため、半導体装置の動作安
定性能を向上することが可能となる。
【0165】また、上述した一具体例に比べて、素子分
離膜2がRIEにより削られる回数が減るので、削られ
る厚さを薄く(具体的には、図30(d)に示したよう
に削られる厚さをh4に)抑えることができるので、上
層に形成される配線のパターニングが容易となり、さら
に、エッチングの工程数を減らすことができるので、当
該半導体装置を容易に形成でき、そのため安価な製造が
可能となる。
【0166】
【発明の効果】この発明に係る半導体装置は、半導体基
板の一主面に形成された素子分離膜と、上記主面に形成
され、上記素子分離膜により囲まれた素子形成領域と、
上記素子形成領域上に、ゲート絶縁膜を介して形成され
るとともに、上記素子分離膜上に延在するゲート電極
と、上記素子形成領域に形成され、上記半導体基板表面
に露出する部分が上記素子分離膜に接するとともに、上
記ゲート電極の下において対向する第1及び第2の不純
物領域と、上記第1の不純物領域上の上記ゲート電極近
傍に形成され、当該ゲート電極上及び上記素子分離膜の
内のゲート電極が延在する部分の近傍上に延在する第1
の絶縁膜と、上記第2の不純物領域上の上記ゲート電極
近傍に形成された第2の絶縁膜とを備え、上記ゲート電
極の第1の不純物領域側の外縁から上記第1の絶縁膜の
ゲート電極から離れた側の外縁に至る距離が、上記ゲー
ト電極の第2の不純物領域側の外縁から上記第2の絶縁
膜のゲート電極から離れた側の外縁に至る距離よりも長
いことを特徴とするので、当該半導体装置の製造工程に
おいて、第1の絶縁膜による第1の不純物領域を囲む素
子分離膜の不必要なエッチングを防止し、このエッチン
グによる当該素子分離膜の不必要な除去、及び第1不純
物領域の半導体基板表面へ露出する部分の面積の増大に
起因する半導体装置の動作不良を防止することにより、
集積度を向上させた場合においても、上記ゲート電極及
び第1、第2の不純物領域からなるトランジスタにおけ
る寄生抵抗の減少並びにそれを流れる電流の増加を防止
でき、そのため、当該半導体装置の動作安定性能を向上
することができるという効果を有する。加えて、ゲート
電極及び第1の不純物領域の上に第1の絶縁膜を意図的
に残しているので、上層に配線が形成された場合におい
ても、その配線下の平坦性を向上できる。
【0167】又、上記第1及び第2の絶縁膜は、素子形
成領域及びゲート電極の上に形成された1の絶縁膜から
形成されたものであることを特徴とするので、当該半導
体装置を少ない工程でしかも容易に形成することが可能
となる。
【0168】又、上記素子分離膜の所望の領域上に形成
されたアライメントマーク又は重ね合せ検査用マーク
と、上記アライメントマーク又は重ね合せ検査用マーク
を覆う絶縁膜とを備え、上記アライメントマーク又は重
ね合せ検査用マークを覆う絶縁膜と第1の絶縁膜は、上
記素子形成領域及び上記ゲート電極並びに上記アライメ
ントマーク又は重ね合せ検査用マークの上に形成された
1の絶縁膜から形成されたものであることを特徴とする
ので、上記ゲート電極と同一の工程で形成されたアライ
メントマーク又は重ね合せ検査用マークの表面のパター
ン荒れを防止するとことができ、しかも、上記マークの
側壁にサイドウオォールが形成されることを防止できる
ので、アライメント精度又は重ね合せ検査精度を向上す
ることができるという効果を有する。
【0169】又、上記素子分離膜上に形成されたヒュー
ズと、上記ヒューズの下に形成された絶縁膜とを備え、
上記ヒューズの下の絶縁膜及び第1の絶縁膜は、上記素
子形成領域、上記ゲート電極、及び上記素子分離膜上に
形成された1の絶縁膜から形成されたものであることを
特徴とするので、ヒューズと半導体基板との間隔が広く
なり、そのため、レーザーブロー時において上記半導体
基板にダメージが及ぶことを防止できるという効果を有
する。
【0170】又、半導体基板の一主面上に形成された第
1及び第2の素子形成領域と、上記主面に形成され、上
記第1及び第2の素子形成領域を電気的に分離する素子
分離膜と、上記第1の素子形成領域上にゲート絶縁膜を
介して形成された第1のゲート電極と、上記第1のゲー
ト電極及びゲート絶縁膜の側面に形成されたサイドウォ
ールと、上記第1の素子形成領域に形成され、上記第1
のゲート電極の下において対向する2つの低濃度の第1
の導電型の不純物領域と、上記第1の素子形成領域に形
成され、上記半導体基板の表面に露出する部分が、上記
第1のゲート電極に対して上記2つの低濃度の第1の導
電型の不純物領域の外側にそれぞれ形成される2つの高
濃度の第1の導電型の不純物領域と、上記第2の素子形
成領域上にゲート絶縁膜を介して形成された第2のゲー
ト電極と、上記第2の素子形成領域に形成され、上記第
2のゲート電極の下において対向する2つの高濃度の第
2の導電型の不純物領域と、上記第2の素子形成領域及
び第2のゲート電極上に形成され、上記素子分離膜上に
延在する絶縁膜とを備えているので、当該半導体装置の
製造時において素子分離膜の不必要な削除を低減でき、
そのため、高濃度の不純物領域形成工程における当該不
純物の半導体基板への導入を防止できるとともに、素子
分離膜上に形成される配線を寄生ゲート電極とする寄生
トランジスタのしきい値電圧の低下による、当該素子分
離膜の分離性能の劣化を防止でき、よって、半導体装置
の動作安定性を向上することが可能となる。
【0171】この発明に係る半導体装置の製造方法は、
半導体基板の一主面に形成された複数の素子形成領域上
にゲート電極を形成する工程と、上記複数の素子形成領
域の内の所望の素子形成領域に開口する第1のレジスト
マスクを形成する工程と、上記ゲート電極及び第1のレ
ジストマスクを用いたイオン注入により、上記所望の素
子形成領域に低濃度の第1導電型の不純物領域を形成す
る工程と、上記第1のレジストマスクを除去し、上記複
数の素子形成領域の内の他の所望の素子形成領域に開口
する第2のレジストマスクを形成する工程と、上記ゲー
ト電極及び第2のレジストマスクを用いたイオン注入に
より、上記他の素子形成領域に高濃度の第2導電型の不
純物領域を形成する工程と、上記第2のレジストマスク
を除去し、上記不純物領域の形成された複数の素子形成
領域上に絶縁膜を形成する工程と、上記低濃度の第1導
電型の不純物領域が形成された素子形成領域上の上記絶
縁膜に開口する第3のレジストマスクを形成する工程
と、上記第3のレジストマスクを用いた異方性エッチン
グにより、上記ゲート電極の側面にサイドウォールを形
成する工程と、上記ゲート電極、サイドウォール及び第
3のレジストマスクを用いたイオン注入により、上記低
濃度の第1導電型の不純物領域が形成された素子形成領
域に高濃度の第1導電型の不純物領域を形成する工程と
を含むので、高濃度の第2導電型の不純物領域形成工程
における当該不純物の半導体基板への導入を防止できる
とともに、素子分離膜の不必要な削除を低減でき、当該
素子分離膜上に形成される配線を寄生ゲート電極とする
寄生トランジスタのしきい値電圧の低下による、当該素
子分離膜の分離性能の劣化を防止でき、よって、動作安
定性能の良好な半導体装置を得ることが可能となる。
【0172】又、半導体基板の一主面に形成された素子
形成領域上に、当該素子形成領域を囲む素子分離膜に延
在するようにゲート電極を形成する工程と、上記ゲート
電極をマスクとするイオン注入により、上記素子形成領
域に対をなす不純物領域を形成する工程と、上記素子形
成領域上に絶縁膜を形成する工程と、上記絶縁膜上に、
上記対をなす不純物領域の内の一方の上記ゲート電極近
傍の上、上記ゲート電極の上、及び上記素子分離膜の内
の上記ゲート電極が延在する部分の近傍の上を覆うよう
にレジストパターンを形成する工程と、上記レジストパ
ターンをマスクとして用い、上記絶縁膜を異方性エッチ
ングする工程とを含むので、上記レジストパターンによ
り異方性エッチングを免れた絶縁膜により、上記素子分
離膜の不必要なエッチングを防止し、このエッチングに
よる当該素子分離膜の不必要な除去、及び上記不純物領
域の半導体基板表面へ露出する部分の面積の増大に起因
する半導体装置の動作不良を防止することにより、集積
度を向上させた場合においても、上記ゲート電極及び対
をなす不純物領域からなるトランジスタにおける寄生抵
抗の減少並びにそれを流れる電流の増加を防止でき、そ
のため、動作安定性の良好な半導体装置を得ることが可
能となる。加えて、上記レジストパターンにより異方性
エッチングを免れた絶縁膜により、ゲート電極及び対を
なす不純物領域のレジストパターンにより覆われた方の
上に絶縁膜を意図的に残すこととなるので、上層に配線
が形成された場合においても、その配線下の平坦性の良
好な半導体装置を得ることが可能となる。
【0173】又、上記ゲート電極を形成する工程におい
て、素子分離膜の所望の領域上にアライメントマーク又
は重ね合せ検査用マークを形成し、上記絶縁膜の形成工
程において、上記アライメントマーク又は重ね合せ検査
用マーク上にも絶縁膜を形成し、上記レジストパターン
の形成工程において、上記アライメントマーク又は重ね
合せ検査用マークの上を覆うようなレジストパターンを
も形成することを特徴とするので、上記ゲート電極の形
成工程と同一の工程で形成されたアライメントマーク又
は重ね合せ検査用マークの表面のパターン荒れを防止す
るとことができ、しかも、上記マークの側壁にサイドウ
オォールが形成されることを防止できるので、アライメ
ント精度又は重ね合せ検査精度の良好な半導体装置を得
ることが可能となる。
【0174】又、素子分離膜上にヒューズを形成する工
程を含み、上記絶縁膜の形成工程において、素子分離膜
の上記ヒューズが上層に形成される領域の上にも絶縁膜
を形成し、上記レジストパターンの形成工程において、
上記ヒューズが上層に形成される領域の上を覆うような
レジストパターンをも形成することを特徴とするので、
ヒューズと半導体基板との間隔を広くすることができ、
レーザーブロー時における上記半導体基板に対するダメ
ージを防止でき、そのため、動作安定性の良好な半導体
装置を得ることが可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B2線断面図。
【図2】 図1(a)のA1−A2線断面図。
【図3】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B2線断面図。
【図4】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B2線断面図。
【図5】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B2線断面図。
【図6】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B3線断面図。
【図7】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B2線断面図。
【図8】 この発明の実施の形態1を工程順に示す要部
平面図とそのB1−B2線断面図。
【図9】 従来のアライメントマークの形成工程を示す
要部平面図とその断面図。
【図10】 この発明の実施の形態2におけるアライメ
ントマークの形成工程を示す要部平面図とその断面図。
【図11】 従来のヒューズのレーザーブロー工程を示
す要部断面図。
【図12】 この発明の実施の形態3におけるヒューズ
のレーザーブロー工程を示す要部断面図。
【図13】 実施の形態1をCMOS半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図14】 図13のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図15】 実施の形態1をCMOS半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図16】 図15のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図17】 実施の形態1をCMOS半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図18】 図17のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図19】 実施の形態1をCMOS半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図20】 図19のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図21】 実施の形態1をCMOS半導体装置の製造
方法に適用した場合における一具体例を工程順に示す要
部平面図。
【図22】 図21のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図23】 この発明の実施の形態4を工程順に示す要
部平面図。
【図24】 図23のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図25】 この発明の実施の形態4を工程順に示す要
部平面図。
【図26】 図25のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図27】 この発明の実施の形態4を工程順に示す要
部平面図。
【図28】 図27のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図29】 この発明の実施の形態4を工程順に示す要
部平面図。
【図30】 図29のB−B線、C−C線、D−D線、
及びE−E線断面図。
【図31】 クロスカップリングしたインバータ対を示
す等価回路図。
【図32】 クロスカップリングしたインバータ対の入
出力特性図。
【図33】 SRAMのメモリセルの等価回路図。
【図34】 SRAMのスタンバイ時のメモリセル伝達
特性図。
【図35】 セルレシオが小さい場合のSRAMのデー
タ読み出し時のメモリセル伝達特性図。
【図36】 セルレシオが大きい場合のSRAMのデー
タ読み出し時のメモリセル伝達特性図。
【図37】 従来の半導体装置の製造方法をSRAMセ
ル1個あたりについて工程順に示す要部平面図及びその
B−B線断面図。
【図38】 従来の半導体装置の製造方法をSRAMセ
ル1個あたりについて工程順に示す要部平面図及びその
B−B線断面図。
【図39】 従来の半導体装置の製造方法をSRAMセ
ル1個あたりについて工程順に示す要部平面図及びその
B−B線断面図。
【図40】 従来の半導体装置の製造方法をSRAMセ
ル1個あたりについて工程順に示す要部平面図及びその
B−B線断面図。
【図41】 従来の半導体装置の製造方法をSRAMセ
ル1個あたりについて工程順に示す要部平面図及びその
B−B線断面図。
【図42】 従来の半導体装置の製造方法をSRAMセ
ル1個あたりについて工程順に示す要部平面図及びその
B−B線断面図。
【図43】 図42(a)に示す従来の半導体装置の製
造方法をSRAMセル1個あたりについて工程順に示す
要部平面図のA1−A2線断面図。
【符号の説明】
1 半導体基板、 2 素子分離膜、 3 素子形成領
域、5 ゲート絶縁膜、 6a、6d、6e、6f ゲ
ート電極、7 アライメントマーク又は重ね合わせ検査
用マーク、7a 素子分離膜の所望の領域、 8 ヒュ
ーズ、8a 素子分離膜のヒューズが上層に形成される
領域、9 絶縁膜、 9a 第1の絶縁膜、9c アラ
イメントマーク又は重ね合わせ検査用マークを覆う絶縁
膜、9d 第1の絶縁膜、19 第1の素子形成領域、
20 第2の素子形成領域、21 第1のレジストマ
スク、22 低濃度の第1の導電型の不純物領域、23
第2のレジストマスク、24 高濃度の第2の導電型
の不純物領域、25 第3のレジストマスク、26 高
濃度の第1の導電型の不純物領域、71 第2の不純物
領域、 72 第1の不純物領域、74 第1の不純物
領域、 75 第2の不純物領域、80、81、82
レジストパターン、91、94 第2の絶縁膜、97
サイドウォール、x ゲート電極の第1の不純物領域側
の外縁から、第1の絶縁膜のゲート電極から離れた側の
外縁に至る距離、y ゲート電極の第2の不純物領域側
の外縁から、第2の絶縁膜のゲート電極から離れた側の
外縁に至る距離。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の一主面に形成された素子分
    離膜と、 上記主面に形成され、上記素子分離膜により囲まれた素
    子形成領域と、 上記素子形成領域上に、ゲート絶縁膜を介して形成され
    るとともに、上記素子分離膜上に延在するゲート電極
    と、 上記素子形成領域に形成され、上記半導体基板表面に露
    出する部分が上記素子分離膜に接するとともに、上記ゲ
    ート電極の下において対向する第1及び第2の不純物領
    域と、 上記第1の不純物領域上の上記ゲート電極近傍に形成さ
    れ、当該ゲート電極上及び上記素子分離膜の内のゲート
    電極が延在する部分の近傍上に延在する第1の絶縁膜
    と、 上記第2の不純物領域上の上記ゲート電極近傍に形成さ
    れた第2の絶縁膜とを備え、 上記ゲート電極の第1の不純物領域側の外縁から上記第
    1の絶縁膜のゲート電極から離れた側の外縁に至る距離
    が、上記ゲート電極の第2の不純物領域側の外縁から上
    記第2の絶縁膜のゲート電極から離れた側の外縁に至る
    距離よりも長いことを特徴とする半導体装置。
  2. 【請求項2】 第1及び第2の絶縁膜は、素子形成領域
    及びゲート電極の上に形成された1の絶縁膜から形成さ
    れたものであることを特徴とする請求項1記載の半導体
    装置。
  3. 【請求項3】 素子分離膜の所望の領域上に形成された
    アライメントマーク又は重ね合せ検査用マークと、 上記アライメントマーク又は重ね合せ検査用マークを覆
    う絶縁膜とを備え、 上記アライメントマーク又は重ね合せ検査用マークを覆
    う絶縁膜と第1の絶縁膜は、上記素子形成領域及び上記
    ゲート電極並びに上記アライメントマーク又は重ね合せ
    検査用マークの上に形成された1の絶縁膜から形成され
    たものであることを特徴とする請求項1又は2記載の半
    導体装置。
  4. 【請求項4】 素子分離膜上に形成されたヒューズと、 上記ヒューズの下に形成された絶縁膜とを備え、 上記ヒューズの下の絶縁膜及び第1の絶縁膜は、上記素
    子形成領域、上記ゲート電極、及び上記素子分離膜上に
    形成された1の絶縁膜から形成されたものであることを
    特徴とする請求項1ないし3のいずれか1項記載の半導
    体装置。
  5. 【請求項5】 半導体基板の一主面上に形成された第1
    及び第2の素子形成領域と、 上記主面に形成され、上記第1及び第2の素子形成領域
    を電気的に分離する素子分離膜と、 上記第1の素子形成領域上にゲート絶縁膜を介して形成
    された第1のゲート電極と、 上記第1のゲート電極及びゲート絶縁膜の側面に形成さ
    れたサイドウォールと、 上記第1の素子形成領域に形成され、上記第1のゲート
    電極の下において対向する2つの低濃度の第1の導電型
    の不純物領域と、 上記第1の素子形成領域に形成され、上記半導体基板の
    表面に露出する部分が、上記第1のゲート電極に対して
    上記2つの低濃度の第1の導電型の不純物領域の外側に
    それぞれ形成される2つの高濃度の第1の導電型の不純
    物領域と、 上記第2の素子形成領域上にゲート絶縁膜を介して形成
    された第2のゲート電極と、 上記第2の素子形成領域に形成され、上記第2のゲート
    電極の下において対向する2つの高濃度の第2の導電型
    の不純物領域と、 上記第2の素子形成領域及び第2のゲート電極上に形成
    され、上記素子分離膜上に延在する絶縁膜とを備えた半
    導体装置。
  6. 【請求項6】 半導体基板の一主面に形成された複数の
    素子形成領域上にゲート電極を形成する工程と、 上記複数の素子形成領域の内の所望の素子形成領域に開
    口する第1のレジストマスクを形成する工程と、 上記ゲート電極及び第1のレジストマスクを用いたイオ
    ン注入により、上記所望の素子形成領域に低濃度の第1
    導電型の不純物領域を形成する工程と、 上記第1のレジストマスクを除去し、上記複数の素子形
    成領域の内の他の所望の素子形成領域に開口する第2の
    レジストマスクを形成する工程と、 上記ゲート電極及び第2のレジストマスクを用いたイオ
    ン注入により、上記他の素子形成領域に高濃度の第2導
    電型の不純物領域を形成する工程と、 上記第2のレジストマスクを除去し、上記不純物領域の
    形成された複数の素子形成領域上に絶縁膜を形成する工
    程と、 上記低濃度の第1導電型の不純物領域が形成された素子
    形成領域上の上記絶縁膜に開口する第3のレジストマス
    クを形成する工程と、 上記第3のレジストマスクを用いた異方性エッチングに
    より、上記ゲート電極の側面にサイドウォールを形成す
    る工程と、 上記ゲート電極、サイドウォール及び第3のレジストマ
    スクを用いたイオン注入により、上記低濃度の第1導電
    型の不純物領域が形成された素子形成領域に高濃度の第
    1導電型の不純物領域を形成する工程とを含む半導体装
    置の製造方法。
  7. 【請求項7】 半導体基板の一主面に形成された素子形
    成領域上に、当該素子形成領域を囲む素子分離膜に延在
    するようにゲート電極を形成する工程と、 上記ゲート電極をマスクとするイオン注入により、上記
    素子形成領域に対をなす不純物領域を形成する工程と、 上記素子形成領域上に絶縁膜を形成する工程と、 上記絶縁膜上に、上記対をなす不純物領域の内の一方の
    上記ゲート電極近傍の上、上記ゲート電極の上、及び上
    記素子分離膜の内の上記ゲート電極が延在する部分の近
    傍の上を覆うようにレジストパターンを形成する工程
    と、 上記レジストパターンをマスクとして用い、上記絶縁膜
    を異方性エッチングする工程とを含む半導体装置の製造
    方法。
  8. 【請求項8】 ゲート電極を形成する工程において、素
    子分離膜の所望の領域上にアライメントマーク又は重ね
    合せ検査用マークを形成し、 絶縁膜の形成工程において、上記アライメントマーク又
    は重ね合せ検査用マーク上にも絶縁膜を形成し、 レジストパターンの形成工程において、上記アライメン
    トマーク又は重ね合せ検査用マークの上を覆うようなレ
    ジストパターンをも形成することを特徴とする請求項7
    記載の半導体装置の製造方法。
  9. 【請求項9】 素子分離膜上にヒューズを形成する工程
    を含み、 絶縁膜の形成工程において、素子分離膜の上記ヒューズ
    が上層に形成される領域の上にも絶縁膜を形成し、 レジストパターンの形成工程において、上記ヒューズが
    上層に形成される領域の上を覆うようなレジストパター
    ンをも形成することを特徴とする請求項7又は8記載の
    半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323570A (ja) * 1999-05-11 2000-11-24 Fujitsu Ltd 半導体装置及びその製造方法
JP2001022097A (ja) * 1999-07-06 2001-01-26 Mitsubishi Electric Corp 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法
US6964906B2 (en) * 2002-07-02 2005-11-15 International Business Machines Corporation Programmable element with selectively conductive dopant and method for programming same
TW200616232A (en) * 2004-08-09 2006-05-16 Adv Lcd Tech Dev Ct Co Ltd Semiconductor device including semiconductor thin film, which is subjected to heat treatment to have alignment mark, crystallizing method for the semiconductor thin film, and crystallizing apparatus for the semiconductor thin film
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Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890004962B1 (ko) * 1985-02-08 1989-12-02 가부시끼가이샤 도오시바 반도체장치 및 그 제조방법
JPS62149130A (ja) * 1985-12-23 1987-07-03 Seiko Epson Corp サイドウオ−ル形成方法
US4978626A (en) * 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
JPH03101238A (ja) * 1989-09-14 1991-04-26 Toshiba Corp Mos型半導体装置及びその製造方法
KR100199258B1 (ko) * 1990-02-09 1999-06-15 가나이 쓰도무 반도체집적회로장치
JP2643524B2 (ja) * 1990-02-27 1997-08-20 日本電気株式会社 バイポーラ集積回路装置
US5234853A (en) * 1990-03-05 1993-08-10 Fujitsu Limited Method of producing a high voltage MOS transistor
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
JPH04133447A (ja) * 1990-09-26 1992-05-07 Matsushita Electric Ind Co Ltd 素子分離の形成方法
US5066606A (en) * 1990-12-07 1991-11-19 Micron Technology, Inc. Implant method for advanced stacked capacitors
DE69029271T2 (de) * 1990-12-21 1997-04-17 Sgs Thomson Microelectronics Schutzvorrichtung gegen elektrostatische Entladung für einen IC-Anschluss und deren integrierte Struktur
JP2982383B2 (ja) * 1991-06-25 1999-11-22 日本電気株式会社 Cmosトランジスタの製造方法
IT1253682B (it) * 1991-09-12 1995-08-22 Sgs Thomson Microelectronics Struttura di protezione dalle scariche elettrostatiche
JPH0653484A (ja) * 1992-07-30 1994-02-25 Sony Corp 半導体装置、及び半導体装置の製造方法
US5276582A (en) * 1992-08-12 1994-01-04 National Semiconductor Corporation ESD protection using npn bipolar transistor
US5477414A (en) * 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
JP2658844B2 (ja) * 1993-12-16 1997-09-30 日本電気株式会社 半導体記憶装置
US5508211A (en) * 1994-02-17 1996-04-16 Lsi Logic Corporation Method of making integrated circuit structure with vertical isolation from single crystal substrate comprising isolation layer formed by implantation and annealing of noble gas atoms in substrate
JPH10242299A (ja) * 1997-02-27 1998-09-11 Nec Corp 半導体記憶装置及びその製造方法
JP3101238B2 (ja) 1997-09-18 2000-10-23 岩手県 盲人用表示ステッカ

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