JP2000323570A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000323570A JP11130614A JP13061499A JP2000323570A JP 2000323570 A JP2000323570 A JP 2000323570A JP 11130614 A JP11130614 A JP 11130614A JP 13061499 A JP13061499 A JP 13061499A JP 2000323570 A JP2000323570 A JP 2000323570A
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insulating film
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film
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Takanobu Minami
孝宜 南
Osamu Tsuboi
修 壺井
Toshimi Ikeda
稔美 池田
Masato Matsumiya
正人 松宮
Kuninori Kawabata
邦範 川畑
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】層間絶縁膜上に形成された配線を有する半導体
装置に関し、絶縁膜の間に挟まれるパターンの移動を抑
制すること。 【解決手段】半導体基板１の上に形成された第１の絶縁
膜５と、前記第１の絶縁膜５上に形成された第１の配線
７又はマークと、前記第１の絶縁膜５の下で且つ前記第
１の配線７又はマークの下方に形成された電気的に孤立
するパターン領域４ａ、６と、前記第１の絶縁膜５に形
成されて前記第１の配線７又はマークと前記パターン領
域４ａ、６とを接続するホール５ａ、５ｄと、前記第１
の配線７又はマークを覆う第２の絶縁膜８とを有するこ
とを特徴とする

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、層間絶縁膜上に形成
された配線を有する半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】近年の半導体装置は、高集積化の要求に
加えて、チップ面積の増大化を抑制するために素子の微
細化も同時に要求されている。素子を微細化するために
は、膜のパターニング用のマスクとして使用されるレジ
ストパターンの微細化が必要になる。
【０００３】レジストパターンの微細化のためには、短
波長の露光光源を使用したり、高い開口数（ＮＡ）のレ
ンズを使用したり、或いは超解像技術を使用したり、と
いった手法が用いられている。その超解像技術として位
相シフトマスクを使用する露光方法があるが、変形照明
法を用いるといった特殊な条件でしか十分な効果が得ら
れない。しかも、位相シフトマスクの製造は高コスト化
する。
【０００４】また、短波長の露光光源を採用する場合に
は、露光装置のみならずレンズやレジストなども新たに
開発する必要がある。従って、半導体素子の微細化のた
めには、高開口数のレンズを用いて露光解像度を向上さ
せるという方法が一般に採用されている。光を用いてレ
ジストを露光する際の解像度Ｒは、次の式(1) で与えら
れる。
【０００５】Ｒ＝βλ／ＮＡ (1) 但し、式(1) 中で、ＮＡはレンズの開口数、βはプロセ
スや材料などから決まる定数、λは露光光源の波長であ
る。また、光を用いたリソグラフィー技術で重要となる
焦点深度ＤＯＦは次の式(2) で与えられる。
【０００６】ＤＯＦ＝±λ／２ＮＡ2 従って、式(1),(2) から明らかなように、開口数の高い
レンズを使用するということは焦点深度を低下させるこ
とにつながり、また、露光光源を短波長化することによ
っても焦点深度が低下することになる。一方、半導体素
子の微細化に伴って配線幅が細くなるために、配線抵抗
の増加を抑制するためには配線の膜厚を厚くする必要が
ある。また、ＤＲＡＭでは、必要なセルキャパシタの容
量を所定の値に確保するために、キャパシタの高さを高
くする構造が採用されている。さらに、半導体装置の微
細化のためには多層配線構造を採用する必要があり、半
導体基板上の絶縁膜の総膜厚が増加する傾向にある。
【０００７】以上のように、半導体素子を微細化する
と、その半導体基板上の膜が厚くなり、チップのグロー
バル段差が拡大する傾向にあるが、これは前に述べたよ
うに微細なパターンを解像するために焦点深度が低下す
ることと矛盾している。従って、微細なパターンを解像
するためには、半導体装置のグローバル段差を軽減させ
る工夫が必要となる。
【０００８】グローバル段差を小さくするために、半導
体基板の上の層間絶縁膜を平坦化する方法があり、その
平坦化方法として大きく分けて２種類の方法がある。１
つは、SiO2、ＢＰＳＧ(boro-phospho-silicate-glass)
等から構成される絶縁膜や、ＨＤＰ（high-density-pla
sma ）を用いて形成された絶縁膜を半導体基板上に必要
以上に厚く形成した後にその絶縁膜を研磨する方法であ
る。
【０００９】もう１つは、絶縁膜を形成した後に、熱処
理によりリフローさせて平坦化する方法である。これら
２種類の平坦化プロセスは組み合わせて使用される場合
もある。そのような絶縁膜平坦化処理をＤＲＡＭの製造
工程で適用する場合には、絶縁膜を平坦化した後に、そ
の絶縁膜の上にビット線、配線又はその他のパターンを
形成することになる。そして、そのようなビット線、そ
の他の配線又はその他のパターンは、さらに上側の絶縁
膜によって覆われることになる。
【００１０】
【発明が解決しようとする課題】しかし、配線その他の
パターンを覆う上側絶縁膜を熱処理によって平坦化する
と、これと同時に下側絶縁膜も加熱されてリフローされ
るので、配線やアライメント関連マークの一部には本来
の場所から移動するものがある。例えば、配線が本来の
場所から移動すると、図１に示すように、下側絶縁膜１
００上の配線１０１がその上に形成される別の配線との
コンタクト部分１０２から外れたり、或いは配線１０１
がその下のコンタクトホール１０３と短絡するといった
問題が生じる。
【００１１】以上のような配線やアライメントマークの
移動は、配線、アライメントマークと絶縁膜との間に加
わるストレスが均一でないために起こると考えられる。
そのような配線の移動は、配線密度が密な領域よりも疎
の領域で起きやすく、また、配線の規則性が失われるほ
ど生じやすい。また、配線がその下方の配線や不純物拡
散領域に接続している箇所では配線の移動は起こらない
が、その配線がその上方の配線のみに接続するものでは
配線の移動が生じる。特に顕著なのは、図１に示したよ
うに配線１０１が曲がっている場所を軸として配線が移
動してしまう現象である。
【００１２】そのような現象を断面で示すと例えば次の
ようになる。まず、図２(a) に示すように、不純物拡散
領域１１１を除くシリコン基板１１０の表面にＬＯＣＯ
Ｓ膜１１２を形成した後に、ＬＯＣＯＳ膜１１２の上に
下側配線１１４を形成する。続いて、不純物拡散領域１
１１、ＬＯＣＯＳ膜１１２及び下側配線１１４を覆うＢ
ＰＳＧよりなる第１の層間絶縁膜１１５を形成した後
に、第１の層間絶縁膜１１５を加熱してその表面を平坦
化する。その後に、第１の層間絶縁膜１１５の一部をエ
ッチングして、不純物拡散層１１１の上方と下側配線１
１４の上方にそれぞれ第１及び第２のコンタクトホール
１１６、１１７を形成し、ついで、第１の層間絶縁膜１
１５の上に第１〜第４の上側配線１１８〜１２１を形成
する。不純物拡散層１１１は、第１のコンタクトホール
１１６を通して第２の上側配線１１９に接続され、さら
に、一部の下側配線１１４は、第２のコンタクトホール
１１７を通して第３の上側配線１１９に接続される。
【００１３】その後に、図１(b) に示すように、上側配
線１１８〜１２１を覆う第２の層間絶縁膜１２２をＣＶ
Ｄ法により第１の層間絶縁膜１１５の上に形成する。続
いて、図１(c) に示すように、第２の層間絶縁膜１２２
を加熱してリフローすることによりその上面を平坦化す
る。この場合、第２の層間絶縁膜１２２の下の上側配線
１１８〜１２１のうち、下側の配線や不純物拡散層に接
続されていない第１及び第４の上側配線１１８、１２１
は膜同士の間に生じるストレスなどの影響によって移動
する。
【００１４】なお、図１(a) 〜(d) において符号１２３
は、シリコン基板１１１内に形成されたトレンチアイソ
レーションを示している。そのような配線、アライメン
トマーク等のパターンの移動を防止するために、従来で
は、設計ルールを緩やかにし且つ位置合わせ精度を厳し
くすることが行われていた。しかし、近年の更なるパタ
ーンの微細化、高集積化の要求に伴って、位置合わせ精
度を追い込んでも配線、アライメント関連パターンの移
動が無視できなくなっている。
【００１５】なお、アライメント関連パターンが移動す
ると、露光の際に使用される露光マスクの位置合わせ精
度が低下して歩留まり低下の原因となる。本発明の目的
は、絶縁膜の間に挟まれるパターンの移動を抑制するこ
とができる半導体装置及びその製造方法を提供すること
にある。
【００１６】
【課題を解決するための手段】上記した課題は、図４に
例示するように、半導体基板１の上に形成された第１の
絶縁膜５と、前記第１の絶縁膜５上に形成された第１の
配線７又はマークと、前記第１の絶縁膜５の下で且つ前
記第１の配線７又はマークの下方に形成された電気的に
孤立するパターン領域４ａ、６と、前記第１の絶縁膜５
に形成されて前記第１の配線７又はマークと前記パター
ン領域４ａ、６とを接続するホール５ａ、５ｄと、前記
第１の配線７又はマークを覆う第２の絶縁膜８とを有す
ることを特徴とする半導体装置によって解決する。
【００１７】上記した半導体装置において、前記ホール
５ａ、５ｄは、前記第１の配線７の屈曲部の下に形成さ
れるようにしてもよい。上記した半導体装置において、
前記ホール５ａ、５ｄは、前記第１の配線７が形成され
ている領域のうちの低密度配線領域に形成されるように
してもよい。上記した課題は、図４に示すように、半導
体基板１の上に電気的に孤立するパターン領域４ａを形
成する工程と、前記パターン領域４ａを覆う第１の絶縁
膜５を形成する工程と、前記第１の絶縁膜５を加熱して
リフローする工程と、前記第１の絶縁膜５のうち前記パ
ターン領域４ａ、６の上にホール５ａ、５ｄを形成する
工程と、前記第１の絶縁膜５の上に、前記ホール５ａ、
５ｄ内を通る配線７又はマークを形成する工程と、前記
配線７又はマークの上に第２の絶縁膜８を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って解決する。
【００１８】その半導体装置の製造方法において、前記
第２の絶縁膜８を加熱してリフローする工程をさらに有
するようにしてもよい。なお、上記した図番及び符号
は、本発明の理解を容易にするために引用したものであ
って、本発明がこれらに限定されるものではない。次
に、本発明の作用について説明する。
【００１９】本発明によれば、下側配線又は活性領域に
長い距離接続されない箇所や、配線が屈曲している箇所
や、配線が疎の箇所、その他の配線が移動し易い箇所に
おいて、下側絶縁膜の上に形成される配線をその下のホ
ールを通して電気的に孤立したパターン領域に接続する
ようにしている。これにより、配線の上にさらに上側の
絶縁膜を形成し、これを加熱してリフローする際に、下
側絶縁膜が再リフローされることになっても、その配線
の移動は孤立パターン領域によって規制されることにな
る。
【００２０】この結果、配線の移動によるコンタクト不
良や配線同士の短絡が防止される。
【００２１】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図３、図４は、本発明の第１の実
施形態に係る半導体装置の製造工程を示す断面図であ
る。
【００２２】まず、図３(a) に示すように、不純物拡散
領域２を除くシリコン（半導体）基板１の表面にＬＯＣ
ＯＳ(local oxidation of silicon)膜３を形成した後
に、ＬＯＣＯＳ膜３の上を通る複数の下側配線４ａ、４
ｂを形成する。それらの下側配線４ａ、４ｂは、ドープ
トアモルファスシリコン膜をパターニングした後に、そ
の上に選択的にタングステンシリサイドをＣＶＤ法によ
り選択成長することにより形成されたものである。な
お、下側配線４ａ、４ｂとして、例えばワード線があ
る。
【００２３】続いて、不純物拡散領域２、ＬＯＣＯＳ膜
３及び下側配線４ａ、４ｂを覆うＢＰＳＧよりなる第１
の層間絶縁膜５を７００ｎｍの厚さに形成した後に、第
１の層間絶縁膜５を約７５０〜９００℃、例えば８００
℃の温度で２０分間加熱してリフローする。その後に、
第１の層間絶縁膜５の表面を化学機械研磨（ＣＭＰ）法
により２００ｎｍ程度の厚さ分だけ研磨して平坦化す
る。
【００２４】次に、図３(b) に示すように、フォトリソ
グラフィー法により第１の層間絶縁膜５に複数のホール
５ａ〜５ｄを形成する。それらのホール５ａ〜５ｄは、
後の工程において第１の層間絶縁膜５上に形成されるビ
ット線（上側配線）に接続される不純物拡散層２と一部
の下側配線４ｂの上方のみならず、ビット線の接続部で
ない領域に存在する下側配線４ａやトレンチアイソレー
ション６の上にも形成される。
【００２５】次に、第１の層間絶縁膜５の上とホール５
ａ〜５ｄの内部に、膜厚２０ｎｍのチタン（Ti）膜、膜
厚５０ｎｍの窒化チタン（TiN)膜、膜厚１００ｎｍのタ
ングステン（Ｗ）膜を順に形成した後に、タングステン
膜の上に反射防止膜として窒化シリコン膜をプラズマＣ
ＶＤ法により３０ｎｍの厚さに形成する。そして、これ
らの膜をフォトリソグラフィー法によりパターニングす
ることにより、図３(c) に示すように、ホール５ａ〜５
ｄを通る複数本のビット線７ａ〜７ｄを形成する。図３
(c) では、第１〜第４のビット線７ａ〜７ｄが示されて
いる。
【００２６】それらのビット線７ａ〜７ｄは、電気的に
接続が要求される領域でホール５ｂ、５ｃを通して不純
物拡散層２と一部の下側配線４ｂに接続されるのみなら
ず、その他に、第１の層間絶縁膜５との間でストレスが
生じやすい領域に存在するホール５ａ、５ｄを通して下
側配線４ａとトレンチアイソレーション６（又はＬＯＣ
ＯＳ膜３）に接触されている。
【００２７】次に、図４(a) に示すように、ビット線７
ａ〜７ｄと第１の層間絶縁膜５の上にＣＶＤ法によりＢ
ＰＳＧよりなる第２の層間絶縁膜８を約７００ｎｍの厚
さに形成した後に、図４(b) に示すように、第２の層間
絶縁膜８を約７５０〜９００℃（例えば、８００℃）の
温度で２０分間加熱してリフローする。このとき、第２
の層間絶縁膜８の下の第１の層間絶縁膜５も同時に加熱
されて再リフローするが、ストレスを受け易く且つその
下方で本来接続部分でない第１、第４のビット線７ａ、
７ｄはその下のホール５ａ、５ｄを通して下側配線４ｂ
やトレンチアイソレーション６に接触しているために、
第２の層間絶縁膜８の再リフローに伴う移動が阻止され
る。この結果、第１、第４のビット線７ａ、７ｄの移動
による断線、隣のビット線７ｂ、７ｃとの接触、及びそ
の上に形成される配線との接続不良、といった障害が発
生しなくなる。
【００２８】したがって、図４(c) に示すように、第２
の層間絶縁膜８の上に第３の配線９ａ、９ｄを形成する
場合に、コンタクトホール８ａ、８ｄを通して第３の配
線９ａ、９ｄをその下のビット線７ａ、７ｄに確実に接
続することができる。 （第２の実施の形態）図５は、従来のＤＲＡＭの周辺回
路におけるワード線とその上のビット線の配置関係を示
す平面図であり、図６は図５のＩ−Ｉ線断面図である。
なお、図５において層間絶縁膜は省略されている。
【００２９】図５，図６に示すように、従来では、シリ
コン基板１の上にＬＯＣＯＳ膜３を形成し、必要最小限
のトレンチアイソレーション６を形成し、ＬＯＣＯＳ膜
３の上にワード線４ｆその他の配線を形成した後に、シ
リコン基板１の上に第１の層間絶縁膜５を形成し、第１
の層間絶縁膜５の上に複数のビット線７ｅ〜７ｈを形成
するようにしていた。そして、ビット線７ｅ〜７ｈのう
ちワード線４ｆに接続される領域では、第１の層間絶縁
膜５にホール５ｆが形成され、ワード線に接続されない
領域では導電材又は半導体よりなるパターンが存在しな
かった。また、ビット線７ｅ〜７ｈの下方にはトレンチ
アイソレーション６が存在したりしなかったりしてい
た。
【００３０】したがって、第１実施形態で示したよう
に、ビット線７ｅ〜７ｈを覆う第２の層間絶縁膜８を加
熱する際のストレスによるビット線７ｅ〜７ｈの移動を
防止するために第１の層間絶縁膜５にホールを形成する
と、そのホールはＬＯＣＯＳ膜３にまで形成されてシリ
コン基板１に到達するおそれがある。そこで本実施形態
では、ワード線及びトレンチアイソレーションが本来要
求されていない領域に孤立したダミーパターン又は孤立
したダミートレンチアイソレーション形成し、その上に
ビット線の移動を防止するためのホールを有する構造を
採用している。
【００３１】図７は、本実施形態のＤＲＡＭの周辺回路
におけるワード線とその上のビット線の配置関係を示す
平面図であり、図８は図７のII−II線断面図である。な
お、図７において層間絶縁膜は省略されている。図７，
図８において、シリコン基板１表面のＬＯＣＯＳ膜３の
上にはワード線４ｅの他にビット線７ｅ〜７ｈの移動を
阻止するためのダミーパターン１０が形成されている。
ダミーパターン１０は、ワード線４ｅとなる導電膜をパ
ターニングすることにより形成されていて、ワード線４
ｅと同じ層構造となっている。
【００３２】また、素子間を分離する領域には第１のト
レンチアイソレーション６が形成され、また、一部のビ
ット線７ｈの移動を阻止するための領域にはダミー用の
第２のトレンチアイソレーション６ａが形成されてい
る。ダミーパターン１０及び第２のトレンチアイソレー
ション６ａは、他のパターンに繋がらないように孤立さ
せて形成されている。
【００３３】また、ワード線４ｅ、ＬＯＣＯＳ膜３、ダ
ミーパターン１０及びトレンチアイソレーション６，６
ａの上には、ＢＰＳＧよりなる第１の層間絶縁膜８が形
成され、その第１の層間絶縁膜８の上面は加熱及び研磨
によって平坦化されている。その第１の層間絶縁膜８の
上には複数のビット線７ｅ〜７ｈが形成され、それらの
うちの第１のビット線７ｅの一部は第１の層間絶縁膜５
に形成された第１のホール５ｅを通してダミーパターン
１０に接続され、また、第２のビット線７ｆの一部は第
１の層間絶縁膜５の第２のホール５ｆを通してワード線
４ｆに接続されている。さらに、第３及び第４のビット
線７ｇ、７ｈは第１の層間絶縁膜５の第３、第４のホー
ル５ｇ、５ｈを通して第１及び第２のトレンチアイソレ
ーション６，６ａに接続されている。
【００３４】さらに、第１〜第４のビット線７ｅ〜７ｈ
は、ＢＰＳＧよりなる第２の層間絶縁膜８に覆われてい
る。第２の層間絶縁膜８の上面は、加熱によるリフロー
によって平坦化されている。その加熱の際には第１の層
間絶縁膜５が再リフローされるが、第１の層間絶縁膜５
上のビット線７ｅ〜７ｈのうち移動し易い部分はホール
を通してダミーパターン１０や第１及び第２のトレンチ
アイソレーション６，６ａに繋がっているために、再リ
フローによる移動が阻止された状態になっている。
【００３５】なお、ダミーパターン１０やダミー用トレ
ンチアイソレーション６ａは、設計ルールに合わせた位
置合わせ余裕を確保しておく必要がある。ところで、多
層配線構造の製造工程において配線の移動を防止するた
めに、一般に次のような工程を採用することになる。ま
ず、図９(a) に示すように、シリコン基板１の表面にＬ
ＯＣＯＳ膜３を形成した後に、ＬＯＣＯＳ膜３の上に一
層目配線７０ａ、７０ｂを形成するとともに一層目配線
７０ａ，７０ｂの存在しない領域にダミーパターン７１
ａ，７１ｂを形成する。
【００３６】一層目配線７０ａ，７０ｂとダミーパター
ン７１ａ，７１ｂは、例えば、それぞれドープトアモル
ファスシリコン膜をパターニングした後に、その上に選
択的にタングステンシリサイドをＣＶＤ法により選択成
長することにより形成されたものである。次に、一層目
配線７０ａ，７０ｂとダミーパターン７１ａ，７１ｂと
ＬＯＣＯＳ膜３の上にＢＰＳＧよりなる第１の層間絶縁
膜５をＣＶＤ法により７００ｎｍの厚さに形成した後
に、第１の層間絶縁膜５を約７５０〜９００℃、例えば
８００℃の温度で２０分間加熱してリフローする。その
後に、第１の層間絶縁膜５の表面を化学機械研磨（ＣＭ
Ｐ）法により２００ｎｍ程度の厚さ分だけ研磨して平坦
化する。
【００３７】続いて、図９(b) に示すようにフォトリソ
グラフィー法により第１の層間絶縁膜５に複数のホール
５ｉ〜５Ｌを形成する。それらのホール５ｉ〜５Ｌは、
ダミーパターン７１ａ、７１ｂの上と一層目配線７０
ａ、７０ｂの上に形成される。さらに、第１の層間絶縁
膜５の上とホール５ｉ〜５Ｌの内部に、膜厚２０ｎｍの
チタン（Ti）膜、膜厚５０ｎｍの窒化チタン（TiN)膜、
膜厚１００ｎｍのタングステン（Ｗ）膜を順に形成した
後に、そのタングステン膜の上に反射防止膜として窒化
シリコン膜をプラズマＣＶＤ法により３０ｎｍの厚さに
形成する。そして、反射防止膜の上にレジストを塗布
し、これを露光、現像した後に、レジストをマスクに使
用してそれらの金属膜をパターニングすることにより、
図９(c) に示すようにホール５ｉ〜５Ｌを通る複数本の
二層目配線７２ａ〜７２ｄを形成する。
【００３８】それらの一部の二層目配線７２ｂ，７２ｃ
部は、ホール５ｊ、５ｋを通して下方の一層目配線７０
ａ，７０ｂに接続され、また、その他の二層目配線７２
ａ，７２ｄは、ホール５ｉ，５Ｌを通してダミーパター
ン７１ａ、７１ｂに接続される。次に、図１０(a) に示
すように、二層目配線７２ａ〜７２ｄ及び第１の層間絶
縁膜５の上に膜厚７００ｎｍのＢＰＳＧよりなる第２の
層間絶縁膜８を形成した後に、図１０(b) に示すよう
に、第２の層間絶縁膜８を７５０〜９００℃、例えば８
００℃で２０分間加熱してリフローし、これにより第２
の層間絶縁膜８の上面を平坦化する。この加熱によって
第１の層間絶縁膜５が再リフローされる。その際に、二
層目配線７２ａ〜７２ｄは、本来的に一層目配線７０
ａ、７０ｂに接続される箇所のみならず、移動し易い箇
所で電気的に孤立したダミーパターン７１ａ、７１ｂに
もホール５ｉ〜５Ｌを通して接続しているために、再リ
フローによって移動が防止される。
【００３９】以上のように、多層配線構造においては、
層間絶縁膜の再リフローが生じても上の配線と下の配線
の接続が良好に保たれるので、配線層数が増してもそれ
らの接続が確実に行われる。 （第３の実施の形態）一層目の層間絶縁膜の上に形成さ
れる配線のうち疎の領域と密の領域を比較すると、二層
目の層間絶縁膜の加熱によって疎の領域で配線が移動し
易い。
【００４０】例えば、図１１において、一層目の層間絶
縁膜１１が再リフローされる際には、低密度配線領域Ａ
において一端が上側の配線に接続される配線１２、１３
は、高密度配線領域Ｂに存在する配線１４〜１８に比べ
て移動し易い。そこで、本実施形態では、図１２に示す
ように、低密度配線領域Ａにおける配線１２、１３の移
動を防止するために、その領域Ａにおいてそれらの配線
１２、１３の一部に幅が広いコンタクト部１２ａ，１３
ａを形成するとともにコンタクト部１２ａ，１３ａをそ
れらの下のダミーパターンに接続する構造を採用してい
る。
【００４１】そこで以下に、配線１２，１３とダミーパ
ターンの接続工程を図１３〜図１６に基づいて説明す
る。なお、図１３、図１４は、図１２のIII −III 線か
ら見た断面図であり、図１５，図１６は、図１２のIV−
IV線から見た断面図である。まず、図１３(a) に示すよ
うに、シリコン基板２１の表面にＬＯＣＯＳ膜２２を形
成した後に、ＬＯＣＯＳ膜２２の上に一層目配線２３
ａ、２３ｂを形成するとともに、ダミーパターン２４
ａ，２４ｂを形成する。一層目配線２３ａ，２３ｂとダ
ミーパターン２４ａ，２４ｂは、それぞれドープトアモ
ルファスシリコン膜をパターニングした後に、その上に
選択的にタングステンシリサイドをＣＶＤ法により選択
成長することにより形成されたものである。ダミーパタ
ーン２４ａ，２４ｂは、低密度配線領域Ａにおける配線
形成領域の下方に配置される。
【００４２】次に、一層目配線２３ａ，２３ｂとダミー
パターン２４ａ，２４ｂとＬＯＣＯＳ膜２２の上にＢＰ
ＳＧよりなる第１の層間絶縁膜２５をＣＶＤ法により７
００ｎｍの厚さに形成した後に、第１の層間絶縁膜２５
を約７５０〜９００℃、例えば８００℃の温度で２０分
間加熱してリフローする。その後に、第１の層間絶縁膜
２５の表面を化学機械研磨（ＣＭＰ）法により２００ｎ
ｍ程度の厚さ分だけ研磨して平坦化する。
【００４３】続いて、図１３(b) 、図１５(a) に示すよ
うに、フォトリソグラフィー法により第１の層間絶縁膜
２５に複数のホール２５ａ〜２５ｄを形成する。それら
のホール２５ａ〜２５ｄは、ダミーパターン２４ａ、２
４ｂの上と一層目配線２３ａ、２３ｂの上に形成され
る。さらに、第１の層間絶縁膜２５の上とホール２５ａ
〜２５ｄの内部に、膜厚２０ｎｍのチタン（Ti）膜、膜
厚５０ｎｍの窒化チタン（TiN)膜、膜厚１００ｎｍのタ
ングステン（Ｗ）膜を順に形成した後に、そのタングス
テン膜の上に反射防止膜として窒化シリコン膜をプラズ
マＣＶＤ法により３０ｎｍの厚さに形成する。そして、
反射防止膜の上にレジストを塗布し、これを露光、現像
した後に、レジストをマスクに使用してそれらの金属膜
をパターニングすることにより、図１３(c) に示すよう
に、ホール２５ａ〜２５ｄを通る複数本の配線１２〜１
８を形成する。
【００４４】それらの配線１２〜１８は図１０に示すよ
うな平面形状となる。即ち、低密度配線領域Ａに伸びる
第１及び第２の配線１２，１３の先端には幅が広い第１
のコンタクト部１２ａ、１３ａが形成され、その途中に
は幅が広い第２のコンタクト部１２ｂ、１３ｂが形成さ
れている。第２のコンタクト部１２ｂ、１３ｂは、それ
らの下方に存在するダミーパターン２４ａ、２４ｂにホ
ール２５ａ、２５ｄを通して接続される。また、高密度
配線領域Ｂでは、第３及び第４の配線１４，１５が一層
目配線２３ａ、２３ｂにホール２５ｂ、２５ｃを通して
接続される。
【００４５】次に、図１４(a) 、図１５(b) に示すよう
に、二層目配線１２〜１８及び第１の層間絶縁膜２５の
上に膜厚７００ｎｍのＢＰＳＧよりなる第２の層間絶縁
膜２６を形成した後に、図１４(b) 、図１６(a) に示す
ように、第２の層間絶縁膜２６を７５０〜９００℃、例
えば８００℃で２０分間加熱してリフローし、これによ
り第２の層間絶縁膜２６の上面を平坦化する。この加熱
によって第１の層間絶縁膜２５が再リフローされるが、
低密度配線領域Ａにおける第１及び第２の配線１２，１
３は、第２のコンタクト部１２ｂ、１３ｂにおいてホー
ル２５ａ、２５ｄを通してダミーパターン２４ａ、２４
ｂに接続されているために移動が規制される。
【００４６】その後に、図１６(b) に示すように、低密
度配線領域Ａに存在する第１及び第２の配線１２，１３
の先端のコンタクト部１２ａ、１３ａの上にコンタクト
ホール２６ａ、２６ｂを形成する。そして、第２の層間
絶縁膜２６の上にコンタクトホール２６ａ、２６ｂを通
る三層目配線２７を形成することにより、コンタクトホ
ール２６ａ、２６ｂを通して三層目配線２７と第１及び
第２の配線１２，１３の先端のコンタクト部１２ａ、１
３ａを接続する。
【００４７】以上のように、後の工程で配線の引き回し
てして使用される第１及び第２の二層目配線１２，１３
の移動が防止されることにより、三層目配線２７との接
続位置が大幅にズレなくなって二層目配線１２，１３と
三層目配線２７の良好な接合が達成される。ところで、
配線が疎の領域と密の領域は次のようにして判別され
る。
【００４８】即ち、図１７に示すように、絶縁膜上で複
数の配線Ｌ1 が配列されている場合に、最も狭い配線間
隔Ｗ1 で配線Ｌ1 が配列されている領域は高密度配線領
域Ｂであり、その配線間隔Ｗ1 の５倍又はそれ以上の配
線間隔Ｗ2 で配線Ｌ1 が配列されている領域は低密度配
線領域Ａである。また、図１８に示すように、高密度配
線領域Ｂにおいて配線間隔Ｗ3 で複数の配線Ｌ2 、Ｌ3
が配置されていて、その一部の配線Ｌ3 が低密度配線領
域Ａに伸びる場合に、その低密度配線領域Ａの配線間隔
Ｗ4 は低密度配線領域Ｂの配線間隔Ｗ3 の５倍又はそれ
以上となっている。 （第４の実施の形態）上記した実施形態は主に半導体装
置の周辺領域での配線構造を示したものであるが、本実
施形態では半導体装置の素子領域での配線構造について
説明する。
【００４９】図１９は、本発明の第４の実施形態に係る
半導体装置の素子領域を示すものである。なお、図１９
では配線と不純物拡散層の配置関係を示す平面図であっ
て層間絶縁膜は全て省略されている。図１９において、
シリコン基板３１には、ゲート絶縁膜（不図示）を介し
て第１の多結晶シリコンよりなる複数のゲート配線３２
ａ〜３２ｋが形成されている。また、それらのゲート配
線３２ａ〜３２ｋの両側のシリコン基板３１内には不純
物拡散層３３ａ〜３３ｍが形成されている。また、シリ
コン基板３１の表面には不純物拡散層３３ａ〜３３ｍを
囲むＬＯＣＯＳ膜３４が形成されている。
【００５０】ゲート配線３２ａ〜３２ｋと不純物拡散層
３３ａ〜３３ｍは、後述する第１の層間絶縁膜に覆わ
れ、その上には二層目配線３６ａ〜３６ｃが形成されて
いる。ゲート配線３２ａ〜３２ｋの一部と、不純物拡散
層３３ａ〜３３ｍの一部にはコンタクト領域３５が配置
されている。コンタクト領域３５の上には、第１の層間
絶縁膜に形成されるコンタクトホールが配置されること
になる。
【００５１】そのＬＯＣＯＳ膜３４の上であって二層目
配線３６ａ〜３６ｃの下には、上記した実施形態で示し
たようなダミーパターン３７ａ〜３７ｄが形成され、そ
のダミーパターン３７ａ〜３７ｄはゲート配線３２ａ〜
３２ｋと同じ第１の多結晶シリコンから形成されてい
る。ダミーパターン３７ａ〜３７ｄは、主に、二層目配
線３７ａ〜３７ｄの屈曲部と端部の下に配置されてい
る。
【００５２】次に、図１９において破線で囲まれた領域
におけるダミーパターン３７ａと二層目配線３６ａと三
層目配線の接続工程について説明する。まず、図２０
(a) に示すように、シリコン基板３１の表面に形成され
たＬＯＣＯＳ膜３４の上に第１の多結晶シリコンよりな
るダミーパターン３７ａを形成した後に、そのダミーパ
ターン３７ａの表面を酸化して第１のSiO2膜３８を形成
する。
【００５３】続いて、ＬＯＣＯＳ膜３４とダミーパター
ン３７ａの上にＢＰＳＧよりなる第１の層間絶縁膜３９
を形成する。なお、第１の層間絶縁膜３９とダミーパタ
ーン３７ａのコンタクトは、SiO2膜３８によって良好に
保持される。この後に、第１の層間絶縁膜３９を７５０
℃〜９００℃の温度で感熱してリフローした後に、その
表面を化学機械研磨法によって平坦化する。
【００５４】次に、図２０(b) に示すように、第１の層
間絶縁膜３９及び第１のSiO2膜３８をフォトリソグラフ
ィー法によりパターニングして、ダミーパターン３７ａ
の上の二カ所にホール３９ａ、３９ｂを形成する。この
後に、ホール３９ａ、３９ｂを通してダミーパターン３
７ａに接続される第２の多結晶シリコンよりなる二層目
配線３６ａを第１の層間絶縁膜３９の上に形成する。
【００５５】さらに、図２０(c) に示すように、二層目
配線３６ａの表面を酸化して第２のSiO2膜４０を形成し
た後に、二層目配線３６ａ、第１の層間絶縁膜３９等を
覆うＢＰＳＧよりなる第２の層間絶縁膜４１を形成す
る。その第２の層間絶縁膜４１は、７５０℃〜９００℃
の温度で感熱してリフローされる。その際に、第１の層
間絶縁膜３９も再リフローされるが、二層目配線３６ａ
はダミーパターン３７ａに接続されているので、第１の
層間絶縁膜３９の流動によっても移動が規制されてい
る。
【００５６】その後に、図２１(a) に示すように、第２
の層間絶縁膜４１のうち二層目配線３６ａの上にビアホ
ール４１ａを形成する。続いて、図２１(b) に示すよう
に、ビアホール４１ａを通して二層目配線３６ａに接続
される金属よりなる三層目配線４２を第２の層間絶縁膜
４１の上に形成する。
【００５７】本実施形態では、二層目配線のうち、長い
距離でその下のパターンに接続されない箇所や屈曲部の
下にダミーパターンを設け、そのダミーパターンと二層
目配線を接続するようにしたので、第２の層間絶縁膜の
リフロー時に二層目配線の移動が防止される。この結
果、二層目配線と三層目配線との接続箇所が移動した
り、二層目配線が別のコンタクトホールに接続されるこ
とが防止される。 （第５の実施の形態）本実施形態では、位置ズレ検査マ
ークやアライメントマークの移動を防止することについ
て説明する。
【００５８】図２２は位置ズレ検査マークやアライメン
トマークの配置領域を示す平面図である。図２２におい
て、位置ズレ検査マーク５１、アライメントマーク５２
は、デバイス形成領域５３の周囲のスクライブライン５
４上に形成される。これらのマーク５１，５２は、例え
ばビット線が形成されると同じ層間絶縁膜の上に形成さ
れるので、さらにその上の層間絶縁膜をリフローする際
に移動することがある。
【００５９】そこで、図２３、図２４に示すような工程
によってそれらのマーク５１、５２の移動を規制してい
る。まず、図２３(a) に示すように、ＬＯＣＯＳ膜６３
により覆われたシリコン基板６１のうちのスクライブラ
イン５２に沿ってSiO2よりなるトレンチアイソレーショ
ン６２を形成する。
【００６０】さらに、ＢＰＳＧよりなる第１の層間絶縁
膜６４をＬＯＣＯＳ膜６３及びトレンチアイソレーショ
ン６２の上に形成する。この第１の層間絶縁膜６４は、
７５０〜９００℃、例えば約８００℃で２０分間の加熱
によりリフローされ、その後にその上面が研磨により平
坦化される。次に、図２３(b) に示すように、第１の層
間絶縁膜６４をフォトリソグラフィー法によりパターニ
ングして、位置ズレ検査マーク５１、アライメントマー
ク５２が形成される領域の四隅にホール６４ａ〜６４ｄ
を形成する。
【００６１】続いて、第１の層間絶縁膜６４の上とホー
ル６４ａ〜６４ｄの内部に、膜厚２０ｎｍのチタン（T
i）膜、膜厚５０ｎｍの窒化チタン（TiN)膜、膜厚１０
０ｎｍのタングステン（Ｗ）膜を順に形成した後に、タ
ングステン膜の上に反射防止膜として窒化シリコン膜を
プラズマＣＶＤ法により３０ｎｍの厚さに形成する。そ
して、これらの膜をフォトリソグラフィー法によりパタ
ーニングすることにより、図２３(c) に示すように、ホ
ール６４ａ〜６４ｄを通ってトレンチアイソレーション
６２に接続される位置ズレ検査マーク５１及びアライメ
ントマーク５２を第１の層間絶縁膜６４上に形成する。
【００６２】さらに、図２４(a) に示すように位置ズレ
検査マーク５１及びアライメントマーク５２を覆う第２
の層間絶縁膜６５をＢＰＳＧから形成した後に、図２４
(b)に示すように、７５０〜９００℃、例えば約８００
℃で２０分間の加熱を行い、これにより第２の層間絶縁
膜をリフローする。その際に、第１の層間絶縁膜６４が
再リフローされるが、その上の位置ズレ検査マーク５１
又はアライメントマーク５２は、ホール６４ａ〜６４ｄ
を通ってトレンチアイソレーション６２に接続されてい
るので移動することはない。
【００６３】以上のような、位置ズレ検査マーク５１の
平面形状は図２５のようになり、その大きさは２８μｍ
×２８μｍであり、その中央には開口部５１ａが形成さ
れている。また、アライメントマーク５２の平面形状は
図２６のようになり、その大きさは７０μｍ×１４０μ
ｍであり、その中央には複数の開口部５２ａが形成され
ている。
【００６４】なお、図１９、図２０では、トレンチアイ
ソレーションにマーク５１，５２を接続するようにした
が、シリコン基板６１に直に接続するような構造を採用
してもそれらのマーク５１，５２の移動を規制すること
ができる。なお、上記した第１〜第５の実施の形態で
は、層間絶縁膜としてＢＰＳＧを用いたが、ＰＳＧ、Ｂ
ＳＧ、SiO2、その他の流動性絶縁材を用いてもよい。
【００６５】以上の半導体装置は、半導体基板の上に形
成された第１の絶縁膜と、第１の絶縁膜の上に形成され
た第１の配線又はマークと、前記第１の絶縁膜の下で且
つ前記第１の配線又はマークの下方に形成された電気的
に孤立するパターン領域と、前記第１の絶縁膜に形成さ
れて前記第１の配線又はマークと前記パターン領域とを
接続するホールと、前記第１の配線又はマークを覆う第
２の絶縁膜とを有する。この場合、第１の配線に接続さ
れる第２の配線を第２の絶縁膜の上に形成してもよい。
【００６６】その半導体装置において、前記パターン領
域は、半導体、絶縁材又は導電材から構成されている。
また、前記ホールは、前記第１の配線の屈曲部の下に形
成されているようにしてもよい。さらに、前記ホール
は、前記第１の配線が形成されている領域のうちの低密
度配線領域に形成されるようにしてもよい。以上述べた
半導体装置の製造方法は、半導体基板の上に電気的に孤
立するパターン領域を形成する工程と、前記パターン領
域を覆う第１の絶縁膜を形成する工程と、前記第１の絶
縁膜を加熱してリフローする工程と、前記第１の絶縁膜
のうち前記パターン領域の上にホールを形成する工程
と、前記第１の絶縁膜の上に、前記ホール内を通る配線
又はマークを形成する工程と、前記配線又はマークの上
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を
加熱してリフローする工程とを有する。
【００６７】その半導体装置の製造方法において、前記
パターン領域は、半導体膜、絶縁膜又は導電膜のパター
ンによって形成される用にしてもよい。この場合、前記
導電膜は、前記半導体基板に不純物を導入することによ
って形成されたものであってもよい。また、前記パター
領域は、前記第１の絶縁膜の下に形成される配線と同じ
工程で形成される用にしてもよい。さらに、前記ホール
は、前記配線の屈曲部の下に形成されるものであっても
よい。
【００６８】
【発明の効果】以上述べたように本発明によれば、下側
の配線や活性領域に長い距離接続されない箇所や、配線
が屈曲している箇所や、配線が疎の箇所、その他の配線
が移動し易い箇所において、層間絶縁膜の上に形成され
る配線をその下のホールを通して電気的に孤立したパタ
ーン領域に接続するようにしたので、その層間絶縁膜が
再リフローされる場合に、その配線の移動は孤立パター
ン領域によって規制されることになり、配線の移動によ
るコンタクト不良や配線同士の短絡の発生を防止するこ
とができる。
【図面の簡単な説明】
【図１】従来技術を示す配線の平面図である。
【図２】従来の多層配線構造の形成工程を示す断面図で
ある。
【図３】本発明の第１の実施形態の半導体装置の製造工
程を示す断面図（その１）である。
【図４】本発明の第１の実施形態の半導体装置の製造工
程を示す断面図（その２）である。
【図５】従来のワード線とビット線の配置関係を示す平
面図である。
【図６】図５のＩ−Ｉ線断面図である。
【図７】本発明の第２実施形態におけるワード線とビッ
ト線の配置関係を示す平面図である。
【図８】図７のII−II線断面図である。
【図９】本発明の第２実施形態における一層目配線と二
層目配線の形成工程を示す断面図（その１）である。
【図１０】本発明の第２実施形態における一層目配線と
二層目配線の形成工程を示す断面図（その２）である。
【図１１】従来の半導体装置における二層目配線を示す
平面図である。
【図１２】本発明の第３実施形態の半導体装置における
二層目配線を示す平面図である。
【図１３】本発明の第３実施形態の半導体装置の図１２
のIII −III 線から見た製造工程を示す断面図（その
１）である。
【図１４】本発明の第３実施形態の半導体装置の図１２
のIII −III 線から見た製造工程を示す断面図（その
２）である。
【図１５】本発明の第３実施形態の半導体装置の図１２
のIV−IV線から見た製造工程を示す断面図（その１）で
ある。
【図１６】本発明の第３実施形態の半導体装置の図１２
のIV−IV線から見た製造工程を示す断面図（その2 ）で
ある。
【図１７】配線の疎の領域と密の領域の関係の第１の例
を示す平面図である。
【図１８】配線の疎の領域と密の領域の関係の第２の例
を示す平面図である。
【図１９】本発明の第４実施形態の半導体装置を示す平
面図である。
【図２０】本発明の第４実施形態に係る半導体装置の製
造工程を示す断面図（その１）である。
【図２１】本発明の第４実施形態に係る半導体装置の製
造工程を示す断面図（その２）である。
【図２２】本発明の第５実施形態に係る半導体装置の製
造工程で使用されるマークの配置関係を示す平面図であ
る。
【図２３】本発明の第５実施形態に係る半導体装置の製
造工程を示す断面図（その１）である。
【図２４】本発明の第５実施形態に係る半導体装置の製
造工程を示す断面図（その２）である。
【図２５】本発明の第５実施形態に係る半導体装置の製
造に使用される位置ズレ検査マークを示す平面図であ
る。
【図２６】本発明の第５実施形態に係る半導体装置の製
造に使用されるアライメントマークを示す平面図であ
る。
【符号の説明】
１…シリコン基板（半導体基板）、２…不純物拡散層
（活性異領域）、３…ＬＯＣＯＳ膜、４ａ、４ｂ…配
線、５…層間絶縁膜、５ａ〜５ｄ…ホール、６…トレン
チアイソレーション、７ａ〜７ｄ…ビット線（配線）、
８…層間絶縁膜、９ａ、９ｂ…配線、１２〜１８…配
線、２１…シリコン基板、２２…ＬＯＣＯＳ膜、２３
ａ、２３ｂ…配線、２４ａ，２４ｂ…ダミーパターン、
２５…層間絶縁膜、２６…層間絶縁膜、３２ａ〜３２ｋ
…ゲート配線、３３ａ〜３３ｍ…不純物拡散層、３４…
ＬＯＣＯＳ膜、３５…コンタクト領域、３６ａ〜３６ｃ
…二層目配線、３７ａ〜３７ｄ…ダミーパターン、３９
…層間絶縁膜、４１…層間絶縁膜、４２…配線、５１…
位置ズレ検査マーク、５２…アライメントマーク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 稔美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松宮 正人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH18 HH19 HH33 JJ01 JJ18 JJ19 JJ33 KK01 KK05 KK28 MM07 PP07 QQ04 QQ08 QQ09 QQ37 QQ48 QQ74 QQ75 RR06 RR15 SS11 SS15 VV01 VV16 XX00 XX31 5F046 EA14 EA18 EA22 EB01 EB07 5F083 AD00 GA30 KA01 KA05 PR33 ZA28

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜の上に形成された第１の配線又はマー
    クと、 前記第１の絶縁膜の下で且つ前記第１の配線又はマーク
    の下方に形成された電気的に孤立するパターン領域と、 前記第１の絶縁膜に形成されて前記第１の配線又はマー
    クと前記パターン領域とを接続するホールと、 前記第１の配線又はマークを覆う第２の絶縁膜とを有す
    ることを特徴とする半導体装置。
  2. 【請求項２】前記ホールは、前記第１の配線の屈曲部の
    下に形成されていることを特徴とする請求項１に記載の
    半導体装置。
  3. 【請求項３】前記ホールは、前記第１の配線が形成され
    ている領域のうちの低密度配線領域に形成されることを
    特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】半導体基板の上に電気的に孤立するパター
    ン領域を形成する工程と、 前記パターン領域を覆う第１の絶縁膜を形成する工程
    と、 前記第１の絶縁膜を加熱してリフローする工程と、 前記第１の絶縁膜のうち前記パターン領域の上にホール
    を形成する工程と、 前記第１の絶縁膜の上に、前記ホール内を通る配線又は
    マークを形成する工程と、 前記配線又はマークの上に第２の絶縁膜を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】前記第２の絶縁膜を加熱してリフローする
    工程をさらに有することを特徴とする請求項４に記載の
    半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001454A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 듀얼 다마신용 정렬키 제조방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
JP4544764B2 (ja) * 2001-02-28 2010-09-15 三洋電機株式会社 半導体装置とそのパターンレイアウト方法
US6742169B2 (en) * 2001-02-28 2004-05-25 Sanyo Electric Co., Ltd. Semiconductor device
JP3959032B2 (ja) * 2003-01-08 2007-08-15 松下電器産業株式会社 固体撮像装置の製造方法
CN112505964B (zh) * 2020-11-20 2022-08-30 合肥鑫晟光电科技有限公司 发光基板及其制备方法、显示装置
KR20220116927A (ko) * 2021-02-16 2022-08-23 삼성전자주식회사 반도체 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01152644A (ja) 1987-12-09 1989-06-15 Sharp Corp 半導体装置
US5243220A (en) * 1990-03-23 1993-09-07 Kabushiki Kaisha Toshiba Semiconductor device having miniaturized contact electrode and wiring structure
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
US5311061A (en) * 1993-05-19 1994-05-10 Motorola Inc. Alignment key for a semiconductor device having a seal against ionic contamination
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
JP3693370B2 (ja) * 1994-10-18 2005-09-07 株式会社ルネサステクノロジ 重合わせ精度測定マーク
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
JP3436462B2 (ja) * 1996-11-01 2003-08-11 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001454A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 듀얼 다마신용 정렬키 제조방법

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