JP2002184777A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】ヒューズ溶断部からの腐食によるＬＳＩ動作不
良を防止する。 【解決手段】ヒューズと集積回路を接続する配線途中
に、シリサイド層またはタングステン層などの耐腐食性
の高い導電層を介在させることで、腐食の進行をここで
阻止し、ＬＳＩ内部素子まで腐食が進行するのを防止す
る。
良を防止する。 【解決手段】ヒューズと集積回路を接続する配線途中
に、シリサイド層またはタングステン層などの耐腐食性
の高い導電層を介在させることで、腐食の進行をここで
阻止し、ＬＳＩ内部素子まで腐食が進行するのを防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にヒューズを備えた冗長構成の配線回路を有する
半導体装置に関する。
し、特にヒューズを備えた冗長構成の配線回路を有する
半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路、特にメモリを混載した
ＬＳＩにおいては、不良救済回路を内蔵した冗長構成
（リダンダンシー：Redundancy ）を採用することが常
識となっている。
ＬＳＩにおいては、不良救済回路を内蔵した冗長構成
（リダンダンシー：Redundancy ）を採用することが常
識となっている。
【０００３】この冗長構成により、メモリに不良セルが
存在する場合は、この不良セルに替えてスペアセルを用
いることができる。通常は、不良セルの有無をテスター
によって確認し、その番地を記憶した後、メタル配線層
で形成されたヒューズをレーザーによって溶断（ブロ
ー：blow ）し、不良セルに替えてスペアセルが選択さ
れるように配線経路を変更する。
存在する場合は、この不良セルに替えてスペアセルを用
いることができる。通常は、不良セルの有無をテスター
によって確認し、その番地を記憶した後、メタル配線層
で形成されたヒューズをレーザーによって溶断（ブロ
ー：blow ）し、不良セルに替えてスペアセルが選択さ
れるように配線経路を変更する。
【０００４】このようなヒューズは、一般に最上層の配
線層の一層下の配線層に形成される。通常の半導体装置
の製造工程では、最上層の配線層まで形成した後、パッ
シベーション膜やボンディングパッドを形成し、さらに
基板表面保護のためポリイミド膜を形成する。ヒューズ
の溶断はこれら一連の膜形成が終了した後に行う。ヒュ
ーズ溶断後には、ウエハーのダイシング、チップ分離、
チップ実装等の一連のアセンブリ工程が続き、製品が完
成する。
線層の一層下の配線層に形成される。通常の半導体装置
の製造工程では、最上層の配線層まで形成した後、パッ
シベーション膜やボンディングパッドを形成し、さらに
基板表面保護のためポリイミド膜を形成する。ヒューズ
の溶断はこれら一連の膜形成が終了した後に行う。ヒュ
ーズ溶断後には、ウエハーのダイシング、チップ分離、
チップ実装等の一連のアセンブリ工程が続き、製品が完
成する。
【０００５】
【発明が解決しようとする課題】最近、半導体集積回
路、特に高性能なロジックＬＳＩにおいては、配線層の
低抵抗化による配線遅延の改善およびエレクトロマイグ
レーション耐性向上のため、銅（Ｃｕ）配線の採用が主
流になってきている。Ｃｕ配線を採用する半導体装置に
おいて、上述するような冗長救済回路を形成する場合
は、Ｃｕ配線層でヒューズを構成することになる。
路、特に高性能なロジックＬＳＩにおいては、配線層の
低抵抗化による配線遅延の改善およびエレクトロマイグ
レーション耐性向上のため、銅（Ｃｕ）配線の採用が主
流になってきている。Ｃｕ配線を採用する半導体装置に
おいて、上述するような冗長救済回路を形成する場合
は、Ｃｕ配線層でヒューズを構成することになる。
【０００６】このＣｕ配線は、通常ダマシン工程を用い
て形成されるが、最近では、特に上下の配線層を接続す
るビア部分も配線層と同時に埋め込み形成してしまうデ
ュアルダマシン工程が採用されている。
て形成されるが、最近では、特に上下の配線層を接続す
るビア部分も配線層と同時に埋め込み形成してしまうデ
ュアルダマシン工程が採用されている。
【０００７】ヒューズは、接続配線によりＬＳＩ内部の
メモリ等の素子に接続されているが、上述のようなデュ
アルダマシン工程を用いたＣｕ配線の場合は、配線部お
よびビア部も含めてＣｕで構成されるので、ヒューズか
ら半導体集積回路内部の素子に至る接続配線経路すべて
をＣｕで構成することになる可能性が高い。
メモリ等の素子に接続されているが、上述のようなデュ
アルダマシン工程を用いたＣｕ配線の場合は、配線部お
よびビア部も含めてＣｕで構成されるので、ヒューズか
ら半導体集積回路内部の素子に至る接続配線経路すべて
をＣｕで構成することになる可能性が高い。
【０００８】ところで、ヒューズの溶断を行った後は、
溶断部のヒューズが大気に剥きだしの状態になる。Ｃｕ
配線材料は、酸化雰囲気に弱く、腐食しやすい材料であ
るため、剥きだしになったヒューズ溶断部は腐食される
おそれが高い。またヒューズ溶断後に続くアセンブリ工
程では、薬液への浸せき等の処理が必要であり、これら
の処理過程で、溶断部で発生した腐食がＣｕ配線中を進
行し、場合によっては、接続先であるＬＳＩ内部の素子
にまで腐食部が達し、動作不良を引き起こすおそれがあ
る。
溶断部のヒューズが大気に剥きだしの状態になる。Ｃｕ
配線材料は、酸化雰囲気に弱く、腐食しやすい材料であ
るため、剥きだしになったヒューズ溶断部は腐食される
おそれが高い。またヒューズ溶断後に続くアセンブリ工
程では、薬液への浸せき等の処理が必要であり、これら
の処理過程で、溶断部で発生した腐食がＣｕ配線中を進
行し、場合によっては、接続先であるＬＳＩ内部の素子
にまで腐食部が達し、動作不良を引き起こすおそれがあ
る。
【０００９】本発明は、上述する課題に鑑み、ヒューズ
溶断部から発生する腐食によるＬＳＩ動作不良を防止し
うる配線構造を備えた半導体装置を提供することを目的
とする。
溶断部から発生する腐食によるＬＳＩ動作不良を防止し
うる配線構造を備えた半導体装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
ヒューズとそのヒューズと集積回路内部素子とを接続す
る接続配線とを有し、その接続配線が、接続経路途中に
耐腐食性を有する導電層を介在させていることを特徴と
する。
ヒューズとそのヒューズと集積回路内部素子とを接続す
る接続配線とを有し、その接続配線が、接続経路途中に
耐腐食性を有する導電層を介在させていることを特徴と
する。
【００１１】上記本発明の特徴によれば、ヒューズ溶断
により、露出する溶断部から進行する腐食を、少なくと
も耐腐食性を有する導電層で阻止できる。よって、ＬＳ
Ｉ内部に腐食の影響が及ぶのを未然に防止できる。
により、露出する溶断部から進行する腐食を、少なくと
も耐腐食性を有する導電層で阻止できる。よって、ＬＳ
Ｉ内部に腐食の影響が及ぶのを未然に防止できる。
【００１２】特に、ヒューズおよび接続配線がＣｕを主
成分とする場合は、腐食の進行が早いので腐食阻止効果
が顕著に発揮できる。
成分とする場合は、腐食の進行が早いので腐食阻止効果
が顕著に発揮できる。
【００１３】なお、ここで、耐腐食性とは、少なくとも
レーザ溶断工程後に続くアセンブリ工程の条件および半
導体装置の通常の使用条件において、ほとんど腐食をし
ない程度の性質をいうものとする。また、接続経路途中
に介在させる上記導電層は、一箇所に限られず複数あっ
てもよい。
レーザ溶断工程後に続くアセンブリ工程の条件および半
導体装置の通常の使用条件において、ほとんど腐食をし
ない程度の性質をいうものとする。また、接続経路途中
に介在させる上記導電層は、一箇所に限られず複数あっ
てもよい。
【００１４】なお、上記導電層は、シリサイド層で形成
することが好ましい。このシリサイド層は、半導体基板
表面の拡散領域上層部に形成されたシリサイド層と同一
層であってもよいし、ゲート電極上層部に形成されたシ
リサイド層と同一層であってもよい。これらのシリサイ
ド層を利用できれば、新たな工程の付加を必要とせず
に、接続経路途中に耐腐食性を有する導電層を備えるこ
とができる。
することが好ましい。このシリサイド層は、半導体基板
表面の拡散領域上層部に形成されたシリサイド層と同一
層であってもよいし、ゲート電極上層部に形成されたシ
リサイド層と同一層であってもよい。これらのシリサイ
ド層を利用できれば、新たな工程の付加を必要とせず
に、接続経路途中に耐腐食性を有する導電層を備えるこ
とができる。
【００１５】また、上記耐腐食性を有する導電層は、配
線材として使用しうる金属層であってもよい。例えば、
この金属層としては、タングステン（Ｗ）、チタン（Ｔ
ｉ）、もしくはモリブデン（Ｍｏ）を用いることができ
る。
線材として使用しうる金属層であってもよい。例えば、
この金属層としては、タングステン（Ｗ）、チタン（Ｔ
ｉ）、もしくはモリブデン（Ｍｏ）を用いることができ
る。
【００１６】また、シリサイド層と上記金属層の両層を
耐腐食性を有する導電層として、使用してもよい。この
場合は、極めて高い腐食進行阻止効果を発揮する。な
お、この場合において、金属層として、第１層間絶縁膜
に形成される導電プラグ層を用いてもよい。
耐腐食性を有する導電層として、使用してもよい。この
場合は、極めて高い腐食進行阻止効果を発揮する。な
お、この場合において、金属層として、第１層間絶縁膜
に形成される導電プラグ層を用いてもよい。
【００１７】第１層間絶縁膜に形成する導電プラグ層を
例えばタングステン層とする場合は、配線層から半導体
基板１１表面層への配線組成物の拡散を防止できる効果
を併せて発揮することができる。
例えばタングステン層とする場合は、配線層から半導体
基板１１表面層への配線組成物の拡散を防止できる効果
を併せて発揮することができる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１９】（第１の実施の形態）第１の実施の形態
は、Ｃｕを主成分とする、いわゆるＣｕ配線でヒューズ
および主な配線を形成した半導体装置において、ヒュー
ズとＬＳＩ内部の素子をつなぐ接続配線の途中に耐腐食
性を有する導電層として、シリサイド層およびタングス
テン層を介在させた半導体装置の例を示す。
は、Ｃｕを主成分とする、いわゆるＣｕ配線でヒューズ
および主な配線を形成した半導体装置において、ヒュー
ズとＬＳＩ内部の素子をつなぐ接続配線の途中に耐腐食
性を有する導電層として、シリサイド層およびタングス
テン層を介在させた半導体装置の例を示す。
【００２０】図１（ａ）〜図４（ｉ）は、第１の実施の
形態に係る半導体装置のヒューズ形成部分を示す装置の
部分断面図である。これらの図面を参考にしながら、４
層構造の多層配線構造を例にとり、その製造工程を追い
ながら、第１の実施の形態の半導体装置について説明す
る。
形態に係る半導体装置のヒューズ形成部分を示す装置の
部分断面図である。これらの図面を参考にしながら、４
層構造の多層配線構造を例にとり、その製造工程を追い
ながら、第１の実施の形態の半導体装置について説明す
る。
【００２１】まず、図１（ａ）に示すように、Ｓｉ半導
体基板１１に埋め込み型素子分離領域（ＳＴＩ：Shallo
w Trench Isolation）１２を形成し、半導体基板上の
活性領域等を画定する。図示しない活性領域には、メモ
リや必要なＭＯＳトランジスタ等が形成されるが、これ
とあわせて、同図中の素子分離領域１２以外のシリコン
基板１１の表面層にも、ｎ型もしくはｐ型不純物イオン
を注入し、アニール処理を施し活性化させた拡散領域１
３を形成する。なお、図示する拡散領域１３には、トラ
ンジスタ等の素子形成はされず、電気的に浮遊状態にあ
るものとする。
体基板１１に埋め込み型素子分離領域（ＳＴＩ：Shallo
w Trench Isolation）１２を形成し、半導体基板上の
活性領域等を画定する。図示しない活性領域には、メモ
リや必要なＭＯＳトランジスタ等が形成されるが、これ
とあわせて、同図中の素子分離領域１２以外のシリコン
基板１１の表面層にも、ｎ型もしくはｐ型不純物イオン
を注入し、アニール処理を施し活性化させた拡散領域１
３を形成する。なお、図示する拡散領域１３には、トラ
ンジスタ等の素子形成はされず、電気的に浮遊状態にあ
るものとする。
【００２２】さらに、拡散領域１３の表面にＴｉなどの
シリサイド化に適した金属を形成し、例えば９００℃程
度の高温で熱処理を行いシリサイド化し、拡散領域１３
の上層にＴｉＳｉ等のシリサイド層１４を形成する。な
お、このシリサイド層１４は、ＭＯＳトランジスタのサ
リサイド工程で形成する活性領域上層に形成されるシリ
サイド層と同一層を用いれば、特別な工程負担なく形成
できる。
シリサイド化に適した金属を形成し、例えば９００℃程
度の高温で熱処理を行いシリサイド化し、拡散領域１３
の上層にＴｉＳｉ等のシリサイド層１４を形成する。な
お、このシリサイド層１４は、ＭＯＳトランジスタのサ
リサイド工程で形成する活性領域上層に形成されるシリ
サイド層と同一層を用いれば、特別な工程負担なく形成
できる。
【００２３】図１（ｂ）に示すように、半導体基板表面
上に、ＣＶＤ法を用いて、例えばＢＰＳＧ（Boron Pho
sphor Silicate Glass）のような絶縁膜で厚み約７０
０ｎｍ程度の第１層間絶縁膜１５を形成する。この後、
ＣＭＰ（Chemical mechanical polishing）法を用い
て基板表面を平坦化し、コンタクトホールを開口し、こ
のコンタクトホールをタングステン（Ｗ）で埋め込み、
導電プラグ１６を形成する。続いて、基板表面上にＳｉ
Ｏ２膜等の絶縁膜１７を形成し、ここにシングルダマシ
ン工程を用いて、厚み約２５０ｎｍ程度の第１Ｃｕ配線
１８を形成する。即ち、フォトリソグラフィ工程を用い
て、絶縁膜１７に第１配線溝を形成した後、Ｃｕ膜を基
板表面に堆積し、第１配線溝を埋め、ＣＭＰ法を用いて
基板表面を平坦化して、第１Ｃｕ配線１８を得る。基板
表面上には、Ｃｕ配線層の酸化および拡散防止のため、
薄いシリコン窒化膜（Ｓｉ３Ｎ４膜）１９を堆積する。
上に、ＣＶＤ法を用いて、例えばＢＰＳＧ（Boron Pho
sphor Silicate Glass）のような絶縁膜で厚み約７０
０ｎｍ程度の第１層間絶縁膜１５を形成する。この後、
ＣＭＰ（Chemical mechanical polishing）法を用い
て基板表面を平坦化し、コンタクトホールを開口し、こ
のコンタクトホールをタングステン（Ｗ）で埋め込み、
導電プラグ１６を形成する。続いて、基板表面上にＳｉ
Ｏ２膜等の絶縁膜１７を形成し、ここにシングルダマシ
ン工程を用いて、厚み約２５０ｎｍ程度の第１Ｃｕ配線
１８を形成する。即ち、フォトリソグラフィ工程を用い
て、絶縁膜１７に第１配線溝を形成した後、Ｃｕ膜を基
板表面に堆積し、第１配線溝を埋め、ＣＭＰ法を用いて
基板表面を平坦化して、第１Ｃｕ配線１８を得る。基板
表面上には、Ｃｕ配線層の酸化および拡散防止のため、
薄いシリコン窒化膜（Ｓｉ３Ｎ４膜）１９を堆積する。
【００２４】ここまでの工程で、ヒューズに接続が予定
されている部分の第１Ｃｕ配線１８をタングステンで形
成した導電プラグ１６を介して拡散領域１３上層のシリ
サイド層１４に接続し、さらに別の導電プラグ１６を介
して、シリサイド層１４からＬＳＩ内部素子に接続され
た部分の第１Ｃｕ配線１８に接続される配線構造が形成
される。こうして、途中にタングステン層とシリサイド
層を介在する接続配線構造が得られる。
されている部分の第１Ｃｕ配線１８をタングステンで形
成した導電プラグ１６を介して拡散領域１３上層のシリ
サイド層１４に接続し、さらに別の導電プラグ１６を介
して、シリサイド層１４からＬＳＩ内部素子に接続され
た部分の第１Ｃｕ配線１８に接続される配線構造が形成
される。こうして、途中にタングステン層とシリサイド
層を介在する接続配線構造が得られる。
【００２５】次に、図１（ｃ）に示すように、ＣＶＤ法
等を用いて、ＳｉＯ２膜等の絶縁膜により第２層間絶縁
膜２０を形成する。続けて、いわゆるデュアルダマシン
工程を用いてＣｕビア２１と膜厚約３００ｎｍの第２Ｃ
ｕ配線２２を形成する。即ち、フォトリソグラフィ法を
用いて第３層間絶縁膜２０にＣｕビア２１のためのコン
タクトホールを開口し、続けて第２配線溝を形成する。
その後、Ｃｕ配線材料を半導体基板表面に堆積させ、コ
ンタクトホールおよび第２配線溝を同時に埋める。この
後、ＣＭＰ法を用いて基板表面を平坦化することにより
Ｃｕビア２１と第２Ｃｕ配線２２を形成する。続けて、
基板表面上にＣｕ酸化とＣｕ拡散防止のため、薄いシリ
コン窒化膜２３を堆積する。
等を用いて、ＳｉＯ２膜等の絶縁膜により第２層間絶縁
膜２０を形成する。続けて、いわゆるデュアルダマシン
工程を用いてＣｕビア２１と膜厚約３００ｎｍの第２Ｃ
ｕ配線２２を形成する。即ち、フォトリソグラフィ法を
用いて第３層間絶縁膜２０にＣｕビア２１のためのコン
タクトホールを開口し、続けて第２配線溝を形成する。
その後、Ｃｕ配線材料を半導体基板表面に堆積させ、コ
ンタクトホールおよび第２配線溝を同時に埋める。この
後、ＣＭＰ法を用いて基板表面を平坦化することにより
Ｃｕビア２１と第２Ｃｕ配線２２を形成する。続けて、
基板表面上にＣｕ酸化とＣｕ拡散防止のため、薄いシリ
コン窒化膜２３を堆積する。
【００２６】次に、図１（ｄ）に示すように、ＣＶＤ法
等を用いて、ＳｉＯ２膜等の絶縁膜により第３層間絶縁
膜２４を形成する。続けて、デュアルダマシン工程を用
いてＣｕビア２５と膜厚約３００ｎｍ〜６００ｎｍの第
３Ｃｕ配線２６を形成する。また、同じ第３Ｃｕ配線を
用いてストライプ状のヒューズ２６Ａも形成する。さら
に基板表面にＣｕ酸化および拡散防止のため、薄いシリ
コン窒化膜２７を堆積する。
等を用いて、ＳｉＯ２膜等の絶縁膜により第３層間絶縁
膜２４を形成する。続けて、デュアルダマシン工程を用
いてＣｕビア２５と膜厚約３００ｎｍ〜６００ｎｍの第
３Ｃｕ配線２６を形成する。また、同じ第３Ｃｕ配線を
用いてストライプ状のヒューズ２６Ａも形成する。さら
に基板表面にＣｕ酸化および拡散防止のため、薄いシリ
コン窒化膜２７を堆積する。
【００２７】このヒューズ２６Ａは、Ｃｕビア２５、第
２Ｃｕ配線２２、Ｃｕビア２１、第１Ｃｕ配線１８、さ
らに導電プラグ１６を介して拡散領域１３上のシリサイ
ド層１４に接続される。ヒューズ２６Ａは、必ずタング
ステン層とシリサイド層１４とを介してＬＳＩ内部の素
子に接続される配線回路が形成される。
２Ｃｕ配線２２、Ｃｕビア２１、第１Ｃｕ配線１８、さ
らに導電プラグ１６を介して拡散領域１３上のシリサイ
ド層１４に接続される。ヒューズ２６Ａは、必ずタング
ステン層とシリサイド層１４とを介してＬＳＩ内部の素
子に接続される配線回路が形成される。
【００２８】続けて、図２（ｅ）に示すように、ＣＶＤ
法等を用いて、ＳｉＯ２膜等の絶縁膜により第４層間絶
縁膜２８を形成し、デュアルダマシン工程を用いてＣｕ
ビア２９と第４Ｃｕ配線３０を形成し、さらにＣｕ酸化
および拡散防止のため、薄いシリコン窒化膜３１を堆積
する。なお、最上層の配線層である第４Ｃｕ配線３０
は、電源線に使用するため、例えば厚み約１μｍ程度の
厚い配線とする。
法等を用いて、ＳｉＯ２膜等の絶縁膜により第４層間絶
縁膜２８を形成し、デュアルダマシン工程を用いてＣｕ
ビア２９と第４Ｃｕ配線３０を形成し、さらにＣｕ酸化
および拡散防止のため、薄いシリコン窒化膜３１を堆積
する。なお、最上層の配線層である第４Ｃｕ配線３０
は、電源線に使用するため、例えば厚み約１μｍ程度の
厚い配線とする。
【００２９】図２（ｆ）に示すように、基板表面上にＰ
ＳＧ膜等の絶縁膜でパッシベーション膜３２を形成す
る。このパッシベーション膜３２に、フォトリソグラフ
ィ工程を用いて、底部に第４Ｃｕ配線３０が露出するボ
ンディングパッド用の開口を開け、さらにこの開口部を
含む基板表面にＡｌ膜を形成し、フォトリソグラフィ工
程によるパターニングを経て、ボンディングパッド３３
を形成する。
ＳＧ膜等の絶縁膜でパッシベーション膜３２を形成す
る。このパッシベーション膜３２に、フォトリソグラフ
ィ工程を用いて、底部に第４Ｃｕ配線３０が露出するボ
ンディングパッド用の開口を開け、さらにこの開口部を
含む基板表面にＡｌ膜を形成し、フォトリソグラフィ工
程によるパターニングを経て、ボンディングパッド３３
を形成する。
【００３０】図３（ｇ）に示すように、ヒューズの窓開
け部分以外の基板表面をレジスト３４で覆い、このレジ
スト３４をマスクとして、ＲＩＥ法等を用いてパッシベ
ーション膜３２、シリコン窒化膜３１、第４層間絶縁膜
２８をエッチングし、底部にヒューズ２６Ａが透視でき
るヒューズ用窓３５を形成する。なお、この段階でヒュ
ーズ２６Ａは、第４層間絶縁膜２８の残部で被覆された
状態である。
け部分以外の基板表面をレジスト３４で覆い、このレジ
スト３４をマスクとして、ＲＩＥ法等を用いてパッシベ
ーション膜３２、シリコン窒化膜３１、第４層間絶縁膜
２８をエッチングし、底部にヒューズ２６Ａが透視でき
るヒューズ用窓３５を形成する。なお、この段階でヒュ
ーズ２６Ａは、第４層間絶縁膜２８の残部で被覆された
状態である。
【００３１】図３（ｈ）に示すように、ボンディングパ
ッド３３部分およびヒューズ用窓部分を除く基板表面上
に、表面保護層としてポリイミド膜３６を形成する。こ
こまでの工程で、配線部にヒューズを持つ冗長回路構成
を備えた半導体集積回路ができる。
ッド３３部分およびヒューズ用窓部分を除く基板表面上
に、表面保護層としてポリイミド膜３６を形成する。こ
こまでの工程で、配線部にヒューズを持つ冗長回路構成
を備えた半導体集積回路ができる。
【００３２】この後、テスターを用いた評価により不良
セルの有無をチェックし、不良セルが存在する場合は、
スペアセルによる置き換えを行うため、所定箇所のヒュ
ーズの溶断が必要になる。
セルの有無をチェックし、不良セルが存在する場合は、
スペアセルによる置き換えを行うため、所定箇所のヒュ
ーズの溶断が必要になる。
【００３３】図４（ｉ）を参照して、ヒューズの溶断工
程について説明する。１本のヒューズは、例えば幅０．
５μｍ〜１μｍ、長さ１０μｍのストライプパターン配
線である。レーザ溶断工程では、例えばこのヒューズが
完全に電気的に断線するように、レーザ窓を介して、レ
ーザビームをヒューズに照射する。レーザによる急峻な
加熱効果によりヒューズは蒸散し、このときレーザ窓も
同時に吹き飛び、ヒューズ溶断部３７が大気中に露出す
る。
程について説明する。１本のヒューズは、例えば幅０．
５μｍ〜１μｍ、長さ１０μｍのストライプパターン配
線である。レーザ溶断工程では、例えばこのヒューズが
完全に電気的に断線するように、レーザ窓を介して、レ
ーザビームをヒューズに照射する。レーザによる急峻な
加熱効果によりヒューズは蒸散し、このときレーザ窓も
同時に吹き飛び、ヒューズ溶断部３７が大気中に露出す
る。
【００３４】この後、基板のダイシング、チップ分離、
チップ実装等のアセンブリ工程を行う。この間の半導体
装置の環境によっては、図４（ｉ）に示すように、ヒュ
ーズの溶断部より徐々にＣｕ配線の腐食が進行し、Ｃｕ
腐食部分３８が第１Ｃｕ配線１８に及ぶ。しかし、ヒュ
ーズからＬＳＩ内部への接続配線は、必ずタングステン
による導電プラグ１６およびシリサイド層１４を経由す
る配線構造を有しているので、Ｃｕ配線の腐食の進行
は、タングステン層もしくはシリサイド層で止められ、
それより内部へＣｕ腐食は進行しない。よって、Ｃｕ腐
食によるＬＳＩ動作不良を防止できる。
チップ実装等のアセンブリ工程を行う。この間の半導体
装置の環境によっては、図４（ｉ）に示すように、ヒュ
ーズの溶断部より徐々にＣｕ配線の腐食が進行し、Ｃｕ
腐食部分３８が第１Ｃｕ配線１８に及ぶ。しかし、ヒュ
ーズからＬＳＩ内部への接続配線は、必ずタングステン
による導電プラグ１６およびシリサイド層１４を経由す
る配線構造を有しているので、Ｃｕ配線の腐食の進行
は、タングステン層もしくはシリサイド層で止められ、
それより内部へＣｕ腐食は進行しない。よって、Ｃｕ腐
食によるＬＳＩ動作不良を防止できる。
【００３５】以上、第１の実施の形態について説明した
が、拡散領域上に形成されるシリサイド層はＴｉＳｉに
限らず、種々のメタルシリサイドでの置換が可能であ
る。例えば、ＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、
ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ等の例を挙げることがで
きる。なお、これらのシリサイドにおいて組成比は特に
問わない。
が、拡散領域上に形成されるシリサイド層はＴｉＳｉに
限らず、種々のメタルシリサイドでの置換が可能であ
る。例えば、ＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、
ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ等の例を挙げることがで
きる。なお、これらのシリサイドにおいて組成比は特に
問わない。
【００３６】（第２の実施の形態）第２の実施の形態
も、第１の実施の形態同様に、Ｃｕ配線でヒューズおよ
び配線層を形成した半導体装置において、ヒューズとＬ
ＳＩ内部素子をつなぐ接続配線の途中に耐腐食性を有す
る導電層として、シリサイド層およびタングステン層を
介在させた半導体装置の例を示す。第１の実施の形態と
の相違点は、シリサイド層として、ゲート電極層上に形
成したシリサイド層と同一層を利用している点である。
も、第１の実施の形態同様に、Ｃｕ配線でヒューズおよ
び配線層を形成した半導体装置において、ヒューズとＬ
ＳＩ内部素子をつなぐ接続配線の途中に耐腐食性を有す
る導電層として、シリサイド層およびタングステン層を
介在させた半導体装置の例を示す。第１の実施の形態と
の相違点は、シリサイド層として、ゲート電極層上に形
成したシリサイド層と同一層を利用している点である。
【００３７】図５（ａ）〜図７（ｇ）は、第２の実施の
形態に係る半導体装置のヒューズ形成部分を示す装置の
部分断面図である。これらの図面を参考にしながら、４
層構造の多層配線構造を例にとり、その製造工程を追い
ながら、第２の実施の形態の半導体装置について説明す
る。
形態に係る半導体装置のヒューズ形成部分を示す装置の
部分断面図である。これらの図面を参考にしながら、４
層構造の多層配線構造を例にとり、その製造工程を追い
ながら、第２の実施の形態の半導体装置について説明す
る。
【００３８】まず、図５（ａ）に示すように、シリコン
基板１１に埋め込み型素子分離領域１２を形成し、半導
体基板上の活性領域等を画定する。図示しない活性領域
には、メモリや必要なＭＯＳトランジスタ等が形成され
るが、同図中の素子分離領域１２以外のＳｉ半導体基板
１１の表面層にも、活性領域内に形成するゲート層と同
一層であるポリシリコン層５０を形成する。ポリシリコ
ン層５０の表面にＴｉなどのシリサイド化しやすい金属
を形成し、例えば９００℃程度の高温で熱処理を行いシ
リサイド化し、ポリシリコン層５０の上層にＴｉＳｉ等
のシリサイド層５１を形成する。このシリサイド層の形
成は、図示しない活性領域のＭＯＳトランジスタのポリ
サイドゲート形成工程と共通に行えばよく、特別な工程
負担はない。
基板１１に埋め込み型素子分離領域１２を形成し、半導
体基板上の活性領域等を画定する。図示しない活性領域
には、メモリや必要なＭＯＳトランジスタ等が形成され
るが、同図中の素子分離領域１２以外のＳｉ半導体基板
１１の表面層にも、活性領域内に形成するゲート層と同
一層であるポリシリコン層５０を形成する。ポリシリコ
ン層５０の表面にＴｉなどのシリサイド化しやすい金属
を形成し、例えば９００℃程度の高温で熱処理を行いシ
リサイド化し、ポリシリコン層５０の上層にＴｉＳｉ等
のシリサイド層５１を形成する。このシリサイド層の形
成は、図示しない活性領域のＭＯＳトランジスタのポリ
サイドゲート形成工程と共通に行えばよく、特別な工程
負担はない。
【００３９】次に、図５（ｂ）に示すように、半導体基
板表面上に、ＣＶＤ法を用いて、例えばＢＰＳＧ膜のよ
うな絶縁膜で厚み約７００ｎｍ程度の第１層間絶縁膜１
５を形成する。この後、ＣＭＰ法を用いて基板表面を平
坦化し、コンタクトホールを開口し、このコンタクトホ
ールをタングステンで埋め込み、導電プラグ１６を形成
する。続いて、基板表面上にＳｉＯ２膜等の絶縁膜１７
を形成し、ここにシングルダマシン工程を用いて、厚み
約２５０ｎｍ程度の第１Ｃｕ配線１８を形成する。基板
表面には、Ｃｕ配線層の酸化および拡散防止のため、薄
いシリコン窒化膜（Ｓｉ３Ｎ４膜）１９を堆積する。
板表面上に、ＣＶＤ法を用いて、例えばＢＰＳＧ膜のよ
うな絶縁膜で厚み約７００ｎｍ程度の第１層間絶縁膜１
５を形成する。この後、ＣＭＰ法を用いて基板表面を平
坦化し、コンタクトホールを開口し、このコンタクトホ
ールをタングステンで埋め込み、導電プラグ１６を形成
する。続いて、基板表面上にＳｉＯ２膜等の絶縁膜１７
を形成し、ここにシングルダマシン工程を用いて、厚み
約２５０ｎｍ程度の第１Ｃｕ配線１８を形成する。基板
表面には、Ｃｕ配線層の酸化および拡散防止のため、薄
いシリコン窒化膜（Ｓｉ３Ｎ４膜）１９を堆積する。
【００４０】ここまでの工程で、ヒューズに接続が予定
されている部分の第１Ｃｕ配線１８をタングステンで形
成した導電プラグ１６を介してポリシリコン層５０上層
のシリサイド層５１に接続し、再び別の導電プラグ１６
を介して、シリサイド層５１とＬＳＩ内部素子に接続さ
れた部分の第１Ｃｕ配線１８とを接続する配線構造が得
られる。
されている部分の第１Ｃｕ配線１８をタングステンで形
成した導電プラグ１６を介してポリシリコン層５０上層
のシリサイド層５１に接続し、再び別の導電プラグ１６
を介して、シリサイド層５１とＬＳＩ内部素子に接続さ
れた部分の第１Ｃｕ配線１８とを接続する配線構造が得
られる。
【００４１】この後の工程は、第１の実施の形態と同様
な手順で行えばよい。即ち、図５（ｃ）、図５（ｄ）に
示すように、第１の実施の形態の場合と同様な手順によ
り、デュアルダマシン工程を用いて、第２層間絶縁膜２
０、Ｃｕビア２１、第２Ｃｕ配線２２、シリコン窒化膜
２３、第３層間絶縁膜２４、Ｃｕビア２５、第３Ｃｕ配
線２６及びヒューズ２６Ａを形成する。
な手順で行えばよい。即ち、図５（ｃ）、図５（ｄ）に
示すように、第１の実施の形態の場合と同様な手順によ
り、デュアルダマシン工程を用いて、第２層間絶縁膜２
０、Ｃｕビア２１、第２Ｃｕ配線２２、シリコン窒化膜
２３、第３層間絶縁膜２４、Ｃｕビア２５、第３Ｃｕ配
線２６及びヒューズ２６Ａを形成する。
【００４２】さらに、図６（ｅ）に示すように、第４層
間絶縁膜２８、Ｃｕビア２９と第４Ｃｕ配線３０を形成
し、さらにＣｕ酸化および拡散防止のため、薄いシリコ
ン窒化膜３１を堆積する。さらに、基板表面上にパッシ
ベーション膜３２を形成し、フォトリソグラフィ工程を
用いて、底部に第４Ｃｕ配線３０が露出するボンディン
グパッド用の開口を開け、この開口部を含む基板表面に
Ａｌ膜を堆積し、フォトリソグラフィ工程によるパター
ニングを経て、ボンディングパッド３３を形成する。
間絶縁膜２８、Ｃｕビア２９と第４Ｃｕ配線３０を形成
し、さらにＣｕ酸化および拡散防止のため、薄いシリコ
ン窒化膜３１を堆積する。さらに、基板表面上にパッシ
ベーション膜３２を形成し、フォトリソグラフィ工程を
用いて、底部に第４Ｃｕ配線３０が露出するボンディン
グパッド用の開口を開け、この開口部を含む基板表面に
Ａｌ膜を堆積し、フォトリソグラフィ工程によるパター
ニングを経て、ボンディングパッド３３を形成する。
【００４３】図６（ｆ）に示すように、ヒューズ用窓３
５を形成し、ボンディングパッド３３部分およびヒュー
ズ用窓部分を除い基板表面上に表面保護層としてポリイ
ミド膜３６を形成する。ここまでの工程で、配線部にヒ
ューズを持つ冗長回路構成を備えた半導体集積回路がで
きあがる。
５を形成し、ボンディングパッド３３部分およびヒュー
ズ用窓部分を除い基板表面上に表面保護層としてポリイ
ミド膜３６を形成する。ここまでの工程で、配線部にヒ
ューズを持つ冗長回路構成を備えた半導体集積回路がで
きあがる。
【００４４】この後、第１の実施の形態の場合と同様
に、図７（ｇ）に示すように、テスターを用いた評価に
より不良セルの有無をチェックし、不良セルが存在する
場合は、スペアセルによる置き換えを行うため、所定箇
所のヒューズの溶断を行う。
に、図７（ｇ）に示すように、テスターを用いた評価に
より不良セルの有無をチェックし、不良セルが存在する
場合は、スペアセルによる置き換えを行うため、所定箇
所のヒューズの溶断を行う。
【００４５】この後、ダイシング、チップ分離、チップ
実装等のアセンブリ工程が続き、この間の半導体装置の
環境によって、ヒューズ溶断部３７より徐々にＣｕ配線
の腐食が進行する。しかし、第２の実施の形態に係る半
導体装置においては、ヒューズに接続されたＣｕ配線
は、必ずタングステンによる導電プラグ１６およびポリ
シリコン層５０上のシリサイド層５１を介してＬＳＩ内
部の素子に接続される配線構造を有しているので、Ｃｕ
配線の腐食の進行は、タングステン層もしくはシリサイ
ド層で止められ、それより内部へＣｕ腐食は進行しな
い。よって、Ｃｕ腐食によるＬＳＩ動作の不良は発生し
ない。
実装等のアセンブリ工程が続き、この間の半導体装置の
環境によって、ヒューズ溶断部３７より徐々にＣｕ配線
の腐食が進行する。しかし、第２の実施の形態に係る半
導体装置においては、ヒューズに接続されたＣｕ配線
は、必ずタングステンによる導電プラグ１６およびポリ
シリコン層５０上のシリサイド層５１を介してＬＳＩ内
部の素子に接続される配線構造を有しているので、Ｃｕ
配線の腐食の進行は、タングステン層もしくはシリサイ
ド層で止められ、それより内部へＣｕ腐食は進行しな
い。よって、Ｃｕ腐食によるＬＳＩ動作の不良は発生し
ない。
【００４６】このように、第１、第２の実施の形態で
は、タングステン層とシリサイド層の２つの耐腐食性を
有する導電層をヒューズからＬＳＩ内部への接続配線経
路に介在させているので、確実に腐食の進行を阻止する
ことができる。
は、タングステン層とシリサイド層の２つの耐腐食性を
有する導電層をヒューズからＬＳＩ内部への接続配線経
路に介在させているので、確実に腐食の進行を阻止する
ことができる。
【００４７】なお、第１の実施の形態では、第１層間絶
縁膜に形成する導電プラグ層をタングステン層としてい
るが、活性領域に形成されるトランジスタ素子等にもこ
のングステンの導電プラグ層を使用する場合には、半導
体基板１１表面層への配線組成物の拡散を防止できる効
果を併せて発揮することができる。
縁膜に形成する導電プラグ層をタングステン層としてい
るが、活性領域に形成されるトランジスタ素子等にもこ
のングステンの導電プラグ層を使用する場合には、半導
体基板１１表面層への配線組成物の拡散を防止できる効
果を併せて発揮することができる。
【００４８】（第３の実施の形態）第３の実施の形態
は、Ｃｕ配線でヒューズおよび配線層を形成した半導体
装置において、ヒューズとＬＳＩ内部の素子をつなぐ接
続配線の途中に耐腐食性を有する導電層としてタングス
テン（Ｗ）配線層を介在させた半導体装置の例を示す。
は、Ｃｕ配線でヒューズおよび配線層を形成した半導体
装置において、ヒューズとＬＳＩ内部の素子をつなぐ接
続配線の途中に耐腐食性を有する導電層としてタングス
テン（Ｗ）配線層を介在させた半導体装置の例を示す。
【００４９】図８は、第３の実施の形態に係る半導体装
置の部分断面図である。レーザ溶断後の様子を示す。同
図に示すように、第３の実施の形態に係る半導体装置
は、基本的な構造は第１、第２の実施の形態に係る装置
と共通するが、第１配線層６０をタングステンで形成し
ていることに特徴がある。タングステン配線層は、例え
ばＣｕ配線層の形成と同様にダマシン法を用いて作製で
きる。第１配線層は、シリサイド層等を介さずに直接Ｌ
ＳＩ内部の素子に接続されている。
置の部分断面図である。レーザ溶断後の様子を示す。同
図に示すように、第３の実施の形態に係る半導体装置
は、基本的な構造は第１、第２の実施の形態に係る装置
と共通するが、第１配線層６０をタングステンで形成し
ていることに特徴がある。タングステン配線層は、例え
ばＣｕ配線層の形成と同様にダマシン法を用いて作製で
きる。第１配線層は、シリサイド層等を介さずに直接Ｌ
ＳＩ内部の素子に接続されている。
【００５０】このように、第１配線層６０を耐腐食性が
高い配線材料で形成する場合は、腐食の進行をこの第１
配線層６０で止めることができる。よって、その先のＬ
ＳＩ内部の素子にまで配線腐食の影響が及ばない。
高い配線材料で形成する場合は、腐食の進行をこの第１
配線層６０で止めることができる。よって、その先のＬ
ＳＩ内部の素子にまで配線腐食の影響が及ばない。
【００５１】なお、このように、耐腐食性の高い導電材
料であれば、第１配線層のタングステンに替えて、Ｔｉ
やＭｏといった配線材料を用いることもできる。また、
Ｃｕ配線の腐食の進行を抑制するためには、これらの耐
腐食性配線は、少なくともヒューズとＬＳＩ内部素子を
接続する配線回路上のどこかに介在されていればよい。
第１配線層のみならず、第２、第３配線層やビア等の導
電プラグ、あるいはそれ以外の箇所に少なくとも部分的
に介在させていればよい。
料であれば、第１配線層のタングステンに替えて、Ｔｉ
やＭｏといった配線材料を用いることもできる。また、
Ｃｕ配線の腐食の進行を抑制するためには、これらの耐
腐食性配線は、少なくともヒューズとＬＳＩ内部素子を
接続する配線回路上のどこかに介在されていればよい。
第１配線層のみならず、第２、第３配線層やビア等の導
電プラグ、あるいはそれ以外の箇所に少なくとも部分的
に介在させていればよい。
【００５２】（第４の実施の形態）第４の実施の形態
は、第１の実施の形態の変形である。第１の実施の形態
では、Ｃｕ配線でヒューズおよび配線層を形成した半導
体装置において、ヒューズとＬＳＩ内部素子をつなぐ接
続配線の途中に耐腐食性を有する導電層として、シリサ
イド層およびタングステン層を介在させたが、シリサイ
ド層のみで腐食の進行を阻止することもできる。
は、第１の実施の形態の変形である。第１の実施の形態
では、Ｃｕ配線でヒューズおよび配線層を形成した半導
体装置において、ヒューズとＬＳＩ内部素子をつなぐ接
続配線の途中に耐腐食性を有する導電層として、シリサ
イド層およびタングステン層を介在させたが、シリサイ
ド層のみで腐食の進行を阻止することもできる。
【００５３】図９は、第４の実施の形態に係る、レーザ
溶断後の半導体装置の部分断面図を示すものである。同
図に示すように、本実施の形態では、第１Ｃｕ配線層１
８とシリサイド層１４とをＣｕの導電プラグ７０で接続
している。それ以外の半導体装置の構造は第１の実施の
形態に係る半導体装置の構造と共通する。
溶断後の半導体装置の部分断面図を示すものである。同
図に示すように、本実施の形態では、第１Ｃｕ配線層１
８とシリサイド層１４とをＣｕの導電プラグ７０で接続
している。それ以外の半導体装置の構造は第１の実施の
形態に係る半導体装置の構造と共通する。
【００５４】このように、導電プラグをタングステンに
しなくても、シリサイド層１４の耐腐食性が極めて高い
ため、シリサイド層１４のみの介在により、Ｃｕ配線層
の腐食の進行はここで十分に阻止され、ＬＳＩ内部の素
子には及ばない。
しなくても、シリサイド層１４の耐腐食性が極めて高い
ため、シリサイド層１４のみの介在により、Ｃｕ配線層
の腐食の進行はここで十分に阻止され、ＬＳＩ内部の素
子には及ばない。
【００５５】以上、第１〜第４の実施の形態に沿って、
本発明の半導体装置について説明したが、本発明は、こ
れら実施の形態の記載に限定されるものではなく、種々
の変形や改良が可能であることは当業者には自明であ
る。
本発明の半導体装置について説明したが、本発明は、こ
れら実施の形態の記載に限定されるものではなく、種々
の変形や改良が可能であることは当業者には自明であ
る。
【００５６】例えば、上述の例ではＣｕを主成分とする
配線に適用しているが、ヒューズの溶断によって同様な
腐食の問題が生じうる配線であれば同様に適用すること
ができる。
配線に適用しているが、ヒューズの溶断によって同様な
腐食の問題が生じうる配線であれば同様に適用すること
ができる。
【００５７】
【発明の効果】以上に説明するように、本発明の半導体
装置は、ヒューズとＬＳＩ内部の素子の間に、耐腐食性
の導電層を介在することにより、ヒューズ溶断部より進
行する腐食をくい止め、腐食によるＬＳＩの動作不良を
防止できる。よって、信頼性の高い半導体装置を提供で
きる。
装置は、ヒューズとＬＳＩ内部の素子の間に、耐腐食性
の導電層を介在することにより、ヒューズ溶断部より進
行する腐食をくい止め、腐食によるＬＳＩの動作不良を
防止できる。よって、信頼性の高い半導体装置を提供で
きる。
【００５８】また、耐腐食性の導電層として、拡散層上
のシリサイド層やゲート電極層上のシリサイド層と同一
層を使用する場合には、製造工程の新たな負担なく本発
明に係る配線構造を形成できる。
のシリサイド層やゲート電極層上のシリサイド層と同一
層を使用する場合には、製造工程の新たな負担なく本発
明に係る配線構造を形成できる。
【図１】第１の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図４】第１の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図５】第２の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図６】第２の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図７】第２の実施の形態に係る半導体装置の製造工程
を示す各工程での装置の部分断面図である。
を示す各工程での装置の部分断面図である。
【図８】第３の実施の形態に係る半導体装置の構造を示
す装置の部分断面図である。
す装置の部分断面図である。
【図９】第４の実施の形態に係る半導体装置の構造を示
す装置の部分断面図である。
す装置の部分断面図である。
１１ 半導体基板 １２ 素子分離領域 １３ 拡散層 １４ シリサイド層 １５ 第１層間絶縁膜 １６ 導電プラグ １７ 絶縁膜 １８ 第１Ｃｕ配線 １９ 、２３、２７ シリコン窒化膜 ２０ 第２層間絶縁膜 ２１、２５、２９ Ｃｕビア ２２ 第２Ｃｕ配線 ２４ 第３層間絶縁膜 ２６ 第３Ｃｕ配線 ２６Ａ ヒューズ ２８ 第４層間絶縁膜 ３０ 第４Ｃｕ配線 ３１ シリコン窒化膜 ３２ パッシベーション膜 ３３ ボンディングパッド ３４ レジスト ３５ ヒューズ用窓 ３６ ポリイミド膜 ３７ レーザ溶断部 ３８ Ｃｕ腐食部分 ５０ ポリシリコン膜 ５１ シリサイド層 ６０ 第１配線層 ７０ 導電プラグ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 JJ11 JJ18 JJ19 JJ20 KK01 KK04 KK11 KK18 KK19 KK20 KK25 KK27 KK28 KK29 KK30 MM02 MM07 NN06 NN07 QQ09 QQ37 QQ70 QQ73 RR04 RR12 RR15 VV11 XX18 5F038 AV15 CD18 CD19 DF05 DT15 DT18 EZ13 EZ14 EZ15 EZ17 EZ19 EZ20 5F064 EE23 EE25 EE27 EE32 EE35 FF02 FF27 FF34 FF42 GG03 GG05 GG07
Claims (10)
- 【請求項１】 ヒューズと、 前記ヒューズと集積回路内部素子とを接続する接続配線
とを有し、 前記接続配線が、接続経路途中に耐腐食性を有する導電
層を介在させていることを特徴とする半導体装置。 - 【請求項２】 前記耐腐食性を有する導電層が、シリサ
イド層であることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記シリサイド層が、半導体基板表面の
拡散領域上層部に形成されたシリサイド層と同一層で形
成されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項４】 前記シリサイド層が、ゲート電極上層部
に形成されたシリサイド層と同一層で形成されているこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項５】 前記シリサイド層は、ＴｉＳｉ、ＣｏＳ
ｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＰｄＳｉ、ＰｔＳ
ｉ、ＴａＳｉの群から選択されるいずれかを主成分とし
て有するものである請求項２〜４のいずれかに記載の半
導体装置。 - 【請求項６】 前記耐腐食性を有する導電層が、配線材
として使用しうる金属層であることを特徴とする請求項
１に記載の半導体装置。 - 【請求項７】 前記金属層は、Ｗ、Ｔｉ、もしくはＭｏ
を主成分として有することを特徴とする請求項６に記載
の半導体装置。 - 【請求項８】 前記耐腐食性を有する導電層として、配
線材として使用しうる金属層とシリサイド層とを有する
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項９】 前記金属層は、第１層間絶縁膜に形成さ
れる導電プラグであることを特徴とする請求項６〜８の
いずれかに記載の半導体装置。 - 【請求項１０】 前記ヒューズ、および前記接続配線の
少なくとも一部がＣｕを主成分とする配線であることを
特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382210A JP2002184777A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382210A JP2002184777A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184777A true JP2002184777A (ja) | 2002-06-28 |
Family
ID=18850078
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382210A Abandoned JP2002184777A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置 |
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|---|---|
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363217A (ja) * | 2003-06-03 | 2004-12-24 | Renesas Technology Corp | 半導体装置 |
| JP2005019989A (ja) * | 2003-06-24 | 2005-01-20 | Samsung Electronics Co Ltd | 腐食防止ヒューズ領域を有する集積回路素子及びその製造方法 |
| KR100513304B1 (ko) * | 2002-12-10 | 2005-09-07 | 삼성전자주식회사 | 반도체 기억장치의 퓨즈 박스및 그 제조방법 |
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| JP2006073891A (ja) * | 2004-09-03 | 2006-03-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| US7053495B2 (en) | 2001-09-17 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| JP2008060606A (ja) * | 2007-11-14 | 2008-03-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010093637A (ja) * | 2008-10-09 | 2010-04-22 | Nec Electronics Corp | 遅延回路 |
| JP2014138143A (ja) * | 2013-01-18 | 2014-07-28 | Toyota Motor Corp | 半導体装置の製造方法、半導体ウエハ、及び、半導体装置 |
-
2000
- 2000-12-15 JP JP2000382210A patent/JP2002184777A/ja not_active Abandoned
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053495B2 (en) | 2001-09-17 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| KR100513304B1 (ko) * | 2002-12-10 | 2005-09-07 | 삼성전자주식회사 | 반도체 기억장치의 퓨즈 박스및 그 제조방법 |
| US7402464B2 (en) | 2002-12-10 | 2008-07-22 | Samsung Electronics Co., Ltd. | Fuse box of semiconductor device and fabrication method thereof |
| JP2004363217A (ja) * | 2003-06-03 | 2004-12-24 | Renesas Technology Corp | 半導体装置 |
| JP2005019989A (ja) * | 2003-06-24 | 2005-01-20 | Samsung Electronics Co Ltd | 腐食防止ヒューズ領域を有する集積回路素子及びその製造方法 |
| JP2006073891A (ja) * | 2004-09-03 | 2006-03-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| JP2008060606A (ja) * | 2007-11-14 | 2008-03-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010093637A (ja) * | 2008-10-09 | 2010-04-22 | Nec Electronics Corp | 遅延回路 |
| JP2014138143A (ja) * | 2013-01-18 | 2014-07-28 | Toyota Motor Corp | 半導体装置の製造方法、半導体ウエハ、及び、半導体装置 |
| US9214522B2 (en) | 2013-01-18 | 2015-12-15 | Toyota Jidosha Kabushiki Kaisha | Production method of semiconductor device, semiconductor wafer, and semiconductor device |
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