JP3977578B2 - 半導体装置および製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に銅配線による不良救済回路を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置においては、配線層の低抵抗化による配線遅延の減少やエレクトロマイグレーション耐性向上のため、銅（Ｃｕ）配線が広く採用されてきており、特に高性能なロジックＬＳＩにおいて主流になってきている。
【０００３】
一方、メモリを混載したＬＳＩにおいては、歩留まり向上のために不良救済回路を内蔵した冗長構成の採用が一般的であり、発見された不良セル替わってスペアセルが使用される。このため、テスタによって不良セルが発見されたときには、その番地をテスタで記憶した後、ＡｌやＣｕなどのメタル配線層で形成されたヒューズをレーザによって溶断し、不良セルに替わってスペアセルが選択されるようにする技術が一般的である。
【０００４】
このメタルヒューズは、通常最上層メタルの１層下のメタルを使用する。これは、最上層は必ずしも十分な保護がされておらず、外部雰囲気と接することによりメタルの劣化が生じる等の信頼性上の問題がある他、最上層メタルは電源線に使用されることが多いために膜厚が厚く、溶断に適さないためである。
【０００５】
したがって、メタルヒューズを溶断するためには、ヒューズ溶断の障害となる、メタルヒューズより上部の層間膜およびパッシべーション膜を除去する必要がある。このようなメタルヒューズ上の層間膜およびパッシベーション膜を除去する工程をヒューズの窓開け工程と称している。
【０００６】
従来の窓開け工程について図面を用いて説明する。
【０００７】
図１４および図１５は従来のヒューズ窓開け工程を示す素子断面図である。
【０００８】
図１４は従来の４層配線を有する半導体装置の断面を示す断面図であって、素子が形成された半導体基板１１の上に第１および第２の層間絶縁膜１６、１９、
第１配線層２１、Ｓｉ３Ｎ４膜２２、第３の層間絶縁膜２３、第２配線層２７、Ｓｉ３Ｎ４膜２８、第４の層間絶縁膜２９、第３配線層３２、Ｓｉ３Ｎ４膜３３、第５の層間絶縁膜３４、第４配線層３７、Ｓｉ３Ｎ４膜３８等が積層された４層配線構造となっている。そして最上層にはボンディングパッド部４１とパッシベーション膜３９が形成されている。
【０００９】
ヒューズ窓開け部を形成するため、まず全体にレジスト１００を塗布し、これをフォトリソグラフィによりヒューズの窓開け部分以外がレジスト１００で覆われるようパターニングし、このレジスト１００をエッチングマスクとしてＲｌＥなどの方法でパッシベーション膜３９、薄いＳｉ３Ｎ４膜３８、第５層間絶縁膜３４をエッチングしヒューズ窓１１０を開口している。この状態では開口部１１０におけるレジスト１００の側壁１０１と、パッシベーション膜３９の側壁１０２、薄いＳｉ３Ｎ４膜３８の側壁１０３、第５層間絶縁膜３４の側壁１０４の位置は連続している。
【００１０】
最後にレジスト１００を除いた後、表面保護膜としてのポリイミド膜１２０がボンディングパッド部４１とヒューズ窓１１０を除いてパッシベーション膜３９の上に形成される。このときポリイミド膜１２０の側壁１２１とパッシベーション膜３９の側壁１０２の位置は一致していない。
【００１１】
以上のように従来技術では、上記のようにボンディングパッドの開口に加えて、メタルヒューズの窓開けにフォトリソグラフィーを１回追加する必要があった。そのため工程数が増加し、コストが高くなるという欠点を持っていた。
【００１２】
【課題を解決する手段】
本発明にかかる半導体装置によれば、それぞれ配線層を有する複数の絶縁層よりなる積層体であって、そのうちのいずれかの層の配線層が不良救済のためのスペアセルを選択するために溶断されるヒューズを構成する配線層となっており、前記積層体の上に形成された第１の保護絶縁膜と、前記第１の保護絶縁膜の上に形成された第２の保護絶縁膜と、前記ヒューズに対応して、前記積層体、前記第１の保護絶縁膜および第２の保護絶縁膜に形成された開口部であって、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記第２の保護絶縁膜の開口部に対応する側壁位置はその境界部で連続しており、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記複数の絶縁膜のうちの最上層の絶縁層の上に形成された第１の保護絶縁膜の開口部に対応する側壁位置とは不連続となっていることを特徴とする。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置によれば、それぞれ配線層を有する複数の絶縁層が積層され、そのうちのいずれかの層の配線層が不良救済のためのスペアセルを選択するために溶断されるヒューズを構成する絶縁膜と、 前記絶縁膜の上に形成された第１の保護絶縁膜と、前記第１の保護絶縁膜の上に形成された第２の保護絶縁膜と、前記ヒューズに対応して、前記絶縁膜、第１の保護絶縁膜および第２の保護絶縁膜に形成された開口部であって、前記第１の保護絶縁膜の開口部に対応する側壁位置と第２の保護絶縁膜の開口部に対応する側壁位置はその境界部で連続しており、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記複数の絶縁層のうちの最上層の絶縁層の上に形成された第１の保護絶縁膜の開口部に対応する側壁位置とは不連続となっていることを特徴とする。
【００１４】
このような本発明にかかる半導体装置によれば、ヒューズの窓開け部上の保護用ポリイミド膜の側壁とパッシベーション膜の側壁との間に段差がないため、ポリイミドの合わせずれによりポリイミドがヒューズ窓内にはみ出し、ヒューズ窓の開口部が狭くなることはなく、安定したヒューズ溶断が可能となる。
【００１５】
また、本発明にかかる半導体装置の第１の製造方法によれば、
素子層を形成する工程と、
この素子層の上に層間絶縁膜、その表面部に銅配線層、その上に酸化防止層をそれぞれ形成する配線層形成工程を複数回繰り返して積層された配線層を形成する工程と、
最上層の酸化防止層の上にパッシベーション膜を堆積する工程と、
前記最上層の配線層の引き出し箇所の前記パッシベーション膜および前記酸化防止層を除去して引き出し電極を形成する工程と、
前記最上層の下の層のヒューズ部に対応して、ヒューズ溶断用の窓を形成するための開口を有するポリイミド膜を前記パッシベーション膜の上に形成する工程と、
前記ポリイミド膜をマスクとしてエッチングを行い、前記パッシベーション層、前記最上層の酸化防止層および層間絶縁膜の一部を除去してヒューズ溶断用の窓を形成する工程とを備えたことを特徴とする。
【００１６】
この方法ではポリイミドをマスクとして、ヒューズの窓明け部のパッシベーション膜、薄いＳｉ３Ｎ４膜、層間絶縁膜を同時にエッチングするので、ボンディングパッドの開口と別工程でメタルヒューズの窓開け用にフォトリソグラフィーを１回追加する必要がないため、工程が簡略化され、コストの低減を図ることができる。
【００１７】
さらに本発明にかかる半導体装置の第２の製造方法によれば、
素子層を形成する工程と、
この素子層の上に層間絶縁膜、その表面部に銅配線層、その上に酸化防止層をそれぞれ形成する配線層形成工程を複数回繰り返して積層された配線層を形成する工程と、
最上層の酸化防止層の上にパッシベーション膜を堆積する工程と、
前記最上層の配線層の引き出し箇所の前記パッシベーション膜および前記酸化防止層を除去して引き出し電極を形成する工程と、
前記最上層の下の層のヒューズ部に対応して、ヒューズ溶断用の窓を形成するための開口を有するポリイミド膜を前記パッシベーション膜の上に形成する工程と、
前記ポリイミド膜をマスクとしてエッチングを行い、前記パッシベーション層、前記最上層の酸化防止層および層間絶縁膜の一部を除去してヒューズ溶断用の窓を形成する工程とを備えたことを特徴とする。
【００１８】
この方法では、ボンディングパッドの開口時にヒューズの窓開け上のパッシベーション膜および薄いＳｉ３Ｎ４膜をエッチングしておき、ポリイミドをマスクとして、層間絶縁膜をエッチングするようにしているので、ボンディングパッドの開口に加えて、メタルヒューズの窓開けにフォトリソグラフィーを１回追加する必要がない。そのため製造工程の簡略化とコストの低減を図ることができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明にかかる半導体装置およびその製造方法について詳述する。なお、ここで説明しているのは４層Ｃｕ配線ＬＳＩに適用した例である。
【００２０】
図１〜９は本発明の第１の実施の形態にかかる半導体装置の製造方法を示す工程別断面図である。
【００２１】
まず、図１に示すように、シリコン基板１１上に素子分離領域１２を通常の選択酸化法で形成し、この素子分離領域で囲まれた素子領域内にキャパシタ等の受動素子となる拡散層１３や、ソース、ドレイン拡散１４やゲート１５を有するＭＯＳＦＥＴのような能動素子を形成する。
【００２２】
次に図２に示すように、ＢＰＳＧ膜のような第１層間絶縁膜１６を全面に堆積し、ＣＭＰ法を用いてその表面を平坦化する。その後フォトリソグラフィー法を用いて第１コンタクトホール１７を開口し、第１タングステン１８をコンタクトホール１７内に埋め込む。さらにこれらの全体上にＳｉＯ２膜のような第２層間絶縁膜１９を堆積し、フォトリソグラフィー法を用いて第１配線形成箇所を除去し、この第２層絶縁膜内に第１配線溝２０を形成する。続いて第１銅を全面に堆積させ、ＣＭＰ法を用いて第１銅を平坦化し、第１配線溝２０内に第１配線層２１を残存させる。ここで、銅は酸化しやすいことから、酸化防止および拡散防止のため、全面に薄いＳｉ３Ｎ４膜２２を堆積する。以上の工程は、周知の銅配線のシングルダマシン工程である。
【００２３】
次に図３に示すように、ＳｉＯ２膜のような第３層間絶縁膜２３を全面に堆積し、フォトリソグラフィー法を用いて第１配線層２１との接続を図るための第２コンタクトホール２４を開口し、続けてフォトリソグラフィー法を用いて第３絶縁層２３表面部の第２配線形成箇所を除去し、第２配線溝２５を形成する。続いて第２銅を全面に堆積させ、ＣＭＰ法を用いて第２銅を平坦化し、第２コンタクトホール２４内に第２コンタクト２７、第２配線溝２５内に第２配線層２７を残存させる。そして第１層の場合と同様に、銅の酸化および拡散防止のため、薄いＳｉ３Ｎ４膜２８を堆積する。以上の工程は、周知の銅配線のデュアルダマシン工程である。
【００２４】
次に図４に示すように、ＳｉＯ２膜のような第４層間絶縁膜２９を全面に堆積し、フォトリソグラフィー法を用いて第２コンタクト２４あるいは第２配線層２７との接続を図るための第３コンタクトホール３０を開口し、続けてフォトリソグラフィー法を用いて第３絶縁層２９の表面部の第３配線形成箇所を除去し、第３配線溝３１を形成する。続いて第３銅を全面に堆積させ、ＣＭＰ法を用いて平坦化し、第３コンタクトホール３０内におよび第３配線溝３１内に第３配線層３２を残存させる。他の層と同様に銅の酸化および拡散防止のため、薄いＳｉ３Ｎ４膜３３を堆積する。なお、４層構造の銅配線の場合、メタルヒューズは、図４における中央部の２つのコンタクトホール間を接続する第３配線層３２で示される。
【００２５】
次に図５のように、ＳｉＯ２膜のような第５層間絶縁膜３４を堆積し、フォトリソグラフィー法を用いて第４コンタクトホール３５を開口し、続けてフォトリソグラフィー法により第４配線溝３６を所定の形状にパターニングする。その後、第４銅を全面に堆積させ、ＣＭＰ法を用いて平坦化し、第４コンタクトホール３５内および第４配線溝３６内に第４配線層３７を残存させる。他の層と同様に銅の酸化防止のため、薄いＳｉ３Ｎ４膜３８を堆積する。
【００２６】
次に本願発明とは異なる態様ではあるが、図６のように、ＰＳＧ膜等のパッシベーション膜３９を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなる第４配線層上のパッシベーション膜３９および薄いＳｉ３Ｎ４膜３８をエッチング除去して開口部４０を形成し、第４配線層３７を露出させる。全面にアルミニウムを堆積させ、フォトリソグラフィー法により所定形状にパターニングを行って、開口部４０にボンディングパッド４１を形成する。
【００２７】
続いてこのような４層Ｃｕ配線ＬＳＩにヒューズの窓開け工程を適用した様子を図７から図９を参照して説明する。
【００２８】
まず、図７に示すように、表面保護のためポリイミド樹脂膜４２を選択的に形成する。このポリイミド膜４２はボンディングパッド４１上およびヒューズの窓開け部５０上にはそれぞれ開口部４３、４４が形成されている。このような形状のポリイミド樹脂膜４２は例えばスクリーン印刷により得ることができる。
【００２９】
次に図８に示すように、ポリイミド樹脂膜４２をマスクとして、ＲＩＥなど異方性エッチングを行うと、パッシベーション膜３９、薄いＳｉ３Ｎ４膜３８、第５層間絶縁膜３４が除去されて窓開け部５０’となり、これらの側壁４５、４６、４７はポリイミド樹脂膜の開口部側壁４４と段差がなく連続したものとなる。
【００３０】
この窓開け工程では、ポリイミド樹脂膜４２をマスクとして、パッシベーション膜３９、薄いＳｉ３Ｎ４膜３８、第５層間絶縁膜３４を同時にエッチングし、ヒューズの窓開け工程を行っているため、従来技術のようにボンディングパッドの開口に加えて、メタルヒューズの窓明けのためにフォトリソグラフィーを１回追加する必要がない。このため、工程を簡略化することができ、コストを低減することが可能となる。
【００３１】
また、この技術では、表面保護のためのポリイミド膜をマスクとしても利用してヒューズの窓開け工程を行っている。このため、窓開けを別工程で形成しておき、その後にポリイミドの保護膜をその後に形成したのでは、図９に示すようにポリイミド膜４２の合わせずれによりポリイミド膜４２がヒューズ窓５０’内にはみ出し、ヒューズ窓の開口部５０’が狭くなってしまうという問題が生ずるおそれがあるが、これを解決することができる。
【００３２】
図１０〜１３は本発明の実施の形態にかかる半導体装置の製造方法の続きを示す工程別断面図である。
【００３３】
図１０は、前述した図５を再掲しており、同じ要素については同じ参照番号を付している。
【００３４】
次に、図１１に示すように、ＰＳＧ膜等のパッシベーション膜６０を堆積させ、フォトリソグラフィー法を用いてボンディングパッドとなる第４銅配線３７上およびヒューズの窓開け部７０のパッシベーション膜６０をエッチングしてこれらに対応する開口部６１および６２を形成する。この際、この部分では薄いＳｉ３Ｎ４膜３８もエッチングされ、ボンディングパッド形成箇所では第４銅配線３７が露出し、ヒューズ窓開け部では第５層間絶縁膜３４の表面の一部６３がエッチングされた状態となっている。
【００３５】
その後アルミニウムを堆積させ、フォトリソグラフィー法を用いてボンディングパッド形成箇所に所定の形状で残存させることにより、ボンディングパッド６３を形成する。
【００３６】
次に図１２に示すように、表面保護のためポリイミド樹脂膜６４を形成する。このポリイミド樹脂膜６４は、ボンディングパッド６３上およびヒューズの窓開け部７０上を除いてスクリーン印刷等により選択的に形成されている。
【００３７】
次に図１３に示すように、ポリイミド膜６４をマスクとして、ＲＩＥなどの方法で第５層間絶縁膜３４をエッチングしてヒューズ窓７０’を形成する。このエッチングにより、パッシベーション膜６０の窓開口部の側壁６２’は図１１の場合よりも広がり、第５層絶縁膜３３の側壁６３’も図１１の場合よりも深くかつ広がっている。
【００３８】
このような工程を採用することにより、ヒューズ窓開け用に追加のリソグラフィを行う必要がない。
【００３９】
【発明の効果】
本発明にかかる半導体装置によれば、ヒューズの窓開け部上の保護用ポリイミド膜の側壁とパッシベーション膜の側壁との間に段差がないため、ポリイミドの合わせずれによりポリイミドがヒューズ窓内にはみ出し、ヒューズ窓の開口部が狭くなることはなく、安定したヒューズ溶断が可能となる。
【００４０】
また、本発明にかかる半導体装置の製造方法によれば、ポリイミドをマスクとして、ヒューズの窓明け部のパッシベーション膜、薄いＳｉ３Ｎ４膜、層間絶縁膜を同時にエッチングするので、ボンディングパッドの開口と別工程でメタルヒューズの窓開け用にフォトリソグラフィーを１回追加する必要がないため、工程が簡略化され、コストの低減を図ることができる。
【００４１】
さらに、本発明にかかる他の半導体装置の製造方法によれば、ボンディングパッドの開口時にヒューズの窓開け上のパッシベーション膜および薄いＳｉ３Ｎ４膜をエッチングしておき、ポリイミドをマスクとして、層間絶縁膜をエッチングするようにしているので、ボンディングパッドの開口に加えて、メタルヒューズの窓開けにフォトリソグラフィーを１回追加する必要がない。そのため製造工程の簡略化とコストの低減を図ることができる。
【図面の簡単な説明】
【図１】 本発明にかかる半導体装置の製造方法の第１の工程を示す素子断面図である。
【図２】 本発明にかかる半導体装置の製造方法の第２の工程を示す素子断面図である。
【図３】 本発明にかかる半導体装置の製造方法の第３の工程を示す素子断面図である。
【図４】 本発明にかかる半導体装置の製造方法の第４の工程を示す素子断面図である。
【図５】 本発明にかかる半導体装置の製造方法の第５の工程を示す素子断面図である。
【図６】 本発明に関連するヒューズ窓開け工程を示す素子断面図である。
【図７】 本発明と関連するヒューズ窓あけ工程を示す素子断面図である。
【図８】 本発明と関連するヒューズ窓あけ工程を示す素子断面図である。
【図９】 図６ないし８に示したヒューズ窓開け工程による効果を説明する素子断面図である。
【図１０】 本発明にかかる半導体装置の製造方法の第５の工程を再掲する素子断面図である。
【図１１】 本発明にかかる半導体装置の製造方法の第６の工程である、ヒューズ窓開けの第２の工程を示す素子断面図である。
【図１２】 本発明にかかる半導体装置の製造方法の第７の工程である、ヒューズ窓開けの第３の工程を示す素子断面図である。
【図１３】 本発明にかかる半導体装置の製造方法の第８の工程である、ヒューズ窓開けの第４の工程を示す素子断面図である。
【図１４】 従来の半導体装置におけるヒューズ窓開け工程を示す素子断面図である。
【図１５】 従来の半導体装置における図１４に続くヒューズ窓開け工程を示す素子断面図である。
【符号の説明】
１１ シリコン基板
１２ 素子分離領域
１６ 第１層間絶縁膜
１９ 第２層間絶縁膜
２１ 第１配線層
２２ Ｓｉ３Ｎ４膜
２３ 第１層間絶縁膜
２７ 第２配線層
２８ Ｓｉ３Ｎ４膜
２９ 第２層間絶縁膜
３２ 第３配線層
３３ Ｓｉ３Ｎ４膜
３４ 第３層間絶縁膜
３７ 第４配線層
３８ Ｓｉ３Ｎ４膜
３９ パッシベーション膜
４１ ボンディングパッド
４２、６４ ポリイミド膜
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に銅配線による不良救済回路を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置においては、配線層の低抵抗化による配線遅延の減少やエレクトロマイグレーション耐性向上のため、銅（Ｃｕ）配線が広く採用されてきており、特に高性能なロジックＬＳＩにおいて主流になってきている。
【０００３】
一方、メモリを混載したＬＳＩにおいては、歩留まり向上のために不良救済回路を内蔵した冗長構成の採用が一般的であり、発見された不良セル替わってスペアセルが使用される。このため、テスタによって不良セルが発見されたときには、その番地をテスタで記憶した後、ＡｌやＣｕなどのメタル配線層で形成されたヒューズをレーザによって溶断し、不良セルに替わってスペアセルが選択されるようにする技術が一般的である。
【０００４】
このメタルヒューズは、通常最上層メタルの１層下のメタルを使用する。これは、最上層は必ずしも十分な保護がされておらず、外部雰囲気と接することによりメタルの劣化が生じる等の信頼性上の問題がある他、最上層メタルは電源線に使用されることが多いために膜厚が厚く、溶断に適さないためである。
【０００５】
したがって、メタルヒューズを溶断するためには、ヒューズ溶断の障害となる、メタルヒューズより上部の層間膜およびパッシべーション膜を除去する必要がある。このようなメタルヒューズ上の層間膜およびパッシベーション膜を除去する工程をヒューズの窓開け工程と称している。
【０００６】
従来の窓開け工程について図面を用いて説明する。
【０００７】
図１４および図１５は従来のヒューズ窓開け工程を示す素子断面図である。
【０００８】
図１４は従来の４層配線を有する半導体装置の断面を示す断面図であって、素子が形成された半導体基板１１の上に第１および第２の層間絶縁膜１６、１９、
第１配線層２１、Ｓｉ３Ｎ４膜２２、第３の層間絶縁膜２３、第２配線層２７、Ｓｉ３Ｎ４膜２８、第４の層間絶縁膜２９、第３配線層３２、Ｓｉ３Ｎ４膜３３、第５の層間絶縁膜３４、第４配線層３７、Ｓｉ３Ｎ４膜３８等が積層された４層配線構造となっている。そして最上層にはボンディングパッド部４１とパッシベーション膜３９が形成されている。
【０００９】
ヒューズ窓開け部を形成するため、まず全体にレジスト１００を塗布し、これをフォトリソグラフィによりヒューズの窓開け部分以外がレジスト１００で覆われるようパターニングし、このレジスト１００をエッチングマスクとしてＲｌＥなどの方法でパッシベーション膜３９、薄いＳｉ３Ｎ４膜３８、第５層間絶縁膜３４をエッチングしヒューズ窓１１０を開口している。この状態では開口部１１０におけるレジスト１００の側壁１０１と、パッシベーション膜３９の側壁１０２、薄いＳｉ３Ｎ４膜３８の側壁１０３、第５層間絶縁膜３４の側壁１０４の位置は連続している。
【００１０】
最後にレジスト１００を除いた後、表面保護膜としてのポリイミド膜１２０がボンディングパッド部４１とヒューズ窓１１０を除いてパッシベーション膜３９の上に形成される。このときポリイミド膜１２０の側壁１２１とパッシベーション膜３９の側壁１０２の位置は一致していない。
【００１１】
以上のように従来技術では、上記のようにボンディングパッドの開口に加えて、メタルヒューズの窓開けにフォトリソグラフィーを１回追加する必要があった。そのため工程数が増加し、コストが高くなるという欠点を持っていた。
【００１２】
【課題を解決する手段】
本発明にかかる半導体装置によれば、それぞれ配線層を有する複数の絶縁層よりなる積層体であって、そのうちのいずれかの層の配線層が不良救済のためのスペアセルを選択するために溶断されるヒューズを構成する配線層となっており、前記積層体の上に形成された第１の保護絶縁膜と、前記第１の保護絶縁膜の上に形成された第２の保護絶縁膜と、前記ヒューズに対応して、前記積層体、前記第１の保護絶縁膜および第２の保護絶縁膜に形成された開口部であって、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記第２の保護絶縁膜の開口部に対応する側壁位置はその境界部で連続しており、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記複数の絶縁膜のうちの最上層の絶縁層の上に形成された第１の保護絶縁膜の開口部に対応する側壁位置とは不連続となっていることを特徴とする。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置によれば、それぞれ配線層を有する複数の絶縁層が積層され、そのうちのいずれかの層の配線層が不良救済のためのスペアセルを選択するために溶断されるヒューズを構成する絶縁膜と、 前記絶縁膜の上に形成された第１の保護絶縁膜と、前記第１の保護絶縁膜の上に形成された第２の保護絶縁膜と、前記ヒューズに対応して、前記絶縁膜、第１の保護絶縁膜および第２の保護絶縁膜に形成された開口部であって、前記第１の保護絶縁膜の開口部に対応する側壁位置と第２の保護絶縁膜の開口部に対応する側壁位置はその境界部で連続しており、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記複数の絶縁層のうちの最上層の絶縁層の上に形成された第１の保護絶縁膜の開口部に対応する側壁位置とは不連続となっていることを特徴とする。
【００１４】
このような本発明にかかる半導体装置によれば、ヒューズの窓開け部上の保護用ポリイミド膜の側壁とパッシベーション膜の側壁との間に段差がないため、ポリイミドの合わせずれによりポリイミドがヒューズ窓内にはみ出し、ヒューズ窓の開口部が狭くなることはなく、安定したヒューズ溶断が可能となる。
【００１５】
また、本発明にかかる半導体装置の第１の製造方法によれば、
素子層を形成する工程と、
この素子層の上に層間絶縁膜、その表面部に銅配線層、その上に酸化防止層をそれぞれ形成する配線層形成工程を複数回繰り返して積層された配線層を形成する工程と、
最上層の酸化防止層の上にパッシベーション膜を堆積する工程と、
前記最上層の配線層の引き出し箇所の前記パッシベーション膜および前記酸化防止層を除去して引き出し電極を形成する工程と、
前記最上層の下の層のヒューズ部に対応して、ヒューズ溶断用の窓を形成するための開口を有するポリイミド膜を前記パッシベーション膜の上に形成する工程と、
前記ポリイミド膜をマスクとしてエッチングを行い、前記パッシベーション層、前記最上層の酸化防止層および層間絶縁膜の一部を除去してヒューズ溶断用の窓を形成する工程とを備えたことを特徴とする。
【００１６】
この方法ではポリイミドをマスクとして、ヒューズの窓明け部のパッシベーション膜、薄いＳｉ３Ｎ４膜、層間絶縁膜を同時にエッチングするので、ボンディングパッドの開口と別工程でメタルヒューズの窓開け用にフォトリソグラフィーを１回追加する必要がないため、工程が簡略化され、コストの低減を図ることができる。
【００１７】
さらに本発明にかかる半導体装置の第２の製造方法によれば、
素子層を形成する工程と、
この素子層の上に層間絶縁膜、その表面部に銅配線層、その上に酸化防止層をそれぞれ形成する配線層形成工程を複数回繰り返して積層された配線層を形成する工程と、
最上層の酸化防止層の上にパッシベーション膜を堆積する工程と、
前記最上層の配線層の引き出し箇所の前記パッシベーション膜および前記酸化防止層を除去して引き出し電極を形成する工程と、
前記最上層の下の層のヒューズ部に対応して、ヒューズ溶断用の窓を形成するための開口を有するポリイミド膜を前記パッシベーション膜の上に形成する工程と、
前記ポリイミド膜をマスクとしてエッチングを行い、前記パッシベーション層、前記最上層の酸化防止層および層間絶縁膜の一部を除去してヒューズ溶断用の窓を形成する工程とを備えたことを特徴とする。
【００１８】
この方法では、ボンディングパッドの開口時にヒューズの窓開け上のパッシベーション膜および薄いＳｉ３Ｎ４膜をエッチングしておき、ポリイミドをマスクとして、層間絶縁膜をエッチングするようにしているので、ボンディングパッドの開口に加えて、メタルヒューズの窓開けにフォトリソグラフィーを１回追加する必要がない。そのため製造工程の簡略化とコストの低減を図ることができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明にかかる半導体装置およびその製造方法について詳述する。なお、ここで説明しているのは４層Ｃｕ配線ＬＳＩに適用した例である。
【００２０】
図１〜９は本発明の第１の実施の形態にかかる半導体装置の製造方法を示す工程別断面図である。
【００２１】
まず、図１に示すように、シリコン基板１１上に素子分離領域１２を通常の選択酸化法で形成し、この素子分離領域で囲まれた素子領域内にキャパシタ等の受動素子となる拡散層１３や、ソース、ドレイン拡散１４やゲート１５を有するＭＯＳＦＥＴのような能動素子を形成する。
【００２２】
次に図２に示すように、ＢＰＳＧ膜のような第１層間絶縁膜１６を全面に堆積し、ＣＭＰ法を用いてその表面を平坦化する。その後フォトリソグラフィー法を用いて第１コンタクトホール１７を開口し、第１タングステン１８をコンタクトホール１７内に埋め込む。さらにこれらの全体上にＳｉＯ２膜のような第２層間絶縁膜１９を堆積し、フォトリソグラフィー法を用いて第１配線形成箇所を除去し、この第２層絶縁膜内に第１配線溝２０を形成する。続いて第１銅を全面に堆積させ、ＣＭＰ法を用いて第１銅を平坦化し、第１配線溝２０内に第１配線層２１を残存させる。ここで、銅は酸化しやすいことから、酸化防止および拡散防止のため、全面に薄いＳｉ３Ｎ４膜２２を堆積する。以上の工程は、周知の銅配線のシングルダマシン工程である。
【００２３】
次に図３に示すように、ＳｉＯ２膜のような第３層間絶縁膜２３を全面に堆積し、フォトリソグラフィー法を用いて第１配線層２１との接続を図るための第２コンタクトホール２４を開口し、続けてフォトリソグラフィー法を用いて第３絶縁層２３表面部の第２配線形成箇所を除去し、第２配線溝２５を形成する。続いて第２銅を全面に堆積させ、ＣＭＰ法を用いて第２銅を平坦化し、第２コンタクトホール２４内に第２コンタクト２７、第２配線溝２５内に第２配線層２７を残存させる。そして第１層の場合と同様に、銅の酸化および拡散防止のため、薄いＳｉ３Ｎ４膜２８を堆積する。以上の工程は、周知の銅配線のデュアルダマシン工程である。
【００２４】
次に図４に示すように、ＳｉＯ２膜のような第４層間絶縁膜２９を全面に堆積し、フォトリソグラフィー法を用いて第２コンタクト２４あるいは第２配線層２７との接続を図るための第３コンタクトホール３０を開口し、続けてフォトリソグラフィー法を用いて第３絶縁層２９の表面部の第３配線形成箇所を除去し、第３配線溝３１を形成する。続いて第３銅を全面に堆積させ、ＣＭＰ法を用いて平坦化し、第３コンタクトホール３０内におよび第３配線溝３１内に第３配線層３２を残存させる。他の層と同様に銅の酸化および拡散防止のため、薄いＳｉ３Ｎ４膜３３を堆積する。なお、４層構造の銅配線の場合、メタルヒューズは、図４における中央部の２つのコンタクトホール間を接続する第３配線層３２で示される。
【００２５】
次に図５のように、ＳｉＯ２膜のような第５層間絶縁膜３４を堆積し、フォトリソグラフィー法を用いて第４コンタクトホール３５を開口し、続けてフォトリソグラフィー法により第４配線溝３６を所定の形状にパターニングする。その後、第４銅を全面に堆積させ、ＣＭＰ法を用いて平坦化し、第４コンタクトホール３５内および第４配線溝３６内に第４配線層３７を残存させる。他の層と同様に銅の酸化防止のため、薄いＳｉ３Ｎ４膜３８を堆積する。
【００２６】
次に本願発明とは異なる態様ではあるが、図６のように、ＰＳＧ膜等のパッシベーション膜３９を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなる第４配線層上のパッシベーション膜３９および薄いＳｉ３Ｎ４膜３８をエッチング除去して開口部４０を形成し、第４配線層３７を露出させる。全面にアルミニウムを堆積させ、フォトリソグラフィー法により所定形状にパターニングを行って、開口部４０にボンディングパッド４１を形成する。
【００２７】
続いてこのような４層Ｃｕ配線ＬＳＩにヒューズの窓開け工程を適用した様子を図７から図９を参照して説明する。
【００２８】
まず、図７に示すように、表面保護のためポリイミド樹脂膜４２を選択的に形成する。このポリイミド膜４２はボンディングパッド４１上およびヒューズの窓開け部５０上にはそれぞれ開口部４３、４４が形成されている。このような形状のポリイミド樹脂膜４２は例えばスクリーン印刷により得ることができる。
【００２９】
次に図８に示すように、ポリイミド樹脂膜４２をマスクとして、ＲＩＥなど異方性エッチングを行うと、パッシベーション膜３９、薄いＳｉ３Ｎ４膜３８、第５層間絶縁膜３４が除去されて窓開け部５０’となり、これらの側壁４５、４６、４７はポリイミド樹脂膜の開口部側壁４４と段差がなく連続したものとなる。
【００３０】
この窓開け工程では、ポリイミド樹脂膜４２をマスクとして、パッシベーション膜３９、薄いＳｉ３Ｎ４膜３８、第５層間絶縁膜３４を同時にエッチングし、ヒューズの窓開け工程を行っているため、従来技術のようにボンディングパッドの開口に加えて、メタルヒューズの窓明けのためにフォトリソグラフィーを１回追加する必要がない。このため、工程を簡略化することができ、コストを低減することが可能となる。
【００３１】
また、この技術では、表面保護のためのポリイミド膜をマスクとしても利用してヒューズの窓開け工程を行っている。このため、窓開けを別工程で形成しておき、その後にポリイミドの保護膜をその後に形成したのでは、図９に示すようにポリイミド膜４２の合わせずれによりポリイミド膜４２がヒューズ窓５０’内にはみ出し、ヒューズ窓の開口部５０’が狭くなってしまうという問題が生ずるおそれがあるが、これを解決することができる。
【００３２】
図１０〜１３は本発明の実施の形態にかかる半導体装置の製造方法の続きを示す工程別断面図である。
【００３３】
図１０は、前述した図５を再掲しており、同じ要素については同じ参照番号を付している。
【００３４】
次に、図１１に示すように、ＰＳＧ膜等のパッシベーション膜６０を堆積させ、フォトリソグラフィー法を用いてボンディングパッドとなる第４銅配線３７上およびヒューズの窓開け部７０のパッシベーション膜６０をエッチングしてこれらに対応する開口部６１および６２を形成する。この際、この部分では薄いＳｉ３Ｎ４膜３８もエッチングされ、ボンディングパッド形成箇所では第４銅配線３７が露出し、ヒューズ窓開け部では第５層間絶縁膜３４の表面の一部６３がエッチングされた状態となっている。
【００３５】
その後アルミニウムを堆積させ、フォトリソグラフィー法を用いてボンディングパッド形成箇所に所定の形状で残存させることにより、ボンディングパッド６３を形成する。
【００３６】
次に図１２に示すように、表面保護のためポリイミド樹脂膜６４を形成する。このポリイミド樹脂膜６４は、ボンディングパッド６３上およびヒューズの窓開け部７０上を除いてスクリーン印刷等により選択的に形成されている。
【００３７】
次に図１３に示すように、ポリイミド膜６４をマスクとして、ＲＩＥなどの方法で第５層間絶縁膜３４をエッチングしてヒューズ窓７０’を形成する。このエッチングにより、パッシベーション膜６０の窓開口部の側壁６２’は図１１の場合よりも広がり、第５層絶縁膜３３の側壁６３’も図１１の場合よりも深くかつ広がっている。
【００３８】
このような工程を採用することにより、ヒューズ窓開け用に追加のリソグラフィを行う必要がない。
【００３９】
【発明の効果】
本発明にかかる半導体装置によれば、ヒューズの窓開け部上の保護用ポリイミド膜の側壁とパッシベーション膜の側壁との間に段差がないため、ポリイミドの合わせずれによりポリイミドがヒューズ窓内にはみ出し、ヒューズ窓の開口部が狭くなることはなく、安定したヒューズ溶断が可能となる。
【００４０】
また、本発明にかかる半導体装置の製造方法によれば、ポリイミドをマスクとして、ヒューズの窓明け部のパッシベーション膜、薄いＳｉ３Ｎ４膜、層間絶縁膜を同時にエッチングするので、ボンディングパッドの開口と別工程でメタルヒューズの窓開け用にフォトリソグラフィーを１回追加する必要がないため、工程が簡略化され、コストの低減を図ることができる。
【００４１】
さらに、本発明にかかる他の半導体装置の製造方法によれば、ボンディングパッドの開口時にヒューズの窓開け上のパッシベーション膜および薄いＳｉ３Ｎ４膜をエッチングしておき、ポリイミドをマスクとして、層間絶縁膜をエッチングするようにしているので、ボンディングパッドの開口に加えて、メタルヒューズの窓開けにフォトリソグラフィーを１回追加する必要がない。そのため製造工程の簡略化とコストの低減を図ることができる。
【図面の簡単な説明】
【図１】 本発明にかかる半導体装置の製造方法の第１の工程を示す素子断面図である。
【図２】 本発明にかかる半導体装置の製造方法の第２の工程を示す素子断面図である。
【図３】 本発明にかかる半導体装置の製造方法の第３の工程を示す素子断面図である。
【図４】 本発明にかかる半導体装置の製造方法の第４の工程を示す素子断面図である。
【図５】 本発明にかかる半導体装置の製造方法の第５の工程を示す素子断面図である。
【図６】 本発明に関連するヒューズ窓開け工程を示す素子断面図である。
【図７】 本発明と関連するヒューズ窓あけ工程を示す素子断面図である。
【図８】 本発明と関連するヒューズ窓あけ工程を示す素子断面図である。
【図９】 図６ないし８に示したヒューズ窓開け工程による効果を説明する素子断面図である。
【図１０】 本発明にかかる半導体装置の製造方法の第５の工程を再掲する素子断面図である。
【図１１】 本発明にかかる半導体装置の製造方法の第６の工程である、ヒューズ窓開けの第２の工程を示す素子断面図である。
【図１２】 本発明にかかる半導体装置の製造方法の第７の工程である、ヒューズ窓開けの第３の工程を示す素子断面図である。
【図１３】 本発明にかかる半導体装置の製造方法の第８の工程である、ヒューズ窓開けの第４の工程を示す素子断面図である。
【図１４】 従来の半導体装置におけるヒューズ窓開け工程を示す素子断面図である。
【図１５】 従来の半導体装置における図１４に続くヒューズ窓開け工程を示す素子断面図である。
【符号の説明】
１１ シリコン基板
１２ 素子分離領域
１６ 第１層間絶縁膜
１９ 第２層間絶縁膜
２１ 第１配線層
２２ Ｓｉ３Ｎ４膜
２３ 第１層間絶縁膜
２７ 第２配線層
２８ Ｓｉ３Ｎ４膜
２９ 第２層間絶縁膜
３２ 第３配線層
３３ Ｓｉ３Ｎ４膜
３４ 第３層間絶縁膜
３７ 第４配線層
３８ Ｓｉ３Ｎ４膜
３９ パッシベーション膜
４１ ボンディングパッド
４２、６４ ポリイミド膜
Claims (10)
- それぞれ配線層を有する複数の絶縁層よりなる積層体であって、そのうちのいずれかの層の配線層が不良救済のためのスペアセルを選択するために溶断されるヒューズを構成する配線層となっており、
前記積層体の上に形成された第１の保護絶縁膜と、
前記第１の保護絶縁膜の上に形成された第２の保護絶縁膜と、
前記ヒューズに対応して、前記積層体、前記第１の保護絶縁膜および第２の保護絶縁膜に形成された開口部であって、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記第２の保護絶縁膜の開口部に対応する側壁位置はその境界部で連続しており、前記第１の保護絶縁膜の開口部に対応する側壁位置と前記複数の絶縁膜のうちの最上層の絶縁層の上に形成された第１の保護絶縁膜の開口部に対応する側壁位置とは不連続となっていることを特徴とする半導体装置。 - 前記積層体に形成された開口部の径は前記第１の保護絶縁膜に形成された開口部の径よりも小さく、これらの境界部に段差が形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記積層体と前記第１の保護絶縁膜との間に薄い絶縁膜が挿入されていることを特徴とする請求項１に記載の半導体装置。
- 前記薄い絶縁膜はシリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。
- 前記配線層は銅配線層であることを特徴とする請求項１に記載の半導体装置。
- 前記第１の保護絶縁膜はパッシベーション膜であることを特徴とする請求項１に記載の半導体装置。
- 前記第２の保護絶縁膜はポリイミド樹脂膜であることを特徴とする請求項１に記載の半導体装置。
- 素子を形成する工程と、
前記素子が形成された層の上に層間絶縁膜、その表面部に銅配線層、その上に酸化防止層をそれぞれ形成する配線層形成工程を複数回繰り返して積層された配線層を形成する工程と、
最上層の酸化防止層の上に第１の保護絶縁膜を堆積する工程と、
前記最上層の配線層の引き出し箇所の前記第１の保護絶縁膜および前記酸化防止層を除去する工程と、
前記引き出し箇所に引き出し電極を形成する工程と、
前記最上層の下の層のヒューズ部に対応して、ヒューズ溶断用の窓を形成するための開口を有する第２の保護絶縁膜を前記第１の保護絶縁膜の上に形成する工程と、
前記第２の保護絶縁膜をマスクとしてエッチングを行い、前記パッシベーション層、前記最上層の酸化防止層および層間絶縁膜の一部を除去してヒューズ溶断用の窓を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記エッチングは反応性イオンエッチングであることを特徴とする請求項８に記載の半導体装置の製造方法。
- 素子を形成する工程と、
前記素子が形成された層の上に層間絶縁膜、その表面部に銅配線層、その上に酸化防止層をそれぞれ形成する配線層形成工程を複数回繰り返し、積層された配線層を形成する工程と、
最上層の酸化防止層の上に第１の保護絶縁膜を堆積する工程と、
前記最上層の配線層の引き出し箇所およびヒューズ部に対応する箇所の前記第１の保護絶縁膜およびその下の前記酸化防止層を除去して引き出し電極用の開口部とヒューズ開口部とを形成する工程と、
引き出し電極を形成する工程と、
前記ヒューズ開口部に対応して、ヒューズ溶断用の窓を形成するための開口を有する第２の保護絶縁膜を前記第１の保護絶縁膜の上に形成する工程と、
前記第２の保護絶縁膜をマスクとしてエッチングを行い、前記層間絶縁膜の一部を除去してヒューズ溶断用の窓を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279591A JP3977578B2 (ja) | 2000-09-14 | 2000-09-14 | 半導体装置および製造方法 |
| TW090116816A TW523905B (en) | 2000-09-14 | 2001-07-10 | Semiconductor device and its manufacturing method |
| US09/953,345 US6989577B2 (en) | 2000-09-14 | 2001-09-13 | Semiconductor device having multiple insulation layers |
| KR10-2001-0056405A KR100436674B1 (ko) | 2000-09-14 | 2001-09-13 | 반도체 장치 및 그 제조 방법 |
| US11/078,031 US7268068B2 (en) | 2000-09-14 | 2005-03-11 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279591A JP3977578B2 (ja) | 2000-09-14 | 2000-09-14 | 半導体装置および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093911A JP2002093911A (ja) | 2002-03-29 |
| JP3977578B2 true JP3977578B2 (ja) | 2007-09-19 |
Family
ID=18764572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000279591A Expired - Fee Related JP3977578B2 (ja) | 2000-09-14 | 2000-09-14 | 半導体装置および製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6989577B2 (ja) |
| JP (1) | JP3977578B2 (ja) |
| KR (1) | KR100436674B1 (ja) |
| TW (1) | TW523905B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| TW510019B (en) * | 2001-11-19 | 2002-11-11 | Nanya Technology Corp | Fuse structure |
| US6614091B1 (en) * | 2002-03-13 | 2003-09-02 | Motorola, Inc. | Semiconductor device having a wire bond pad and method therefor |
| JP3600598B2 (ja) * | 2002-06-12 | 2004-12-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100476938B1 (ko) * | 2003-02-28 | 2005-03-16 | 삼성전자주식회사 | 듀얼 다마신 공정의 퓨즈 형성방법 |
| JP4016340B2 (ja) * | 2003-06-13 | 2007-12-05 | ソニー株式会社 | 半導体装置及びその実装構造、並びにその製造方法 |
| US7429780B2 (en) * | 2003-09-30 | 2008-09-30 | Oki Electric Industry Co., Ltd. | Fuse circuit and semiconductor device including the same |
| US20050205965A1 (en) * | 2004-03-18 | 2005-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having a fuse including an aluminum layer |
| KR100595856B1 (ko) * | 2004-12-29 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| KR100630757B1 (ko) * | 2005-08-05 | 2006-10-02 | 삼성전자주식회사 | Ｅｓｄ 보호 구조를 갖는 반도체 소자 |
| KR100673112B1 (ko) * | 2005-08-05 | 2007-01-22 | 주식회사 하이닉스반도체 | 퓨즈박스의 가아드링 |
| US7579673B2 (en) * | 2005-08-24 | 2009-08-25 | Nec Electronics Corporation | Semiconductor device having electrical fuse |
| KR100752184B1 (ko) * | 2005-10-12 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를포함하는 반도체 소자 |
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| JP6040456B2 (ja) * | 2010-01-15 | 2016-12-07 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2012227421A (ja) * | 2011-04-21 | 2012-11-15 | Elpida Memory Inc | 半導体記憶装置 |
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| CN103915462B (zh) * | 2014-04-04 | 2016-11-23 | 豪威科技(上海)有限公司 | 半导体器件制备方法以及堆栈式芯片的制备方法 |
| US10247700B2 (en) * | 2015-10-30 | 2019-04-02 | International Business Machines Corporation | Embedded noble metal electrodes in microfluidics |
| US10168299B2 (en) * | 2016-07-15 | 2019-01-01 | International Business Machines Corporation | Reproducible and manufacturable nanogaps for embedded transverse electrode pairs in nanochannels |
| CN111524999A (zh) * | 2020-04-03 | 2020-08-11 | 常州大学 | 一种遂穿氧化钝化电池的制备方法 |
| CN113013090B (zh) * | 2021-02-07 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的熔断填充方法及半导体结构 |
| CN117129119A (zh) * | 2023-10-26 | 2023-11-28 | 西安中星测控有限公司 | 一种基于玻璃熔合技术的mcs压力传感器及其制做方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2929820B2 (ja) | 1992-02-05 | 1999-08-03 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0737988A (ja) | 1993-07-20 | 1995-02-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH118305A (ja) | 1997-06-13 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH1121489A (ja) | 1997-07-01 | 1999-01-26 | Fujitsu Ltd | インクジェットプリンタ用インク |
| JPH11111847A (ja) | 1997-09-30 | 1999-04-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11224900A (ja) | 1998-02-05 | 1999-08-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4322330B2 (ja) * | 1998-09-04 | 2009-08-26 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| JP3279532B2 (ja) * | 1998-11-06 | 2002-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000208620A (ja) | 1999-01-11 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000332114A (ja) | 1999-05-17 | 2000-11-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6372354B1 (en) * | 1999-09-13 | 2002-04-16 | Chemat Technology, Inc. | Composition and method for a coating providing anti-reflective and anti-static properties |
| US6444544B1 (en) * | 2000-08-01 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | Method of forming an aluminum protection guard structure for a copper metal structure |
| JP4434606B2 (ja) * | 2003-03-27 | 2010-03-17 | 株式会社東芝 | 半導体装置、半導体装置の製造方法 |
| US6867441B1 (en) * | 2003-10-08 | 2005-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal fuse structure for saving layout area |
-
2000
- 2000-09-14 JP JP2000279591A patent/JP3977578B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-10 TW TW090116816A patent/TW523905B/zh not_active IP Right Cessation
- 2001-09-13 US US09/953,345 patent/US6989577B2/en not_active Expired - Fee Related
- 2001-09-13 KR KR10-2001-0056405A patent/KR100436674B1/ko not_active IP Right Cessation
-
2005
- 2005-03-11 US US11/078,031 patent/US7268068B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050170635A1 (en) | 2005-08-04 |
| US20020079552A1 (en) | 2002-06-27 |
| KR20020021342A (ko) | 2002-03-20 |
| US7268068B2 (en) | 2007-09-11 |
| JP2002093911A (ja) | 2002-03-29 |
| KR100436674B1 (ko) | 2004-07-02 |
| TW523905B (en) | 2003-03-11 |
| US6989577B2 (en) | 2006-01-24 |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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