JP3239843B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の装置
製造方法に関し、特にヒューズにつながった冗長回路を
備えて特性検査の結果必要によりそのヒューズをレーザ
光により切断する集積回路装置の製造方法に関する。
製造方法に関し、特にヒューズにつながった冗長回路を
備えて特性検査の結果必要によりそのヒューズをレーザ
光により切断する集積回路装置の製造方法に関する。
【０００２】
【従来の技術】従来の製造方法例を図面を用いて説明す
る。図７はその要点を概念的に示す断面図である。半導
体基板１内には所定の不純物導入領域（図示せず）が形
成され、その上にはトランジスタのゲート電極（図示せ
ず）や抵抗として機能する配線層（図示せず）やそれら
や半導体基板の活性領域（図示せず）結ぶ配線が例えば
ポリシリコン、高融点金属のシリサイド、それらの積層
膜等でなり、複数層（例えば３層）配線が形成されてい
る。その中には特にゲート電極（図示せず）と同じ層で
形成したヒューズ２を含んでいる。そしてそれらは層間
絶縁膜３に埋没している。そして層間絶縁膜３は半導体
基板１の表面から約１μｍの厚みにＣＭＰ加工により平
坦化されている。その上にヒューズ２の上を避けて第１
層Ａｌ配線３４を１．０３μｍ厚で図示しない下層の導
電層に接続して形成する。その上に絶縁膜を形成し、Ｃ
ＭＰにより第１Ａｌ配線３４上に約１．０μｍ残して平
坦化して層間絶縁膜３５とする。次に第１Ａｌ配線３４
上にスルーホール、その中にはプラグ３７を形成する。
次に第２Ａｌ配線３８を形成する。但し、ここでのＡｌ
配線１８の厚みは１．６μｍである。次にプラズマＣＶ
Ｄにより全面にＳｉＯＮを０．８μｍ形成しカバー膜１
９とする。次に第２Ａｌ配線３８で形成されているパッ
ドの部分とヒューズ２の上部とを開口するフォトレジス
ト膜２０をマスクにドライエッチングでカバー膜１９を
エッチングして第２Ａｌ配線３８のパッド部を開口する
と共にヒューズ２の上部の層間絶縁膜３５をエッチング
除去し、層間絶縁膜３も一部エッチングしてヒューズ２
の上に０．８μｍ程度の残るようにする。
る。図７はその要点を概念的に示す断面図である。半導
体基板１内には所定の不純物導入領域（図示せず）が形
成され、その上にはトランジスタのゲート電極（図示せ
ず）や抵抗として機能する配線層（図示せず）やそれら
や半導体基板の活性領域（図示せず）結ぶ配線が例えば
ポリシリコン、高融点金属のシリサイド、それらの積層
膜等でなり、複数層（例えば３層）配線が形成されてい
る。その中には特にゲート電極（図示せず）と同じ層で
形成したヒューズ２を含んでいる。そしてそれらは層間
絶縁膜３に埋没している。そして層間絶縁膜３は半導体
基板１の表面から約１μｍの厚みにＣＭＰ加工により平
坦化されている。その上にヒューズ２の上を避けて第１
層Ａｌ配線３４を１．０３μｍ厚で図示しない下層の導
電層に接続して形成する。その上に絶縁膜を形成し、Ｃ
ＭＰにより第１Ａｌ配線３４上に約１．０μｍ残して平
坦化して層間絶縁膜３５とする。次に第１Ａｌ配線３４
上にスルーホール、その中にはプラグ３７を形成する。
次に第２Ａｌ配線３８を形成する。但し、ここでのＡｌ
配線１８の厚みは１．６μｍである。次にプラズマＣＶ
Ｄにより全面にＳｉＯＮを０．８μｍ形成しカバー膜１
９とする。次に第２Ａｌ配線３８で形成されているパッ
ドの部分とヒューズ２の上部とを開口するフォトレジス
ト膜２０をマスクにドライエッチングでカバー膜１９を
エッチングして第２Ａｌ配線３８のパッド部を開口する
と共にヒューズ２の上部の層間絶縁膜３５をエッチング
除去し、層間絶縁膜３も一部エッチングしてヒューズ２
の上に０．８μｍ程度の残るようにする。
【０００３】次に開口されたパッドに測定針を接触して
特性を測定して必要なヒューズ切断個所を決定し、所望
のヒューズ２に層間絶縁膜３を通してレーザ光線を照射
して切断し、その後特性検査その他必要な工程をへて半
導体装置が完成する。
特性を測定して必要なヒューズ切断個所を決定し、所望
のヒューズ２に層間絶縁膜３を通してレーザ光線を照射
して切断し、その後特性検査その他必要な工程をへて半
導体装置が完成する。
【０００４】このようにパッド部を開口するフォトレジ
スト膜２０をマスクに利用してヒューズ２上の層間絶縁
膜を減膜するのは層間絶縁膜が厚すぎるとレーザ光線が
吸収され弱まってヒューズ２の切断作業が困難となるか
らである。
スト膜２０をマスクに利用してヒューズ２上の層間絶縁
膜を減膜するのは層間絶縁膜が厚すぎるとレーザ光線が
吸収され弱まってヒューズ２の切断作業が困難となるか
らである。
【０００５】
【発明が解決しようとする課題】上述の半導体装置のよ
うにＡｌ配線が２層の場合はヒューズ２上の層間絶縁膜
３５はさほど厚くなく、なんとかフォトレジスト膜も耐
えヒューズ２上の層間絶縁膜を例えば０．８μｍ残す程
度の減膜が可能である。しかしながら、近年チップの縮
小化、高速化が進むことでより多層配線が必要となって
いる。
うにＡｌ配線が２層の場合はヒューズ２上の層間絶縁膜
３５はさほど厚くなく、なんとかフォトレジスト膜も耐
えヒューズ２上の層間絶縁膜を例えば０．８μｍ残す程
度の減膜が可能である。しかしながら、近年チップの縮
小化、高速化が進むことでより多層配線が必要となって
いる。
【０００６】そこで、例えば図８に示すように、半導体
基板１内や層間絶縁膜３内は図７に示す半導体装置に類
似して形成され、その上に第１層Ａｌ配線４を０．５３
μｍ厚で図示しない下層の導電層に接続して形成し、絶
縁膜を形成してＣＭＰにより第１Ａｌ配線４上に約０．
６μｍ残して平坦化して層間絶縁膜５とし、その上に第
２Ａｌ配線９を０．５μｍ厚でプラグ７により下層の配
線４に接続して形成し、その上に絶縁膜を形成しＣＭＰ
により第２Ａｌ配線９上に約１．０μｍ残して平坦化し
て層間絶縁膜１１とし、第２Ａｌ配線９と同様に第３Ａ
ｌ配線１４をプラグ１３で第２Ａｌ配線９に接続して厚
みは１．０μｍで形成し、層間絶縁膜１１と同様に層間
絶縁膜１５を第３Ａｌ配線１４上に約１．０μｍ残して
形成し、同様にプラグ１７で第３Ａｌ配線１４に接続す
る第４Ａｌ配線１８を厚みは１．６μｍで形成した４層
Ａｌ配線となった場合はヒューズ２を覆う絶縁膜が最上
層のカバー膜１９の０．８μｍも含めて６μｍ以上とな
り、第４Ａｌ配線１８の一部でなるパッド部のカバー膜
１９に開口を設けるためのフォトレジスト膜２０をマス
クとして引き続きのドライエッチによるオーバーエッチ
でヒューズ２上の絶縁膜を０．８μｍ程度にして図８に
示す形状を得るのは非常に困難である。なぜならばエッ
チング時間が長くなりフォトレジスト膜が減膜して無く
なるからである。そこである程度のエッチング後あらた
めてフォトレジスト膜を形成しなおして続きのエッチン
グを行なうような煩雑な製造方法となる。
基板１内や層間絶縁膜３内は図７に示す半導体装置に類
似して形成され、その上に第１層Ａｌ配線４を０．５３
μｍ厚で図示しない下層の導電層に接続して形成し、絶
縁膜を形成してＣＭＰにより第１Ａｌ配線４上に約０．
６μｍ残して平坦化して層間絶縁膜５とし、その上に第
２Ａｌ配線９を０．５μｍ厚でプラグ７により下層の配
線４に接続して形成し、その上に絶縁膜を形成しＣＭＰ
により第２Ａｌ配線９上に約１．０μｍ残して平坦化し
て層間絶縁膜１１とし、第２Ａｌ配線９と同様に第３Ａ
ｌ配線１４をプラグ１３で第２Ａｌ配線９に接続して厚
みは１．０μｍで形成し、層間絶縁膜１１と同様に層間
絶縁膜１５を第３Ａｌ配線１４上に約１．０μｍ残して
形成し、同様にプラグ１７で第３Ａｌ配線１４に接続す
る第４Ａｌ配線１８を厚みは１．６μｍで形成した４層
Ａｌ配線となった場合はヒューズ２を覆う絶縁膜が最上
層のカバー膜１９の０．８μｍも含めて６μｍ以上とな
り、第４Ａｌ配線１８の一部でなるパッド部のカバー膜
１９に開口を設けるためのフォトレジスト膜２０をマス
クとして引き続きのドライエッチによるオーバーエッチ
でヒューズ２上の絶縁膜を０．８μｍ程度にして図８に
示す形状を得るのは非常に困難である。なぜならばエッ
チング時間が長くなりフォトレジスト膜が減膜して無く
なるからである。そこである程度のエッチング後あらた
めてフォトレジスト膜を形成しなおして続きのエッチン
グを行なうような煩雑な製造方法となる。
【０００７】そこでこの発明は例えばヒューズがトラン
ジスタのゲート電極となる膜と同じ膜で出来ている場合
のように低い位置に配置されその上層に多層の配線層が
それぞれ層間絶縁膜を挟んで配置されるものであっても
最上層のカバー膜に開口を設けるためのフォトレジスト
膜を利用してヒューズ上の絶縁膜をレーザ光線によるヒ
ューズの切断工事が簡単に行なうことが出来る程度に減
膜エッチング出来て工程が簡単になる製造方法を提供す
る。
ジスタのゲート電極となる膜と同じ膜で出来ている場合
のように低い位置に配置されその上層に多層の配線層が
それぞれ層間絶縁膜を挟んで配置されるものであっても
最上層のカバー膜に開口を設けるためのフォトレジスト
膜を利用してヒューズ上の絶縁膜をレーザ光線によるヒ
ューズの切断工事が簡単に行なうことが出来る程度に減
膜エッチング出来て工程が簡単になる製造方法を提供す
る。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めにこの発明の製造方法は半導体基板上にヒューズを設
け、その上層にそれぞれ層間絶縁膜を介した配線を前記
ヒューズの上を避けて複数層形成し、その上にカバー膜
を形成し、フォトレジスト膜をマスクに前記カバー膜を
ドライエッチングしてパッド部を露出させ、露出したパ
ッド部に測定針を接触させて特性を測定して結果により
前記ヒューズの内の切断すべきヒューズを確定し、その
ヒューズにレーザ光線をあてて切断する半導体装置の製
造方法において、前記層間絶縁膜にその上の配線とそれ
より下層の配線とを接続するスルーホールをエッチング
形成するに際して前記ヒューズ上の層間絶縁膜を減膜す
るエッチングを行い、前記パッド部を露出するエッチン
グに際して前記ヒューズ上のカバー膜を除去することを
特徴とする製造方法を提供する。この方法によれば各層
間絶縁膜がすべて平坦化処理を行なわない膜厚が均一な
ものであればスルーホールをエッチング形成するに際し
てヒューズ上の層間絶縁膜を減膜するエッチングを行う
と完全になくなる、従って全ての層間絶縁膜に適用する
とヒューズ上に層間絶縁膜がなくなってしまう。そこで
適当な厚みで層間絶縁膜が残るように適用する層間絶縁
膜層を選べば良い。そうすればカバー膜にパッド部を露
出するエッチングを施すに際してヒューズ上のカバー膜
の除去のみのエッチングをすればよいのでフォトレジス
ト膜の膜減りによるエッチングの中断、フォトレジスト
膜の再形成、続きのエッチングのような煩雑な工程は不
要である。このような多層配線を構成するには多くの場
合層間絶縁膜は少なくとも上層の分は平坦化処理が行な
われる。即ち絶縁膜は厚く形成されたのち凸部が除去さ
れる平坦化される。そうするとスルーホールを設ける部
分（下層の配線上）の層間絶縁膜の厚みはヒューズ上よ
り薄くなっている。そこで、スルーホールをエッチング
形成するに際してヒューズ上の層間絶縁膜を減膜するエ
ッチングを行なうがスルーホールを形成するのに適当な
時間のエッチングを行なってもヒューズ上にはまだその
層間絶縁膜の一部がが残っている。残り代を適当な量
（例えば完全にエッチオフ）にするためにマスクである
フォトレジスト膜の耐える範囲でオーバーエッチを行な
うことが出来る。そうすれば、パッド部を露出するエッ
チングに際してヒューズ上のカバー膜を除去した後に引
き続き行なうオーバーエッチは少なくてすむ。
めにこの発明の製造方法は半導体基板上にヒューズを設
け、その上層にそれぞれ層間絶縁膜を介した配線を前記
ヒューズの上を避けて複数層形成し、その上にカバー膜
を形成し、フォトレジスト膜をマスクに前記カバー膜を
ドライエッチングしてパッド部を露出させ、露出したパ
ッド部に測定針を接触させて特性を測定して結果により
前記ヒューズの内の切断すべきヒューズを確定し、その
ヒューズにレーザ光線をあてて切断する半導体装置の製
造方法において、前記層間絶縁膜にその上の配線とそれ
より下層の配線とを接続するスルーホールをエッチング
形成するに際して前記ヒューズ上の層間絶縁膜を減膜す
るエッチングを行い、前記パッド部を露出するエッチン
グに際して前記ヒューズ上のカバー膜を除去することを
特徴とする製造方法を提供する。この方法によれば各層
間絶縁膜がすべて平坦化処理を行なわない膜厚が均一な
ものであればスルーホールをエッチング形成するに際し
てヒューズ上の層間絶縁膜を減膜するエッチングを行う
と完全になくなる、従って全ての層間絶縁膜に適用する
とヒューズ上に層間絶縁膜がなくなってしまう。そこで
適当な厚みで層間絶縁膜が残るように適用する層間絶縁
膜層を選べば良い。そうすればカバー膜にパッド部を露
出するエッチングを施すに際してヒューズ上のカバー膜
の除去のみのエッチングをすればよいのでフォトレジス
ト膜の膜減りによるエッチングの中断、フォトレジスト
膜の再形成、続きのエッチングのような煩雑な工程は不
要である。このような多層配線を構成するには多くの場
合層間絶縁膜は少なくとも上層の分は平坦化処理が行な
われる。即ち絶縁膜は厚く形成されたのち凸部が除去さ
れる平坦化される。そうするとスルーホールを設ける部
分（下層の配線上）の層間絶縁膜の厚みはヒューズ上よ
り薄くなっている。そこで、スルーホールをエッチング
形成するに際してヒューズ上の層間絶縁膜を減膜するエ
ッチングを行なうがスルーホールを形成するのに適当な
時間のエッチングを行なってもヒューズ上にはまだその
層間絶縁膜の一部がが残っている。残り代を適当な量
（例えば完全にエッチオフ）にするためにマスクである
フォトレジスト膜の耐える範囲でオーバーエッチを行な
うことが出来る。そうすれば、パッド部を露出するエッ
チングに際してヒューズ上のカバー膜を除去した後に引
き続き行なうオーバーエッチは少なくてすむ。
【０００９】
【発明の実施の形態】この発明の製造方法が適用される
半導体装置は半導体基板上に冗長回路がつながったヒュ
ーズを設け、しかもその上層にそれぞれ層間絶縁膜を介
した配線がヒューズの上を避けて多層に設けられてい
て、その上にカバー膜を形成し、フォトレジスト膜をマ
スクにカバー膜をドライエッチングして上層の配線の一
部であるパッド部を露出させ、露出したパッド部に測定
針を接触させて特性を測定して結果によりヒューズの内
の切断すべきヒューズを確定し、そのヒューズにレーザ
光線をあてて切断するように構成したものである。
半導体装置は半導体基板上に冗長回路がつながったヒュ
ーズを設け、しかもその上層にそれぞれ層間絶縁膜を介
した配線がヒューズの上を避けて多層に設けられてい
て、その上にカバー膜を形成し、フォトレジスト膜をマ
スクにカバー膜をドライエッチングして上層の配線の一
部であるパッド部を露出させ、露出したパッド部に測定
針を接触させて特性を測定して結果によりヒューズの内
の切断すべきヒューズを確定し、そのヒューズにレーザ
光線をあてて切断するように構成したものである。
【００１０】それらの層間絶縁膜は平坦化処理の施され
るものであってもそうでなくても多層に重なるので厚い
ものとなり、ヒューズ上にすべて残っていたらレーザ光
線による切断加工がやり難いので薄くする必要がある。
そこでそれら層間絶縁膜にその上の配線とそれより下層
の配線とを接続するスルーホールをエッチング形成する
際にヒューズ上の層間絶縁膜もエッチングを行い薄くす
るものである。この減膜処理は全層間絶縁膜に付いて行
なうことができるが、必ずしもすべての層に行なう必要
はない。結果として所定の厚みに残るように適用する層
を選定すれば良い。適用する層に付いてもスルーホール
の深さ程度の減膜にとどめておくことも出来るし、マス
クとしているフォトレジスト膜が耐える範囲でオーバー
エッチして例えばその層をすべてエッチングしたり、さ
らに下の層を一部取り除くことも出来る。
るものであってもそうでなくても多層に重なるので厚い
ものとなり、ヒューズ上にすべて残っていたらレーザ光
線による切断加工がやり難いので薄くする必要がある。
そこでそれら層間絶縁膜にその上の配線とそれより下層
の配線とを接続するスルーホールをエッチング形成する
際にヒューズ上の層間絶縁膜もエッチングを行い薄くす
るものである。この減膜処理は全層間絶縁膜に付いて行
なうことができるが、必ずしもすべての層に行なう必要
はない。結果として所定の厚みに残るように適用する層
を選定すれば良い。適用する層に付いてもスルーホール
の深さ程度の減膜にとどめておくことも出来るし、マス
クとしているフォトレジスト膜が耐える範囲でオーバー
エッチして例えばその層をすべてエッチングしたり、さ
らに下の層を一部取り除くことも出来る。
【００１１】上記のようにヒューズの上の層間絶縁膜を
薄くしておくのでその上にカバー膜を形成してパッド部
を露出するエッチングに際してヒューズ上のカバー膜を
除去するだけでヒューズ切断に適した層間絶縁膜の厚み
にしたり、フォトレジスト膜が耐える範囲のオーバーエ
ッチにより所定の厚みにすることが出来る。
薄くしておくのでその上にカバー膜を形成してパッド部
を露出するエッチングに際してヒューズ上のカバー膜を
除去するだけでヒューズ切断に適した層間絶縁膜の厚み
にしたり、フォトレジスト膜が耐える範囲のオーバーエ
ッチにより所定の厚みにすることが出来る。
【００１２】
【実施例】この発明の一実施例を図面を用いて説明す
る。図１〜６は工程順に示す断面図ある。 （１）まず図１に示す形状の説明とそれまでの製造方法
を概略説明する。半導体基板１内には所定の不純物導入
領域（図示せず）が形成され、その上にはトランジスタ
のゲート電極（図示せず）や抵抗として機能する配線層
（図示せず）やそれらをや半導体基板の活性領域（図示
せず）結ぶ配線が例えばポリシリコン、高融点金属のシ
リサイド、それらの積層膜等でなり、複数層（例えば３
層）配線が形成されている。その中には特にゲート電極
（図示せす）と同じ層で形成したヒューズ２を含んでい
る。そしてそれらは層間絶縁膜３に埋没している。そし
て層間絶縁膜３は半導体基板１の表面から約１μｍの厚
みにＣＭＰ加工により平坦化されている。その上に第１
層Ａｌ配線４を０．５３μｍ厚で図示しない下層の導電
層に接続して形成する。Ａｌ配線はＣｕを含むものであ
るが上層のものも含み単にＡｌと称する。その後例えば
プラズマＣＶＤによるＳｉＯ2（以後Ｐ−ＳｉＯ2と略
す）、Ｏ3を含むガス中で成膜したＴＥＯＳＮＳＧ（以
下Ｏ3−ＴＥＯＳＮＳＧと略す）、Ｐ−ＳｉＯ2の３層構
造の絶縁膜を合計約１．６μｍ形成し、ＣＭＰにより第
１Ａｌ配線４上に約０．６μｍ残して平坦化して層間絶
縁膜５とする。次に第１Ａｌ配線４上にスルーホール
用、ヒューズ２上に減膜用の開口を有するフォトレジス
ト膜（図示せず）をマスクに異方性ドライエッチングに
より層間絶縁膜５をエッチングしてスルーホール６を形
成すると共にヒューズ２上の層間絶縁膜を減膜する。な
お、このエッチングは層間絶縁膜５がほとんどなくなる
かほんの少し残る程度にオーバーエッチする。具体的に
はこの場合０．９〜１．０μｍ減膜するエッチングを行
なう。マスク開口寸法はスルーホール部は０．５μｍ
□、ヒューズ上は３μｍ□である。こうして図１に示す
形状を得る。（２）次に全面にＴｉ／ＴｉＮの２層でな
る下地層（図示せず）をスパッタ法で形成し、その上に
ＣＶＤ法により全面にＷ膜を約０．５μｍ形成してスル
ーホール６内を埋め、全面エッチバックして平坦な部分
のＷを除去してスルーホール６を埋めるプラグ７を形成
する。この際ヒューズ２上の層間絶縁膜５の凹部側壁に
はＷが薄く側壁８として残る場合があるが底の部分は除
去される。その上に上下にＴｉＮ層（図示せず）を含む
第２層Ａｌ配線９を０．５μｍ厚でプラグ７により下層
の配線４に接続して形成する。このパターニングの際ヒ
ューズ２上の層間絶縁膜５の凹部側壁にはＡｌが薄く側
壁１０として残る場合があるが底の部分は除去される。
その上にＰ−ＳｉＯ2、Ｏ3−ＴＥＯＳＮＳＧ、Ｐ−Ｓｉ
Ｏ2の３層構造の絶縁膜を合計約１．９μｍ形成し、Ｃ
ＭＰにより第２Ａｌ配線９上に約１．０μｍ残して平坦
化して層間絶縁膜１１とする。ここで層間絶縁膜１１の
表面はヒューズ２の上では下地の凹部を反映する小さい
凹部が残っている。（図２参照） （３）次に第２Ａｌ配線９上にスルーホール用、ヒュー
ズ２上に減膜用の開口を有するフォトレジスト膜（図示
せず）をマスクに異方性ドライエッチングにより層間絶
縁膜１１をエッチンぐしてスルーホール１２を形成する
と共にヒューズ２上の層間絶縁膜を減膜する。なお、こ
のエッチングも層間絶縁膜１５がほとんどなくなるかほ
んの少し残る程度にオーバーエッチする。具体的にはこ
の場合１．５〜１．８μｍ減膜するエッチングを行な
う。マスク開口寸法は前の工程と同様にスルーホール部
は０．５μｍ□、ヒューズ上は３μｍ□である。（図３
参照） （４）次にプラグ７と同様にプラグ１３を形成し、第２
Ａｌ配線と同様に第３Ａｌ配線１４を形成し、層間絶縁
膜１１と同様に層間絶縁膜１５を形成し、スルーホール
１２と同様に第３Ａｌ配線１４上にスルーホール１３を
形成すると共にヒューズ２上の層間絶縁膜を減膜して図
４に示す形状を得る。但し、ここでのＡｌ配線１４の厚
みは１．０μｍで、層間絶縁膜１５は合計約２．４μｍ
に形成し、ＣＭＰにより第３Ａｌ配線１４上に約１．０
μｍ残して平坦化したものであり、スルーホール形成の
エッチングは１．５〜１．８μｍ程度膜減りするような
オーバーエッチをする。マスク開口寸法は前の工程と同
様にスルーホール部は０．５μｍ□、ヒューズ上は３μ
ｍ□である。 （５）次にプラグ７と同様にプラグ１７を形成し、第２
Ａｌ配線９と同様に第４Ａｌ配線１８を形成する。但
し、ここでのＡｌ配線１８の厚みは１．６μｍである。
Ａｌの膜厚が厚いのでパターニングの際にヒューズ２上
の層間絶縁膜の凹部側壁にはＡｌが残っても良いが底に
は残らないようにオーバー気味にエッチングする。次に
プラズマＣＶＤにより全面にＳｉＯＮを０．８μｍ形成
しカバー膜１９とする。（図５参照） （６）次に第４Ａｌ配線１８で形成されているパッドの
部分とヒューズ２の上部とを開口するフォトレジスト膜
２０をマスクにドライエッチングでカバー膜１９をエッ
チングして第４Ａｌ配線１８のパッド部を開口すると共
に層間絶縁膜１５，１１，５のヒューズ２上部の残膜１
５ａ，１１ａ，５ａをエッチング除去し、層間絶縁膜３
も一部エッチングしてヒューズ２の上に０．８μｍ程度
の残るようにオーバーエッチする。 （７）次に開口されたパッドに測定針を接触して特性を
測定して必要なヒューズ切断個所を決定し、そのヒュー
ズ２に層間絶縁膜３を通してレーザ光線を照射して切断
し、その後特性検査その他必要な工程をへて半導体装置
が完成する。
る。図１〜６は工程順に示す断面図ある。 （１）まず図１に示す形状の説明とそれまでの製造方法
を概略説明する。半導体基板１内には所定の不純物導入
領域（図示せず）が形成され、その上にはトランジスタ
のゲート電極（図示せず）や抵抗として機能する配線層
（図示せず）やそれらをや半導体基板の活性領域（図示
せず）結ぶ配線が例えばポリシリコン、高融点金属のシ
リサイド、それらの積層膜等でなり、複数層（例えば３
層）配線が形成されている。その中には特にゲート電極
（図示せす）と同じ層で形成したヒューズ２を含んでい
る。そしてそれらは層間絶縁膜３に埋没している。そし
て層間絶縁膜３は半導体基板１の表面から約１μｍの厚
みにＣＭＰ加工により平坦化されている。その上に第１
層Ａｌ配線４を０．５３μｍ厚で図示しない下層の導電
層に接続して形成する。Ａｌ配線はＣｕを含むものであ
るが上層のものも含み単にＡｌと称する。その後例えば
プラズマＣＶＤによるＳｉＯ2（以後Ｐ−ＳｉＯ2と略
す）、Ｏ3を含むガス中で成膜したＴＥＯＳＮＳＧ（以
下Ｏ3−ＴＥＯＳＮＳＧと略す）、Ｐ−ＳｉＯ2の３層構
造の絶縁膜を合計約１．６μｍ形成し、ＣＭＰにより第
１Ａｌ配線４上に約０．６μｍ残して平坦化して層間絶
縁膜５とする。次に第１Ａｌ配線４上にスルーホール
用、ヒューズ２上に減膜用の開口を有するフォトレジス
ト膜（図示せず）をマスクに異方性ドライエッチングに
より層間絶縁膜５をエッチングしてスルーホール６を形
成すると共にヒューズ２上の層間絶縁膜を減膜する。な
お、このエッチングは層間絶縁膜５がほとんどなくなる
かほんの少し残る程度にオーバーエッチする。具体的に
はこの場合０．９〜１．０μｍ減膜するエッチングを行
なう。マスク開口寸法はスルーホール部は０．５μｍ
□、ヒューズ上は３μｍ□である。こうして図１に示す
形状を得る。（２）次に全面にＴｉ／ＴｉＮの２層でな
る下地層（図示せず）をスパッタ法で形成し、その上に
ＣＶＤ法により全面にＷ膜を約０．５μｍ形成してスル
ーホール６内を埋め、全面エッチバックして平坦な部分
のＷを除去してスルーホール６を埋めるプラグ７を形成
する。この際ヒューズ２上の層間絶縁膜５の凹部側壁に
はＷが薄く側壁８として残る場合があるが底の部分は除
去される。その上に上下にＴｉＮ層（図示せず）を含む
第２層Ａｌ配線９を０．５μｍ厚でプラグ７により下層
の配線４に接続して形成する。このパターニングの際ヒ
ューズ２上の層間絶縁膜５の凹部側壁にはＡｌが薄く側
壁１０として残る場合があるが底の部分は除去される。
その上にＰ−ＳｉＯ2、Ｏ3−ＴＥＯＳＮＳＧ、Ｐ−Ｓｉ
Ｏ2の３層構造の絶縁膜を合計約１．９μｍ形成し、Ｃ
ＭＰにより第２Ａｌ配線９上に約１．０μｍ残して平坦
化して層間絶縁膜１１とする。ここで層間絶縁膜１１の
表面はヒューズ２の上では下地の凹部を反映する小さい
凹部が残っている。（図２参照） （３）次に第２Ａｌ配線９上にスルーホール用、ヒュー
ズ２上に減膜用の開口を有するフォトレジスト膜（図示
せず）をマスクに異方性ドライエッチングにより層間絶
縁膜１１をエッチンぐしてスルーホール１２を形成する
と共にヒューズ２上の層間絶縁膜を減膜する。なお、こ
のエッチングも層間絶縁膜１５がほとんどなくなるかほ
んの少し残る程度にオーバーエッチする。具体的にはこ
の場合１．５〜１．８μｍ減膜するエッチングを行な
う。マスク開口寸法は前の工程と同様にスルーホール部
は０．５μｍ□、ヒューズ上は３μｍ□である。（図３
参照） （４）次にプラグ７と同様にプラグ１３を形成し、第２
Ａｌ配線と同様に第３Ａｌ配線１４を形成し、層間絶縁
膜１１と同様に層間絶縁膜１５を形成し、スルーホール
１２と同様に第３Ａｌ配線１４上にスルーホール１３を
形成すると共にヒューズ２上の層間絶縁膜を減膜して図
４に示す形状を得る。但し、ここでのＡｌ配線１４の厚
みは１．０μｍで、層間絶縁膜１５は合計約２．４μｍ
に形成し、ＣＭＰにより第３Ａｌ配線１４上に約１．０
μｍ残して平坦化したものであり、スルーホール形成の
エッチングは１．５〜１．８μｍ程度膜減りするような
オーバーエッチをする。マスク開口寸法は前の工程と同
様にスルーホール部は０．５μｍ□、ヒューズ上は３μ
ｍ□である。 （５）次にプラグ７と同様にプラグ１７を形成し、第２
Ａｌ配線９と同様に第４Ａｌ配線１８を形成する。但
し、ここでのＡｌ配線１８の厚みは１．６μｍである。
Ａｌの膜厚が厚いのでパターニングの際にヒューズ２上
の層間絶縁膜の凹部側壁にはＡｌが残っても良いが底に
は残らないようにオーバー気味にエッチングする。次に
プラズマＣＶＤにより全面にＳｉＯＮを０．８μｍ形成
しカバー膜１９とする。（図５参照） （６）次に第４Ａｌ配線１８で形成されているパッドの
部分とヒューズ２の上部とを開口するフォトレジスト膜
２０をマスクにドライエッチングでカバー膜１９をエッ
チングして第４Ａｌ配線１８のパッド部を開口すると共
に層間絶縁膜１５，１１，５のヒューズ２上部の残膜１
５ａ，１１ａ，５ａをエッチング除去し、層間絶縁膜３
も一部エッチングしてヒューズ２の上に０．８μｍ程度
の残るようにオーバーエッチする。 （７）次に開口されたパッドに測定針を接触して特性を
測定して必要なヒューズ切断個所を決定し、そのヒュー
ズ２に層間絶縁膜３を通してレーザ光線を照射して切断
し、その後特性検査その他必要な工程をへて半導体装置
が完成する。
【００１３】この実施例によれば各層間絶縁膜上に設け
る配線を下層の配線と接続するためのスルーホールを開
口するエッチング工程で同時にヒューズ上の層間絶縁膜
をエッチング減膜しておくので最終カバー膜を形成した
際の絶縁膜の合計膜厚が薄くなり、パッド部分にカバー
膜の開口を設けるフォトレジスト膜でヒューズ上のカバ
ー膜に開口を設けると共に層間絶縁膜を薄くするエッチ
ングを行なってもエッチング時間はさほど長くなくフォ
トレジスト膜は耐えることが出来る。
る配線を下層の配線と接続するためのスルーホールを開
口するエッチング工程で同時にヒューズ上の層間絶縁膜
をエッチング減膜しておくので最終カバー膜を形成した
際の絶縁膜の合計膜厚が薄くなり、パッド部分にカバー
膜の開口を設けるフォトレジスト膜でヒューズ上のカバ
ー膜に開口を設けると共に層間絶縁膜を薄くするエッチ
ングを行なってもエッチング時間はさほど長くなくフォ
トレジスト膜は耐えることが出来る。
【００１４】上記の実施例によれば複数の層間絶縁膜に
対してそれらにスルーホールを設けるエッチングの際に
ヒューズ上も同時にエッチングし、しかもそのマスクで
あるフォトレジスト膜が耐える範囲ではあるがオーバー
エッチにより適当な厚みに減膜しているので、カバーマ
スクの開口時点でのオーバーエッチはフォトレジスト膜
の耐える時間内となる。
対してそれらにスルーホールを設けるエッチングの際に
ヒューズ上も同時にエッチングし、しかもそのマスクで
あるフォトレジスト膜が耐える範囲ではあるがオーバー
エッチにより適当な厚みに減膜しているので、カバーマ
スクの開口時点でのオーバーエッチはフォトレジスト膜
の耐える時間内となる。
【００１５】
【発明の効果】以上説明のように本発明の製造方法によ
ればヒューズより上層に多層の配線が設けられてもヒュ
ーズ上の層間絶縁膜を薄くできるのでレーザー光線によ
るヒューズの切断工事のために層間絶縁膜エッチング減
膜するのを中断してフォトレジスト膜を形成しなおすよ
うな煩雑な工程とする必要が無い。
ればヒューズより上層に多層の配線が設けられてもヒュ
ーズ上の層間絶縁膜を薄くできるのでレーザー光線によ
るヒューズの切断工事のために層間絶縁膜エッチング減
膜するのを中断してフォトレジスト膜を形成しなおすよ
うな煩雑な工程とする必要が無い。
【図１】 この発明の一実施例を工程順に示す断面図の
最初の図面である。
最初の図面である。
【図２】 同２番目の図面である。
【図３】 同３番目の図面である。
【図４】 同４番目の図面である。
【図５】 同５番目の図面である。
【図６】 同６番目の図面である。
【図７】 従来の例を示す断面図である。
【図８】 課題を説明するための断面である。
１ 半導体基板 ２ ヒューズ ３，５，１１，１５ 層間絶縁膜 ４，９，１４，１８ 第１，第２，第３，第４Ａｌ配線
（配線） １９ カバー膜 ２０ フォトレジスト ６，１２，１６ スルーホール
（配線） １９ カバー膜 ２０ フォトレジスト ６，１２，１６ スルーホール
Claims (4)
- 【請求項１】半導体基板上にヒューズを設け、 その上層にそれぞれ層間絶縁膜を介した配線を前記ヒュ
ーズの上を避けて複数層形成し、 その上にカバー膜を形成し、 フォトレジスト膜をマスクに前記カバー膜をドライエッ
チングしてパッド部を露出させ、 露出したパッド部に測定針を接触させて特性を測定して
結果により前記ヒューズの内の切断すべきヒューズを確
定し、 そのヒューズにレーザ光線をあてて切断する半導体装置
の製造方法において、 前記層間絶縁膜にその上の配線とそれより下層の配線と
を接続するスルーホールをエッチング形成するに際して
前記ヒューズ上の層間絶縁膜を減膜するエッチングを行
い、 前記パッド部を露出するエッチングに際して前記ヒュー
ズ上のカバー膜を除去することを特徴とする半導体装置
の製造方法。 - 【請求項２】前記スルーホールをエッチング形成するに
際して前記ヒューズ上の層間絶縁膜を減膜するエッチン
グを行う層間絶縁膜が複数層である請求項１に記載の半
導体装置の製造方法。 - 【請求項３】前記層間絶縁膜は厚く形成されたのち凸部
が除去される平坦化処理が施されて形成された層を含ん
でいることを特徴とする請求項１又は２に記載の半導体
装置の製造方法。 - 【請求項４】前記パッド部を露出するエッチングに際し
て前記ヒューズ上のカバー膜を除去した後引き続き同じ
マスクでヒューズ上の層間絶縁膜を減膜するエッチング
を行なうことを特徴とする請求項１、２、または３に記
載の半導体装置の製造方法。
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| KR1019990016762A KR100297141B1 (ko) | 1998-05-11 | 1999-05-11 | 대규모 집적 반도체 장치의 다층배선구조를 형성하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12692898A JP3239843B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JPH11330251A JPH11330251A (ja) | 1999-11-30 |
| JP3239843B2 true JP3239843B2 (ja) | 2001-12-17 |
Family
ID=14947378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12692898A Expired - Fee Related JP3239843B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
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| JP4801296B2 (ja) * | 2001-09-07 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2005062363A1 (en) * | 2003-12-23 | 2005-07-07 | Systems On Silicon Manufacturing Co. Pte. Ltd. | Method of etching a semiconductor device |
| JP4735835B2 (ja) * | 2006-02-07 | 2011-07-27 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US7622395B2 (en) * | 2006-12-27 | 2009-11-24 | United Microelectronics Corp. | Two-step method for etching a fuse window on a semiconductor substrate |
| TWI387025B (zh) * | 2009-02-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 具有熔絲元件之半導體裝置之製造方法 |
| CN103177973B (zh) * | 2011-12-21 | 2016-03-30 | 北大方正集团有限公司 | 一种加厚压焊块的制作方法 |
| US8871596B2 (en) | 2012-07-23 | 2014-10-28 | International Business Machines Corporation | Method of multiple patterning to form semiconductor devices |
| EP3050082B1 (en) | 2013-09-25 | 2021-05-05 | 3M Innovative Properties Company | System for polishing a substrate |
| EP3564744B1 (en) | 2016-12-27 | 2022-03-02 | LG Chem, Ltd. | Method of forming wired part of chromatic liquid crystal device and chromatic liquid crystal device |
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| US5578517A (en) * | 1994-10-24 | 1996-11-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of forming a highly transparent silicon rich nitride protective layer for a fuse window |
| US6054340A (en) * | 1997-06-06 | 2000-04-25 | Motorola, Inc. | Method for forming a cavity capable of accessing deep fuse structures and device containing the same |
| JPH118305A (ja) * | 1997-06-13 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5989784A (en) * | 1998-04-06 | 1999-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etch recipe for embedded DRAM passivation with etch stopping layer scheme |
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1998
- 1998-05-11 JP JP12692898A patent/JP3239843B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-10 US US09/309,252 patent/US6194318B1/en not_active Expired - Lifetime
- 1999-05-11 KR KR1019990016762A patent/KR100297141B1/ko not_active IP Right Cessation
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