JP2004165526A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】配線のエレクトロマイグレーション耐性を向上させる。
【解決手段】プラグ13aの上部を層間絶縁膜9bの上面から突出させる。そして、層間絶縁膜9b上に形成された第2層配線11bの厚さ方向にプラグ13aの上部を突出させる。第2層配線11bは、導体膜11b1〜11b3の3層構造を有しており、上下の導体膜11b1,11b3は高融点金属系材料からなり、それらの間の導体膜11b2はアルミニウム系材料からなる。さらに、プラグ13aの直上に平面的に重なるようにプラグ13bを配置する。プラグ13a,13bの間には、第2層配線11bのアルミニウム系材料からなる導体膜11b2を介在させず、高融点金属系材料からなる導体膜11b1,11b3のみを介在させる。
【選択図】 図7
【解決手段】プラグ13aの上部を層間絶縁膜9bの上面から突出させる。そして、層間絶縁膜9b上に形成された第2層配線11bの厚さ方向にプラグ13aの上部を突出させる。第2層配線11bは、導体膜11b1〜11b3の3層構造を有しており、上下の導体膜11b1,11b3は高融点金属系材料からなり、それらの間の導体膜11b2はアルミニウム系材料からなる。さらに、プラグ13aの直上に平面的に重なるようにプラグ13bを配置する。プラグ13a,13bの間には、第2層配線11bのアルミニウム系材料からなる導体膜11b2を介在させず、高融点金属系材料からなる導体膜11b1,11b3のみを介在させる。
【選択図】 図7
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、半導体装置の配線形成方法および配線構造に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体装置の配線技術については、例えば特開平7−235596号公報に記載があり、導電層上にアルミニウム系合金層が堆積されることで形成された下層配線と、下層配線を覆う層間絶縁膜と、その層間絶縁膜および下層配線のアルミニウム系合金層を貫通し上記導電層に達する開口部と、一部が上記開口部内に埋め込まれるように上記層間絶縁膜上に形成された上層配線とからなる配線構造が開示されている。また、例えば特開2000−208617号公報や特開平10−189748号公報には、プラグと配線との位置合わせずれによる抵抗の増大を抑えるべく、プラグが上層の配線を貫通する構造が開示されている。また、例えば特開平11−214506号公報には、プラグとその上に重なる配線との間に平面的な位置ずれが生じていると、その配線のパターニング時にプラグの一部が露出してエッチングされ、プラグでの抵抗増大やエレクトロマイグレーション耐性の低下が生じるので、それを抑制すべく、絶縁膜に開口されたビアホールを埋め込むようにチタン膜およびアルミニウム膜を下方から順に堆積した後、そのチタン膜およびアルミニウム膜をパターニングする際に、アルミニウム膜をエッチングしたところで下層のチタン膜が残されるように一旦エッチングをストップさせ、続いてアルミニウム膜側壁とチタン膜とで形成される角部にサイドウォールを形成した後、サイドウォールから露出されるチタン膜をエッチングする方法が開示されている。
【0003】
【発明が解決しようとする課題】
ところが、上記配線技術においては、以下の課題があることを本発明者は見出した。
【0004】
すなわち、異層の接続部が、断面的に配線部を介して平面的な位置を同じくして重なる箇所では配線のエレクトロマイグレーションやストレスマイグレーション等のようなマイグレーション耐性が低いという問題がある。このため、通常の配線レイアウトでは、異層の接続部が重ならないように配置するが、配線の面積が増大し集積度が低下する問題がある。また、自動配線の適用が困難となるという問題がある。
【0005】
本発明の目的は、配線のマイグレーション耐性を向上させることのできる技術を提供することにある。
【0006】
また、本発明の他の目的は、配線の集積度を向上させることのできる技術を提供することにある。
【0007】
また、本発明のさらに他の目的は、配線設計を容易にすることのできる技術を提供することにある。
【0008】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
すなわち、本発明は、互いに異なる層に設けられ、かつ、平面的に少なくとも一部が重なるように配置された第1接続部および第2接続部の少なくとも一方の一部が、前記第1接続部および第2接続部の間に設けられた配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の一部を介して接続されている構成を有するものである。
【0011】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0012】
(実施の形態1)
ウエハ1の主面上には、nチャネル型のMIS・FET(以下、nMISと略す)およびpチャネル型のMIS・FET(以下、pMISと略す)を覆うように層間絶縁膜9aが堆積されている。層間絶縁膜9aは、例えば酸化シリコン膜からなり、その一部には基板(半導体領域)の一部が露出するようなコンタクトホール10が形成されている。また、層間絶縁膜9aの上面上には、第1層配線11aが形成されている。第1層配線11aは、上記コンタクトホール10を通じて半導体領域と電気的に接続されている。コンタクトホール10は、例えばタングステン等のような高融点金属により埋め込まれている。導体膜11a3は、主配線材料であり、例えばアルミニウム、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅合金(アルミニウム系材料、以下、アルミニウム等という)からなる。この導体膜11a3の上下には、例えばタングステン、チタン(Ti)、窒化チタン(TiN)等のような高融点材料による導体膜11a1,11a4の積層膜が形成されることもある。配線主材料である導体膜11a3は、上記タングステン、チタンまたは窒化チタンに比べて融点が低く、またエレクトロマイグーレション(Electro−Migration 以下、EMという)耐性が低い材料からなる。
【0013】
また、層間絶縁膜9a上には、上記第1層配線11aを覆うように層間絶縁膜(第1絶縁膜)9bが堆積されている。層間絶縁膜9bは、例えば酸化シリコン膜からなる。この層間絶縁膜9bには、第1層配線11aの導体膜11a4の上面一部が露出されるような平面略円形状のスルーホール(第1の孔)12aが形成されている。
【0014】
次に、ウエハ1上に、図2に示すように、スルーホール12a内にプラグ(第1接続部)13aを形成する。プラグ13aは、上記タングステン等のような高融点金属膜からなり、プラグ13aの底部が第1層配線11aの導体膜11a4と接した状態で電気的に接続されている。続いて、層間絶縁膜9bの上部を図3に示すようにエッチング法によってエッチバックすることにより、プラグ13aの上部を層間絶縁膜9bの上面から突出させる。この時のエッチバックではエッチング時間等によってエッチング量、すなわち、プラグ13aの突出量を制御することが可能である。また、後述するように、層間絶縁膜9b上に、層間絶縁膜9bとは異なる材料のエッチバック用の層を形成して、この層を選択的にエッチングしてプラグ13aの上部を突出させても良い。また、層間絶縁膜9bの途中の位置、プラグ13aの突出させたい長さに合わせた位置に、層間絶縁膜9bとは異なる材料のエッチストッパ用の層を形成しておき、エッチストッパ用の層までの層間絶縁膜9bをエッチバックすることでプラグ13aを突出させても良い。いずれの場合もプラグ13aの突出量を高精度に制御できる。
【0015】
次いで、図4に示すように、ウエハ1の主面上の層間絶縁膜9b上にプラグ13aの突出部を覆うように導体膜11b1をスパッタリング法またはCVD法等によって堆積する。この導体膜11b1は、例えば上記導体膜11a1と同様の材料からなり、上記導体膜11a1と同様の機能を有している。この導体膜11b1は、プラグ13aの突出部の側面および上面と直接接した状態で被着されている。続いて、導体膜11b1上に導体膜11b2をスパッタリング法等によって堆積した後、その導体膜11b2の上部を、プラグ13a上面上の導体膜11b1の上面が露出する程度までCMP法等によって研磨する。この導体膜11b2は第2層配線11bの主配線材料であり、例えばアルミニウムまたはアルミニウム合金からなる。プラグ13aの上面には導体膜11b1が接した状態で残されている。続いて、導体膜11b1,11b2上に導体膜11b3をスパッタリング法またはCVD法等によって堆積する。この導体膜11b3は、例えば上記導体膜11a4と同様の材料からなり、導体膜11a4と同様の機能を有する。上記プラグ13aの上面上において導体膜11b3は導体膜11b1と直接接している。その後、フォトレジストパターンをエッチングマスクとして用いたドライエッチング法により、導体膜11b1〜11b3をパターニングすることにより、図5に示すように、第2層配線11bを形成する。本実施の形態によれば、プラグ13aを第2層配線11bの厚さ方向に突出させ、プラグ13aの上に導体膜11b1を形成したことにより、プラグ13aの径が実効的に増大したのと同等の効果を得ることができる。例としてプラグ13aの直径を0.2μm、導体膜11b1の厚さを0.1μmとすれば配線主材料との界面はプラグ13aの直径が0.4μmであるのと同等の界面の面積を得ることが可能であり、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13aと第2層配線11bとの接続部でのEM耐性を向上させることが可能となる。
【0016】
次いで、図6に示すように、層間絶縁膜9b上に第2層配線11bを覆うように層間絶縁膜(第2絶縁膜)9eをCVD法等によって堆積する。層間絶縁膜9eは、例えば酸化シリコン膜からなる。続いて、層間絶縁膜9eに、第2層配線11bの導体膜11b3の上面一部が露出するような平面略円形状のスルーホール(第2の孔)12bを形成する。
【0017】
次いで、図7に示すように、上記プラグ13aと同様に、スルーホール12b内にプラグ(第2接続部)13bを形成する。プラグ13bは、プラグ13aと同様の材料からなり、プラグ13bの上部は、プラグ13aと同様に層間絶縁膜9eの上面よりも突出している。このプラグ13bを、その少なくとも一部(ここではその大半)がプラグ13aの上面と平面的に重なるようにプラグ13aの直上に形成した場合には、プラグ13bは導体膜11b3,11b1を介してプラグ13aと接続されている。すなわち、上層のプラグ13bと、下層のプラグ13aとは、それらの間に、相対的に融点の低い導体膜11b2が介在されず、高融点金属の導体膜11b3,11b1が介在されて接続されている。続いて、前記第2層配線11bと同様に第3層配線11cを形成する。第3層配線11cの配線構造は第2層配線11bと同じである。すなわち、第3層配線11cは、導体膜11c1〜11c3を有している。最下層の導体膜11c1は、上記導体膜11a1,11b1と同様の材料からなり、上記導体膜11a1,11b1と同様の機能を有している。この導体膜11c1は、プラグ13bの突出部の側面および上面と直接接した状態で被着されている。また、導体膜11c1の上面にはプラグ13bの突出状態が反映されている。この導体膜11c1上の導体膜11c2は第3層配線11cの主配線材料であり、上記導体膜11a3,11b2と同様の材料で同様の構造で形成されている。導体膜11c1,11c2上の導体膜11c3は、例えば上記導体膜11a4,11b3と同様の材料からなり、導体膜11a4,11b3と同様の機能を有する。上記プラグ13bの上面上において導体膜11c3は導体膜11c1と直接接している。本実施の形態によれば、プラグ13bを第3層配線11cの厚さ方向に突出させたことにより、プラグ13bの突出上面と突出側面とを第3層配線11cと接触させることができ、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13bと第3層配線11cとの接続部でのEM耐性を向上させることが可能となる。また、プラグ13a,13bの間に、相対的に融点の低い導体膜11b2を介在せず、高融点金属の導体膜11b3,11b1のみを介在させる構造とすることにより、プラグ13a,13b間を貫通する電流は主配線材料(アルミニウム等)を通過しないため、プラグ13a,13bの接続部でのEM耐性を向上させることができる。そして、このため、プラグ13a上にプラグ13bを平面的に重ねて配置することができるので、配線の占有面積を低減でき、配線の集積度を向上させることができる。また、プラグ13a,13bの配置上の禁止事項を無くせるので、配線設計時の自動配線を容易にすることができる。
【0018】
このため、図8および図9に示すように、スタックドビア(Via)形成時のマイグレーション耐性が著しく向上する効果が生じる。図8および図9は、発明者が検討した技術(図8(a),(b))と、本願実施の形態(図9(a),(b))との接続部の構造を比較して示した説明図である。図8(a),(b)の配線構造でのスタックドビアにおいては、図8(b)に示すように、プラグ13a,13bに挟まれた配線主材料の導体膜11b2を貫通して電流が流れる。この時、配線主材料の貫通方向には高マイグレーション耐性材料を持つ導体膜11b1,11b3が形成されていないためマイグレーション耐性が著しく劣る。配線主材料をアルミニウム系材料としたままこれを防止するためには電流の通過する断面積を大きくする他に手段がないためスタックドビアに挟まれた導体膜11bの層の配線幅または配線長を大きく取る必要があり、このため半導体製品の集積度の向上が妨げられる。これに対して、本実施の形態で述べられた配線構造(図9(a),(b))を採用したスタックドビアを形成した場合においては、図9(b)に示すように、電流がスタックドビアで挟まれた配線中のマイグレーション耐性の低いアルミニウム系の配線主材料を通過する必要がないため、導体膜11bの層はレイアウトルールに従う最小寸法でデザイン可能となるため半導体製品の集積度の向上が可能となる。
【0019】
(実施の形態2)
図10〜図12は本実施の形態2の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【0020】
まず、前記実施の形態1の図1〜図3で説明した工程を経た後、図10に示すように、導体膜11b1〜11b3を下層から順に堆積する。本実施の形態2では、主配線材料である導体膜11b2を堆積後に研磨せず、その上に導体膜11b3を堆積する。このため、プラグ13a上において、導体膜11b1,11b3の間には、主配線材料である導体膜11b2が介在されている。そして、プラグ13a上の導体膜11b3の上面は、その他の領域よりも若干上方に突出されている。続いて、この導体膜11b1〜11b3を前記実施の形態1と同様にパターニングすることにより、図11に示すように、第2層配線11bを形成する。その後、前記実施の形態1と同様に層間絶縁膜9eを堆積し、その一部に前記実施の形態1と同様にスルーホール12bを形成する。本実施の形態2では、プラグ13a上部の配線材料が盛り上がっていることにより、プラグ13a上部周辺で配線材料の断面積が増加する。このため、前記実施の形態1で述べた等価ビア径の拡大と相まってプラグ13aから第2層配線11bの延在方向へ流れる電流によるEMDを緩和できる。また、配線中にプラグ13aの材料が侵入することに起因する配線抵抗の増大を緩和できる。続いて、前記実施の形態1と同様にして図12に示すようにプラグ13bおよび第3層配線11cを形成する。プラグ13bも同様に第3層配線11cの延在方向へ流れる電流のEMDを緩和できる。
【0021】
(実施の形態3)
図13〜図17は本実施の形態3の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【0022】
まず、図13に示すように、前記実施の形態1の図1で説明したのと同様に第1層配線11aを形成し、層間絶縁膜9bを堆積した後、フォトリソグラフィ並びにエッチング工程により平面略円形状のスルーホール(第1の孔)12cを形成する。この時、本実施の形態3では、スルーホール12cが第1層配線11aの導体膜11a4,11a3をも貫通し、最下層の導体膜11a1に達するようにする。すなわち、スルーホール12cの底面からは導体膜11a1が露出され、スルーホール12cの側面からは導体膜11a3,11a4も露出されている。
【0023】
次いで、図14に示すように、前記実施の形態1と同様にスルーホール12c内にプラグ13aを形成する。本実施の形態3では、プラグ13aの下部が第1層配線11aの厚さ方向に突き出している。すなわち、プラグ13aは、その下部の突出側面が導体膜11a3,11a4に接触され、プラグ13aの下面が導体膜11a1に接触されて、第1層配線11aと接続されている。したがって、本実施の形態3においても、プラグ13aの突出下面と突出側面とを第1層配線11aと接触させることができ、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13aと第1層配線11aとの接続部でのEM耐性を向上させることが可能となる。
【0024】
続いて、前記実施の形態1と同様に、層間絶縁膜9bおよびプラグ13a上に導体膜11b1〜11b3を堆積した後、前記実施の形態1と同様に導体膜11b1〜11b3をパターニングすることにより、図15に示すように、第2層配線11bを形成する。前記実施の形態1ではプラグ13a形成後、層間絶縁膜9bをエッチバックすることでプラグ13aの上部を突出させたが、本実施の形態3ではそのエッチバック工程を施さずプラグ13aの上部を突出させない例を示した。したがって、本実施の形態3では、第2層配線11bの底面の導体膜11b1がプラグ13aの上面のみと接触されて、第2層配線11bとプラグ13aとが電気的に接続されている。その後、前記実施の形態1と同様に、層間絶縁膜9eを堆積した後、図16に示すように、スルーホール(第2の孔)12dを形成する。この時、本実施の形態3では、スルーホール12dが第2層配線11bの導体膜11b3,11b2をも貫通し、最下層の導体膜11b1に達するようにする。すなわち、スルーホール12dの底面からは導体膜11b1が露出され、スルーホール12dの側面からは導体膜11b2,11b3も露出されている。
【0025】
次いで、図16に示すように、前記実施の形態1と同様にスルーホール12d内にプラグ13bを形成する。本実施の形態3では、プラグ13bの下部が第2層配線11bの厚さ方向に突き出している。すなわち、プラグ13bは、その下部の突出側面が導体膜11b2,11b3に接触され、プラグ13bの下面が導体膜11b1に接触されて、第2層配線11bと接続されている。したがって、本実施の形態3においても、プラグ13bの突出下面と突出側面とを第2層配線11bと接触させることができ、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13bと第2層配線11bとの接続部でのEM耐性を向上させることが可能となる。また、本実施の形態3においても、プラグ13a,13bの間に、相対的に融点の低い導体膜11b2を介在せず、高融点金属の導体膜11b1のみを介在させる構造とすることにより、プラグ13a,13b間を貫通する電流は主配線材料(アルミニウム等)を通過しないため、プラグ13a,13bの接続部でのEM耐性を向上させることができる。そして、このため、プラグ13a上にプラグ13bを平面的に重ねて配置することができるので、配線の占有面積を低減でき、配線の集積度を向上させることができる。また、プラグ13a,13bの配置上の禁止事項を無くせるので、配線設計時の自動配線を容易にすることができる。
【0026】
続いて、前記実施の形態1と同様に、層間絶縁膜9eおよびプラグ13b上に導体膜11c1〜11c3を堆積した後、前記実施の形態1と同様に導体膜11c1〜11c3をパターニングすることにより、図17に示すように、第3層配線11cを形成する。前記実施の形態1ではプラグ13b形成後、層間絶縁膜9eをエッチバックすることでプラグ13bの上部を突出させたが、本実施の形態3ではそのエッチバック工程を施さずプラグ13bの上部を突出させない例を示した。したがって、本実施の形態3では、第3層配線11cの底面の導体膜11c1がプラグ13bの上面のみと接触されて、第3層配線11cとプラグ13bとが電気的に接続されている。また、本実施の形態3では、第3層配線11cのプラグ13bが接続される部分でのEM耐性を向上させるべく、第3層配線11cの最下層の導体膜11c1の厚さが、前記実施の形態1の場合よりも厚くされている。また、第2層配線11bでは、プラグ13bの一部が第2層配線11bの厚さ方向に貫通する構造としたことによりプラグ13bの接続部でのEM耐性を向上させることができるので、第2層配線11bの最下層の導体膜11b1の厚さを第3層配線11cの最下層の導体膜11c1の厚さの半分程度にできる。これ以降の製造工程は前記実施の形態1と同じなので説明を省略する。
【0027】
本実施の形態3によれば、前記実施の形態1で得られた効果の他に、以下の効果を得ることができる。すなわち、プラグ13a,13bの上部を突出させるためのエッチバック工程を無くしたことにより、半導体装置の製造工程数を低減でき、半導体装置の製造時間の短縮および製造コストの低減を図ることができる。
【0028】
(実施の形態4)
図18〜図21は本実施の形態4の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【0029】
まず、図18に示すように、前記実施の形態1の図1で説明したのと同様に第1層配線11aを形成し、層間絶縁膜9bを堆積した後、前記実施の形態3と同様にスルーホール12cを形成し、そのスルーホール12c内に前記実施の形態3と同様にプラグ13aを形成する。プラグ13aの下部は、前記実施の形態3と同様に第1層配線11aの厚さ方向に突出されており、その突出底面は第1層配線11aの最下層の導体膜11a1と接触され、プラグ13aの突出側面は第1層配線11aの導体膜11a3,11a4と接触されている。これにより、前記実施の形態3と同様にEM耐性を向上できる。続いて、層間絶縁膜9bの上部をドライエッチング法等によってエッチバックすることにより、プラグ13aの上部を突出させる。その後、図19に示すように、前記実施の形態2と同様に層間絶縁膜9b上に第2層配線11bを形成する。プラグ13aの上部は、前記実施の形態2と同様に第2層配線11bの厚さ方向に突出されている。これにより、前記実施の形態1,2と同様にEM耐性を向上できる。この段階ではプラグ13a上に、第2層配線11bの主配線材料である導体膜11b2が残されている。
【0030】
次いで、図20に示すように、前記実施の形態1と同様に層間絶縁膜9eを堆積した後、前記実施の形態3と同様にスルーホール12dを形成し、そのスルーホール12d内に前記実施の形態3と同様にプラグ13bを形成する。プラグ13bは、その少なくとも一部(ここでは大半)が下層のプラグ13aと平面的に重なるように形成されている。プラグ13bの下部は、前記実施の形態3と同様に第2層配線11bの厚さ方向に突出されており、その突出底面は第2層配線11bの最下層の導体膜11b1と接触され、プラグ13bの突出側面は第2層配線11bの導体膜11b2,11b3と接触されている。これにより、前記実施の形態3と同様にEM耐性を向上できる。プラグ13bとプラグ13aとの間には、第2層配線11bの主配線材料である導体膜11b2は介在されていない。すなわち、プラグ13bは導体膜11b1のみを介してプラグ13aと接続されている。これにより、前記実施の形態1〜3と同様にEM耐性を向上できる。続いて、層間絶縁膜9eの上部をドライエッチング法等によってエッチバックすることにより、プラグ13bの上部を突出させる。その後、図21に示すように、層間絶縁膜9e上に第3層配線11cを形成する。プラグ13bの上部は、前記実施の形態2と同様に第3層配線11cの厚さ方向に突出されているが、ここでは、プラグ13b上に、第3層配線11cの主配線材料である導体膜11c2が残されている。第3層配線11cは、最上層配線であり、この第3層配線11cに対してその上層からプラグが接続されることもないので、プラグ13b上に導体膜11c2を残しておいてもEM上の問題も生じ難いし、プラグ13b上に導体膜11c2を残しておくことにより、第3層配線11cの配線抵抗を低減できる。これ以降の製造工程は前記実施の形態1と同様なので説明を省略する。
【0031】
本実施の形態4によれば、前記実施の形態1〜3で得られたのと同様の効果を得ることができる。
【0032】
(実施の形態5)
本実施の形態5では、プラグの上部を突出させる方法の変形例を説明する。図22および図23は、本実施の形態5の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0033】
本実施の形態5では、まず、図22に示すように、層間絶縁膜9b上にエッチバック用膜15をCVD法等により堆積する。エッチバック用膜15は、層間絶縁膜9bやプラグに対してエッチング選択比を大きくとれる材料からなり、例えば窒化シリコン膜(Si3N4等)、ポリシリコン膜または金属膜等からなる。続いて、前記実施の形態1等と同様に層間絶縁膜9bおよびエッチバック用膜15にスルーホール12aを形成した後、前記実施の形態1等と同様にスルーホール12a内にプラグ13aを形成する。その後、エッチバック用膜15を、図23に示すように、選択的にエッチング除去する。この時、エッチバック用膜15と層間絶縁膜9bとのエッチング選択比が大きくなるような条件でエッチングすることにより、エッチング制御性を向上できる。すなわち、プラグ13aの突出量をエッチバック用膜15の厚さで設定できる。したがって、プラグ13aの突出量の精度を向上させることができる。また、エッチバック用膜15を選択的にエッチングできるので、下層の層間絶縁膜9bの損傷および凹凸を低減できる。この時のエッチング方法は、ドライエッチングでもウエットエッチングでも良い。また、層間絶縁膜9bとエッチバック用膜15との中途にエッチングのストッパ膜を形成し、プラグ13aを形成後にストッパ膜より上層のエッチバック用膜15をストッパ膜までエッチングしてプラグ13aの上部を突出させた後に、ストッパ膜を除去することによっても同等の効果を得られることは言うまでもない。ストッパ膜を絶縁材料で形成した場合には、ストッパ膜を残したままの構造としても良い。これ以降は前記実施の形態1〜4と同様なので説明を省略する。
【0034】
本実施の形態5でも、前記実施の形態1〜4と同様の効果を得ることができる。
【0035】
(実施の形態6)
本実施の形態6では、配線構造の変形例を説明する。図24および図25は、本実施の形態6の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0036】
本実施の形態6では、まず、前記実施の形態1の図1〜図3や実施の形態5の図22および図23等と同様の工程を経た後、図24に示すように、層間絶縁膜9b上に導体膜11b1,11b2を前記実施の形態1と同様に堆積する。続いて、前記実施の形態1の図4で説明したのと同様に導体膜11b2の上部をCMP法により除去する。この時、本実施の形態6では、プラグ13a上面上に導体膜11b1が残されないように、すなわち、プラグ13aの上面が露出されるように、導体膜11b2を除去する。その後、導体膜11b1,11b2およびプラグ13a上面上に導体膜11b3を前記実施の形態1と同様に堆積する。このため、本実施の形態6では、プラグ13a上面に最上の導体膜11b3が直接接する構造となる。これ以降は、前記実施の形態1〜5と同様なので説明を省略する。
【0037】
本実施の形態6でも、前記実施の形態1〜5と同様の効果を得ることができる。
【0038】
(実施の形態7)
本実施の形態7では、配線構造の変形例を説明する。図26は本実施の形態7の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0039】
本実施の形態7では、図26に示すように、スルーホール12cが第1層配線11aにおける導体膜11a3の厚さ方向の途中深さ位置まで穿孔されている。このため、スルーホール12c内に埋め込まれたプラグ13aは、その下面が導体膜11a3に接した状態とされており、プラグ13aの下面と導体膜11a1との間には主配線材料の導体膜11a3が残されている。
【0040】
本実施の形態7によれば、前記実施の形態3,4と比較するとプラグ13aと第1層配線11aとの接続部分でのEM耐性は低下するものの通常の配線構造に比べればプラグ13aと第1層配線11aとの接続部分でのEM耐性を向上させることができる。
【0041】
(実施の形態8)
本実施の形態8では、配線構造の他の変形例を説明する。図27は、本実施の形態8の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0042】
本実施の形態8では、図27に示すように、スルーホール12cが第1層配線11aを完全に貫通している。このため、スルーホール12c内に埋め込まれたプラグ13aは、その下面が下層のストッパ膜16に接した状態とされており、プラグ13aと第1層配線11aとの接続はプラグ13a下部の配線内突出側面を通じてなされている。ストッパ膜16は、層間絶縁膜9aと第1層配線11aとの間に形成されており、スルーホール12cを穿孔する際の掘り過ぎを防止するための機能を有する膜で、その機能上、導体膜11a1,11a3,11a4に対してエッチング選択比を大きく取れる絶縁材料からなることが好ましい。
【0043】
本実施の形態8によれば、前記実施の形態1〜7と同様に、プラグ13aと第1層配線11aとの接続部でのEM耐性を向上させることができる。
【0044】
(実施の形態9)
本実施の形態9では、前記実施の形態4の変形例を説明する。図28は、本実施の形態9の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0045】
本実施の形態9では、図28に示すように、プラグ13bが下層のプラグ13aから離れた位置に形成されており、プラグ13aとは平面的に重ならないように形成されている。この例のようにプラグを上下に重ねない場合においても、プラグ13a,13bの上層の第2層配線11b、第3層配線11cに対する突出を、導体膜11b1,11c1の層の高マイグレーション耐性層によりプラグ13a,13bを被覆することによりプラグ13a,13bの径が等価的に増大したのと同等の効果を生むことができ、ビア接続部のマイグレーション耐性を向上することが可能である。
【0046】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0047】
例えば半導体装置内の全ての異層のプラグ同士を重ねて配置しなければならない訳ではなく、前記実施の形態1〜8で説明したように異層のプラグ同士を重ねて配置した箇所と、前記実施の形態9で説明したように異層のプラグ同士を重ねずに互いに離れるように配置した箇所とが同一の半導体装置内に混在されていても良い。この場合、通常の配線構造のみで構成される場合に比べて配線のEM耐性を向上させることができる。
【0048】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCMIS回路を有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばSRAM(Static Random Access Memory)またはフラッシュメモリ(EEPROM;Electric Erasable Programmable Read Only Memory)等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【0049】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0050】
すなわち、互いに異なる層に設けられ、かつ、平面的に少なくとも一部が重なるように配置された第1接続部および第2接続部の少なくとも一方の一部が、前記第1接続部および第2接続部の間に設けられた配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の一部を介して接続されている構成を有することにより、配線のマイグレーション耐性を向上させることができる。
【0051】
また、異層の第1、第2接続部が平面的に重なるように配置できるので、配線の集積度を向上させることができる。
【0052】
さらに、異層の第1、第2接続部が平面的に重なるように配置できるので、配線設計を容易にすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図2】図1に続く半導体装置の製造工程中における配線層の要部断面図である。
【図3】図2に続く半導体装置の製造工程中における配線層の要部断面図である。
【図4】図3に続く半導体装置の製造工程中における配線層の要部断面図である。
【図5】図4に続く半導体装置の製造工程中における配線層の要部断面図である。
【図6】図5に続く半導体装置の製造工程中における配線層の要部断面図である。
【図7】図6に続く半導体装置の製造工程中における配線層の要部断面図である。
【図8】異層ビアに挟まれた配線層を貫通する電流の説明図であって、(a),(b)は本発明者が検討した半導体装置の接続部の構成の説明図である。
【図9】異層ビアに挟まれた配線層を貫通する電流の説明図であって、(a),(b)は本発明の一実施の形態である半導体装置の接続部の構成の説明図である。
【図10】本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの配線層の要部断面図である。
【図11】図10に続く半導体装置の製造工程中における配線層の要部断面図である。
【図12】図11に続く半導体装置の製造工程中における配線層の要部断面図である。
【図13】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図14】図13に続く半導体装置の製造工程中における配線層の要部断面図である。
【図15】図14に続く半導体装置の製造工程中における配線層の要部断面図である。
【図16】図15に続く半導体装置の製造工程中における配線層の要部断面図である。
【図17】図16に続く半導体装置の製造工程中における配線層の要部断面図である。
【図18】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図19】図18に続く半導体装置の製造工程中における配線層の要部断面図である。
【図20】図19に続く半導体装置の製造工程中における配線層の要部断面図である。
【図21】図20に続く半導体装置の製造工程中における配線層の要部断面図である。
【図22】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図23】図22に続く半導体装置の製造工程中における配線層の要部断面図である。
【図24】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図25】図24に続く半導体装置の製造工程中における配線層の要部断面図である。
【図26】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図27】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図28】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【符号の説明】
9a,9b,9e 層間絶縁膜
10 コンタクトホール
11a 第1層配線
11a1,11a3,11a4 導体膜
11b 第2層配線
11b1〜11b3 導体膜
11c 第3層配線
11c1〜11c3 導体膜
12a〜12d スルーホール
13a プラグ(第1接続部)
13b プラグ(第2接続部)
15 エッチバック用膜
16 ストッパ膜
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、半導体装置の配線形成方法および配線構造に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体装置の配線技術については、例えば特開平7−235596号公報に記載があり、導電層上にアルミニウム系合金層が堆積されることで形成された下層配線と、下層配線を覆う層間絶縁膜と、その層間絶縁膜および下層配線のアルミニウム系合金層を貫通し上記導電層に達する開口部と、一部が上記開口部内に埋め込まれるように上記層間絶縁膜上に形成された上層配線とからなる配線構造が開示されている。また、例えば特開2000−208617号公報や特開平10−189748号公報には、プラグと配線との位置合わせずれによる抵抗の増大を抑えるべく、プラグが上層の配線を貫通する構造が開示されている。また、例えば特開平11−214506号公報には、プラグとその上に重なる配線との間に平面的な位置ずれが生じていると、その配線のパターニング時にプラグの一部が露出してエッチングされ、プラグでの抵抗増大やエレクトロマイグレーション耐性の低下が生じるので、それを抑制すべく、絶縁膜に開口されたビアホールを埋め込むようにチタン膜およびアルミニウム膜を下方から順に堆積した後、そのチタン膜およびアルミニウム膜をパターニングする際に、アルミニウム膜をエッチングしたところで下層のチタン膜が残されるように一旦エッチングをストップさせ、続いてアルミニウム膜側壁とチタン膜とで形成される角部にサイドウォールを形成した後、サイドウォールから露出されるチタン膜をエッチングする方法が開示されている。
【0003】
【発明が解決しようとする課題】
ところが、上記配線技術においては、以下の課題があることを本発明者は見出した。
【0004】
すなわち、異層の接続部が、断面的に配線部を介して平面的な位置を同じくして重なる箇所では配線のエレクトロマイグレーションやストレスマイグレーション等のようなマイグレーション耐性が低いという問題がある。このため、通常の配線レイアウトでは、異層の接続部が重ならないように配置するが、配線の面積が増大し集積度が低下する問題がある。また、自動配線の適用が困難となるという問題がある。
【0005】
本発明の目的は、配線のマイグレーション耐性を向上させることのできる技術を提供することにある。
【0006】
また、本発明の他の目的は、配線の集積度を向上させることのできる技術を提供することにある。
【0007】
また、本発明のさらに他の目的は、配線設計を容易にすることのできる技術を提供することにある。
【0008】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
すなわち、本発明は、互いに異なる層に設けられ、かつ、平面的に少なくとも一部が重なるように配置された第1接続部および第2接続部の少なくとも一方の一部が、前記第1接続部および第2接続部の間に設けられた配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の一部を介して接続されている構成を有するものである。
【0011】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0012】
(実施の形態1)
ウエハ1の主面上には、nチャネル型のMIS・FET(以下、nMISと略す)およびpチャネル型のMIS・FET(以下、pMISと略す)を覆うように層間絶縁膜9aが堆積されている。層間絶縁膜9aは、例えば酸化シリコン膜からなり、その一部には基板(半導体領域)の一部が露出するようなコンタクトホール10が形成されている。また、層間絶縁膜9aの上面上には、第1層配線11aが形成されている。第1層配線11aは、上記コンタクトホール10を通じて半導体領域と電気的に接続されている。コンタクトホール10は、例えばタングステン等のような高融点金属により埋め込まれている。導体膜11a3は、主配線材料であり、例えばアルミニウム、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅合金(アルミニウム系材料、以下、アルミニウム等という)からなる。この導体膜11a3の上下には、例えばタングステン、チタン(Ti)、窒化チタン(TiN)等のような高融点材料による導体膜11a1,11a4の積層膜が形成されることもある。配線主材料である導体膜11a3は、上記タングステン、チタンまたは窒化チタンに比べて融点が低く、またエレクトロマイグーレション(Electro−Migration 以下、EMという)耐性が低い材料からなる。
【0013】
また、層間絶縁膜9a上には、上記第1層配線11aを覆うように層間絶縁膜(第1絶縁膜)9bが堆積されている。層間絶縁膜9bは、例えば酸化シリコン膜からなる。この層間絶縁膜9bには、第1層配線11aの導体膜11a4の上面一部が露出されるような平面略円形状のスルーホール(第1の孔)12aが形成されている。
【0014】
次に、ウエハ1上に、図2に示すように、スルーホール12a内にプラグ(第1接続部)13aを形成する。プラグ13aは、上記タングステン等のような高融点金属膜からなり、プラグ13aの底部が第1層配線11aの導体膜11a4と接した状態で電気的に接続されている。続いて、層間絶縁膜9bの上部を図3に示すようにエッチング法によってエッチバックすることにより、プラグ13aの上部を層間絶縁膜9bの上面から突出させる。この時のエッチバックではエッチング時間等によってエッチング量、すなわち、プラグ13aの突出量を制御することが可能である。また、後述するように、層間絶縁膜9b上に、層間絶縁膜9bとは異なる材料のエッチバック用の層を形成して、この層を選択的にエッチングしてプラグ13aの上部を突出させても良い。また、層間絶縁膜9bの途中の位置、プラグ13aの突出させたい長さに合わせた位置に、層間絶縁膜9bとは異なる材料のエッチストッパ用の層を形成しておき、エッチストッパ用の層までの層間絶縁膜9bをエッチバックすることでプラグ13aを突出させても良い。いずれの場合もプラグ13aの突出量を高精度に制御できる。
【0015】
次いで、図4に示すように、ウエハ1の主面上の層間絶縁膜9b上にプラグ13aの突出部を覆うように導体膜11b1をスパッタリング法またはCVD法等によって堆積する。この導体膜11b1は、例えば上記導体膜11a1と同様の材料からなり、上記導体膜11a1と同様の機能を有している。この導体膜11b1は、プラグ13aの突出部の側面および上面と直接接した状態で被着されている。続いて、導体膜11b1上に導体膜11b2をスパッタリング法等によって堆積した後、その導体膜11b2の上部を、プラグ13a上面上の導体膜11b1の上面が露出する程度までCMP法等によって研磨する。この導体膜11b2は第2層配線11bの主配線材料であり、例えばアルミニウムまたはアルミニウム合金からなる。プラグ13aの上面には導体膜11b1が接した状態で残されている。続いて、導体膜11b1,11b2上に導体膜11b3をスパッタリング法またはCVD法等によって堆積する。この導体膜11b3は、例えば上記導体膜11a4と同様の材料からなり、導体膜11a4と同様の機能を有する。上記プラグ13aの上面上において導体膜11b3は導体膜11b1と直接接している。その後、フォトレジストパターンをエッチングマスクとして用いたドライエッチング法により、導体膜11b1〜11b3をパターニングすることにより、図5に示すように、第2層配線11bを形成する。本実施の形態によれば、プラグ13aを第2層配線11bの厚さ方向に突出させ、プラグ13aの上に導体膜11b1を形成したことにより、プラグ13aの径が実効的に増大したのと同等の効果を得ることができる。例としてプラグ13aの直径を0.2μm、導体膜11b1の厚さを0.1μmとすれば配線主材料との界面はプラグ13aの直径が0.4μmであるのと同等の界面の面積を得ることが可能であり、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13aと第2層配線11bとの接続部でのEM耐性を向上させることが可能となる。
【0016】
次いで、図6に示すように、層間絶縁膜9b上に第2層配線11bを覆うように層間絶縁膜(第2絶縁膜)9eをCVD法等によって堆積する。層間絶縁膜9eは、例えば酸化シリコン膜からなる。続いて、層間絶縁膜9eに、第2層配線11bの導体膜11b3の上面一部が露出するような平面略円形状のスルーホール(第2の孔)12bを形成する。
【0017】
次いで、図7に示すように、上記プラグ13aと同様に、スルーホール12b内にプラグ(第2接続部)13bを形成する。プラグ13bは、プラグ13aと同様の材料からなり、プラグ13bの上部は、プラグ13aと同様に層間絶縁膜9eの上面よりも突出している。このプラグ13bを、その少なくとも一部(ここではその大半)がプラグ13aの上面と平面的に重なるようにプラグ13aの直上に形成した場合には、プラグ13bは導体膜11b3,11b1を介してプラグ13aと接続されている。すなわち、上層のプラグ13bと、下層のプラグ13aとは、それらの間に、相対的に融点の低い導体膜11b2が介在されず、高融点金属の導体膜11b3,11b1が介在されて接続されている。続いて、前記第2層配線11bと同様に第3層配線11cを形成する。第3層配線11cの配線構造は第2層配線11bと同じである。すなわち、第3層配線11cは、導体膜11c1〜11c3を有している。最下層の導体膜11c1は、上記導体膜11a1,11b1と同様の材料からなり、上記導体膜11a1,11b1と同様の機能を有している。この導体膜11c1は、プラグ13bの突出部の側面および上面と直接接した状態で被着されている。また、導体膜11c1の上面にはプラグ13bの突出状態が反映されている。この導体膜11c1上の導体膜11c2は第3層配線11cの主配線材料であり、上記導体膜11a3,11b2と同様の材料で同様の構造で形成されている。導体膜11c1,11c2上の導体膜11c3は、例えば上記導体膜11a4,11b3と同様の材料からなり、導体膜11a4,11b3と同様の機能を有する。上記プラグ13bの上面上において導体膜11c3は導体膜11c1と直接接している。本実施の形態によれば、プラグ13bを第3層配線11cの厚さ方向に突出させたことにより、プラグ13bの突出上面と突出側面とを第3層配線11cと接触させることができ、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13bと第3層配線11cとの接続部でのEM耐性を向上させることが可能となる。また、プラグ13a,13bの間に、相対的に融点の低い導体膜11b2を介在せず、高融点金属の導体膜11b3,11b1のみを介在させる構造とすることにより、プラグ13a,13b間を貫通する電流は主配線材料(アルミニウム等)を通過しないため、プラグ13a,13bの接続部でのEM耐性を向上させることができる。そして、このため、プラグ13a上にプラグ13bを平面的に重ねて配置することができるので、配線の占有面積を低減でき、配線の集積度を向上させることができる。また、プラグ13a,13bの配置上の禁止事項を無くせるので、配線設計時の自動配線を容易にすることができる。
【0018】
このため、図8および図9に示すように、スタックドビア(Via)形成時のマイグレーション耐性が著しく向上する効果が生じる。図8および図9は、発明者が検討した技術(図8(a),(b))と、本願実施の形態(図9(a),(b))との接続部の構造を比較して示した説明図である。図8(a),(b)の配線構造でのスタックドビアにおいては、図8(b)に示すように、プラグ13a,13bに挟まれた配線主材料の導体膜11b2を貫通して電流が流れる。この時、配線主材料の貫通方向には高マイグレーション耐性材料を持つ導体膜11b1,11b3が形成されていないためマイグレーション耐性が著しく劣る。配線主材料をアルミニウム系材料としたままこれを防止するためには電流の通過する断面積を大きくする他に手段がないためスタックドビアに挟まれた導体膜11bの層の配線幅または配線長を大きく取る必要があり、このため半導体製品の集積度の向上が妨げられる。これに対して、本実施の形態で述べられた配線構造(図9(a),(b))を採用したスタックドビアを形成した場合においては、図9(b)に示すように、電流がスタックドビアで挟まれた配線中のマイグレーション耐性の低いアルミニウム系の配線主材料を通過する必要がないため、導体膜11bの層はレイアウトルールに従う最小寸法でデザイン可能となるため半導体製品の集積度の向上が可能となる。
【0019】
(実施の形態2)
図10〜図12は本実施の形態2の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【0020】
まず、前記実施の形態1の図1〜図3で説明した工程を経た後、図10に示すように、導体膜11b1〜11b3を下層から順に堆積する。本実施の形態2では、主配線材料である導体膜11b2を堆積後に研磨せず、その上に導体膜11b3を堆積する。このため、プラグ13a上において、導体膜11b1,11b3の間には、主配線材料である導体膜11b2が介在されている。そして、プラグ13a上の導体膜11b3の上面は、その他の領域よりも若干上方に突出されている。続いて、この導体膜11b1〜11b3を前記実施の形態1と同様にパターニングすることにより、図11に示すように、第2層配線11bを形成する。その後、前記実施の形態1と同様に層間絶縁膜9eを堆積し、その一部に前記実施の形態1と同様にスルーホール12bを形成する。本実施の形態2では、プラグ13a上部の配線材料が盛り上がっていることにより、プラグ13a上部周辺で配線材料の断面積が増加する。このため、前記実施の形態1で述べた等価ビア径の拡大と相まってプラグ13aから第2層配線11bの延在方向へ流れる電流によるEMDを緩和できる。また、配線中にプラグ13aの材料が侵入することに起因する配線抵抗の増大を緩和できる。続いて、前記実施の形態1と同様にして図12に示すようにプラグ13bおよび第3層配線11cを形成する。プラグ13bも同様に第3層配線11cの延在方向へ流れる電流のEMDを緩和できる。
【0021】
(実施の形態3)
図13〜図17は本実施の形態3の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【0022】
まず、図13に示すように、前記実施の形態1の図1で説明したのと同様に第1層配線11aを形成し、層間絶縁膜9bを堆積した後、フォトリソグラフィ並びにエッチング工程により平面略円形状のスルーホール(第1の孔)12cを形成する。この時、本実施の形態3では、スルーホール12cが第1層配線11aの導体膜11a4,11a3をも貫通し、最下層の導体膜11a1に達するようにする。すなわち、スルーホール12cの底面からは導体膜11a1が露出され、スルーホール12cの側面からは導体膜11a3,11a4も露出されている。
【0023】
次いで、図14に示すように、前記実施の形態1と同様にスルーホール12c内にプラグ13aを形成する。本実施の形態3では、プラグ13aの下部が第1層配線11aの厚さ方向に突き出している。すなわち、プラグ13aは、その下部の突出側面が導体膜11a3,11a4に接触され、プラグ13aの下面が導体膜11a1に接触されて、第1層配線11aと接続されている。したがって、本実施の形態3においても、プラグ13aの突出下面と突出側面とを第1層配線11aと接触させることができ、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13aと第1層配線11aとの接続部でのEM耐性を向上させることが可能となる。
【0024】
続いて、前記実施の形態1と同様に、層間絶縁膜9bおよびプラグ13a上に導体膜11b1〜11b3を堆積した後、前記実施の形態1と同様に導体膜11b1〜11b3をパターニングすることにより、図15に示すように、第2層配線11bを形成する。前記実施の形態1ではプラグ13a形成後、層間絶縁膜9bをエッチバックすることでプラグ13aの上部を突出させたが、本実施の形態3ではそのエッチバック工程を施さずプラグ13aの上部を突出させない例を示した。したがって、本実施の形態3では、第2層配線11bの底面の導体膜11b1がプラグ13aの上面のみと接触されて、第2層配線11bとプラグ13aとが電気的に接続されている。その後、前記実施の形態1と同様に、層間絶縁膜9eを堆積した後、図16に示すように、スルーホール(第2の孔)12dを形成する。この時、本実施の形態3では、スルーホール12dが第2層配線11bの導体膜11b3,11b2をも貫通し、最下層の導体膜11b1に達するようにする。すなわち、スルーホール12dの底面からは導体膜11b1が露出され、スルーホール12dの側面からは導体膜11b2,11b3も露出されている。
【0025】
次いで、図16に示すように、前記実施の形態1と同様にスルーホール12d内にプラグ13bを形成する。本実施の形態3では、プラグ13bの下部が第2層配線11bの厚さ方向に突き出している。すなわち、プラグ13bは、その下部の突出側面が導体膜11b2,11b3に接触され、プラグ13bの下面が導体膜11b1に接触されて、第2層配線11bと接続されている。したがって、本実施の形態3においても、プラグ13bの突出下面と突出側面とを第2層配線11bと接触させることができ、その接触面積(または電流透過断面積)を増大させることができるので、電流密度を低減でき、プラグ13bと第2層配線11bとの接続部でのEM耐性を向上させることが可能となる。また、本実施の形態3においても、プラグ13a,13bの間に、相対的に融点の低い導体膜11b2を介在せず、高融点金属の導体膜11b1のみを介在させる構造とすることにより、プラグ13a,13b間を貫通する電流は主配線材料(アルミニウム等)を通過しないため、プラグ13a,13bの接続部でのEM耐性を向上させることができる。そして、このため、プラグ13a上にプラグ13bを平面的に重ねて配置することができるので、配線の占有面積を低減でき、配線の集積度を向上させることができる。また、プラグ13a,13bの配置上の禁止事項を無くせるので、配線設計時の自動配線を容易にすることができる。
【0026】
続いて、前記実施の形態1と同様に、層間絶縁膜9eおよびプラグ13b上に導体膜11c1〜11c3を堆積した後、前記実施の形態1と同様に導体膜11c1〜11c3をパターニングすることにより、図17に示すように、第3層配線11cを形成する。前記実施の形態1ではプラグ13b形成後、層間絶縁膜9eをエッチバックすることでプラグ13bの上部を突出させたが、本実施の形態3ではそのエッチバック工程を施さずプラグ13bの上部を突出させない例を示した。したがって、本実施の形態3では、第3層配線11cの底面の導体膜11c1がプラグ13bの上面のみと接触されて、第3層配線11cとプラグ13bとが電気的に接続されている。また、本実施の形態3では、第3層配線11cのプラグ13bが接続される部分でのEM耐性を向上させるべく、第3層配線11cの最下層の導体膜11c1の厚さが、前記実施の形態1の場合よりも厚くされている。また、第2層配線11bでは、プラグ13bの一部が第2層配線11bの厚さ方向に貫通する構造としたことによりプラグ13bの接続部でのEM耐性を向上させることができるので、第2層配線11bの最下層の導体膜11b1の厚さを第3層配線11cの最下層の導体膜11c1の厚さの半分程度にできる。これ以降の製造工程は前記実施の形態1と同じなので説明を省略する。
【0027】
本実施の形態3によれば、前記実施の形態1で得られた効果の他に、以下の効果を得ることができる。すなわち、プラグ13a,13bの上部を突出させるためのエッチバック工程を無くしたことにより、半導体装置の製造工程数を低減でき、半導体装置の製造時間の短縮および製造コストの低減を図ることができる。
【0028】
(実施の形態4)
図18〜図21は本実施の形態4の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【0029】
まず、図18に示すように、前記実施の形態1の図1で説明したのと同様に第1層配線11aを形成し、層間絶縁膜9bを堆積した後、前記実施の形態3と同様にスルーホール12cを形成し、そのスルーホール12c内に前記実施の形態3と同様にプラグ13aを形成する。プラグ13aの下部は、前記実施の形態3と同様に第1層配線11aの厚さ方向に突出されており、その突出底面は第1層配線11aの最下層の導体膜11a1と接触され、プラグ13aの突出側面は第1層配線11aの導体膜11a3,11a4と接触されている。これにより、前記実施の形態3と同様にEM耐性を向上できる。続いて、層間絶縁膜9bの上部をドライエッチング法等によってエッチバックすることにより、プラグ13aの上部を突出させる。その後、図19に示すように、前記実施の形態2と同様に層間絶縁膜9b上に第2層配線11bを形成する。プラグ13aの上部は、前記実施の形態2と同様に第2層配線11bの厚さ方向に突出されている。これにより、前記実施の形態1,2と同様にEM耐性を向上できる。この段階ではプラグ13a上に、第2層配線11bの主配線材料である導体膜11b2が残されている。
【0030】
次いで、図20に示すように、前記実施の形態1と同様に層間絶縁膜9eを堆積した後、前記実施の形態3と同様にスルーホール12dを形成し、そのスルーホール12d内に前記実施の形態3と同様にプラグ13bを形成する。プラグ13bは、その少なくとも一部(ここでは大半)が下層のプラグ13aと平面的に重なるように形成されている。プラグ13bの下部は、前記実施の形態3と同様に第2層配線11bの厚さ方向に突出されており、その突出底面は第2層配線11bの最下層の導体膜11b1と接触され、プラグ13bの突出側面は第2層配線11bの導体膜11b2,11b3と接触されている。これにより、前記実施の形態3と同様にEM耐性を向上できる。プラグ13bとプラグ13aとの間には、第2層配線11bの主配線材料である導体膜11b2は介在されていない。すなわち、プラグ13bは導体膜11b1のみを介してプラグ13aと接続されている。これにより、前記実施の形態1〜3と同様にEM耐性を向上できる。続いて、層間絶縁膜9eの上部をドライエッチング法等によってエッチバックすることにより、プラグ13bの上部を突出させる。その後、図21に示すように、層間絶縁膜9e上に第3層配線11cを形成する。プラグ13bの上部は、前記実施の形態2と同様に第3層配線11cの厚さ方向に突出されているが、ここでは、プラグ13b上に、第3層配線11cの主配線材料である導体膜11c2が残されている。第3層配線11cは、最上層配線であり、この第3層配線11cに対してその上層からプラグが接続されることもないので、プラグ13b上に導体膜11c2を残しておいてもEM上の問題も生じ難いし、プラグ13b上に導体膜11c2を残しておくことにより、第3層配線11cの配線抵抗を低減できる。これ以降の製造工程は前記実施の形態1と同様なので説明を省略する。
【0031】
本実施の形態4によれば、前記実施の形態1〜3で得られたのと同様の効果を得ることができる。
【0032】
(実施の形態5)
本実施の形態5では、プラグの上部を突出させる方法の変形例を説明する。図22および図23は、本実施の形態5の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0033】
本実施の形態5では、まず、図22に示すように、層間絶縁膜9b上にエッチバック用膜15をCVD法等により堆積する。エッチバック用膜15は、層間絶縁膜9bやプラグに対してエッチング選択比を大きくとれる材料からなり、例えば窒化シリコン膜(Si3N4等)、ポリシリコン膜または金属膜等からなる。続いて、前記実施の形態1等と同様に層間絶縁膜9bおよびエッチバック用膜15にスルーホール12aを形成した後、前記実施の形態1等と同様にスルーホール12a内にプラグ13aを形成する。その後、エッチバック用膜15を、図23に示すように、選択的にエッチング除去する。この時、エッチバック用膜15と層間絶縁膜9bとのエッチング選択比が大きくなるような条件でエッチングすることにより、エッチング制御性を向上できる。すなわち、プラグ13aの突出量をエッチバック用膜15の厚さで設定できる。したがって、プラグ13aの突出量の精度を向上させることができる。また、エッチバック用膜15を選択的にエッチングできるので、下層の層間絶縁膜9bの損傷および凹凸を低減できる。この時のエッチング方法は、ドライエッチングでもウエットエッチングでも良い。また、層間絶縁膜9bとエッチバック用膜15との中途にエッチングのストッパ膜を形成し、プラグ13aを形成後にストッパ膜より上層のエッチバック用膜15をストッパ膜までエッチングしてプラグ13aの上部を突出させた後に、ストッパ膜を除去することによっても同等の効果を得られることは言うまでもない。ストッパ膜を絶縁材料で形成した場合には、ストッパ膜を残したままの構造としても良い。これ以降は前記実施の形態1〜4と同様なので説明を省略する。
【0034】
本実施の形態5でも、前記実施の形態1〜4と同様の効果を得ることができる。
【0035】
(実施の形態6)
本実施の形態6では、配線構造の変形例を説明する。図24および図25は、本実施の形態6の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0036】
本実施の形態6では、まず、前記実施の形態1の図1〜図3や実施の形態5の図22および図23等と同様の工程を経た後、図24に示すように、層間絶縁膜9b上に導体膜11b1,11b2を前記実施の形態1と同様に堆積する。続いて、前記実施の形態1の図4で説明したのと同様に導体膜11b2の上部をCMP法により除去する。この時、本実施の形態6では、プラグ13a上面上に導体膜11b1が残されないように、すなわち、プラグ13aの上面が露出されるように、導体膜11b2を除去する。その後、導体膜11b1,11b2およびプラグ13a上面上に導体膜11b3を前記実施の形態1と同様に堆積する。このため、本実施の形態6では、プラグ13a上面に最上の導体膜11b3が直接接する構造となる。これ以降は、前記実施の形態1〜5と同様なので説明を省略する。
【0037】
本実施の形態6でも、前記実施の形態1〜5と同様の効果を得ることができる。
【0038】
(実施の形態7)
本実施の形態7では、配線構造の変形例を説明する。図26は本実施の形態7の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0039】
本実施の形態7では、図26に示すように、スルーホール12cが第1層配線11aにおける導体膜11a3の厚さ方向の途中深さ位置まで穿孔されている。このため、スルーホール12c内に埋め込まれたプラグ13aは、その下面が導体膜11a3に接した状態とされており、プラグ13aの下面と導体膜11a1との間には主配線材料の導体膜11a3が残されている。
【0040】
本実施の形態7によれば、前記実施の形態3,4と比較するとプラグ13aと第1層配線11aとの接続部分でのEM耐性は低下するものの通常の配線構造に比べればプラグ13aと第1層配線11aとの接続部分でのEM耐性を向上させることができる。
【0041】
(実施の形態8)
本実施の形態8では、配線構造の他の変形例を説明する。図27は、本実施の形態8の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0042】
本実施の形態8では、図27に示すように、スルーホール12cが第1層配線11aを完全に貫通している。このため、スルーホール12c内に埋め込まれたプラグ13aは、その下面が下層のストッパ膜16に接した状態とされており、プラグ13aと第1層配線11aとの接続はプラグ13a下部の配線内突出側面を通じてなされている。ストッパ膜16は、層間絶縁膜9aと第1層配線11aとの間に形成されており、スルーホール12cを穿孔する際の掘り過ぎを防止するための機能を有する膜で、その機能上、導体膜11a1,11a3,11a4に対してエッチング選択比を大きく取れる絶縁材料からなることが好ましい。
【0043】
本実施の形態8によれば、前記実施の形態1〜7と同様に、プラグ13aと第1層配線11aとの接続部でのEM耐性を向上させることができる。
【0044】
(実施の形態9)
本実施の形態9では、前記実施の形態4の変形例を説明する。図28は、本実施の形態9の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【0045】
本実施の形態9では、図28に示すように、プラグ13bが下層のプラグ13aから離れた位置に形成されており、プラグ13aとは平面的に重ならないように形成されている。この例のようにプラグを上下に重ねない場合においても、プラグ13a,13bの上層の第2層配線11b、第3層配線11cに対する突出を、導体膜11b1,11c1の層の高マイグレーション耐性層によりプラグ13a,13bを被覆することによりプラグ13a,13bの径が等価的に増大したのと同等の効果を生むことができ、ビア接続部のマイグレーション耐性を向上することが可能である。
【0046】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0047】
例えば半導体装置内の全ての異層のプラグ同士を重ねて配置しなければならない訳ではなく、前記実施の形態1〜8で説明したように異層のプラグ同士を重ねて配置した箇所と、前記実施の形態9で説明したように異層のプラグ同士を重ねずに互いに離れるように配置した箇所とが同一の半導体装置内に混在されていても良い。この場合、通常の配線構造のみで構成される場合に比べて配線のEM耐性を向上させることができる。
【0048】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCMIS回路を有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばSRAM(Static Random Access Memory)またはフラッシュメモリ(EEPROM;Electric Erasable Programmable Read Only Memory)等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【0049】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0050】
すなわち、互いに異なる層に設けられ、かつ、平面的に少なくとも一部が重なるように配置された第1接続部および第2接続部の少なくとも一方の一部が、前記第1接続部および第2接続部の間に設けられた配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の一部を介して接続されている構成を有することにより、配線のマイグレーション耐性を向上させることができる。
【0051】
また、異層の第1、第2接続部が平面的に重なるように配置できるので、配線の集積度を向上させることができる。
【0052】
さらに、異層の第1、第2接続部が平面的に重なるように配置できるので、配線設計を容易にすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図2】図1に続く半導体装置の製造工程中における配線層の要部断面図である。
【図3】図2に続く半導体装置の製造工程中における配線層の要部断面図である。
【図4】図3に続く半導体装置の製造工程中における配線層の要部断面図である。
【図5】図4に続く半導体装置の製造工程中における配線層の要部断面図である。
【図6】図5に続く半導体装置の製造工程中における配線層の要部断面図である。
【図7】図6に続く半導体装置の製造工程中における配線層の要部断面図である。
【図8】異層ビアに挟まれた配線層を貫通する電流の説明図であって、(a),(b)は本発明者が検討した半導体装置の接続部の構成の説明図である。
【図9】異層ビアに挟まれた配線層を貫通する電流の説明図であって、(a),(b)は本発明の一実施の形態である半導体装置の接続部の構成の説明図である。
【図10】本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの配線層の要部断面図である。
【図11】図10に続く半導体装置の製造工程中における配線層の要部断面図である。
【図12】図11に続く半導体装置の製造工程中における配線層の要部断面図である。
【図13】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図14】図13に続く半導体装置の製造工程中における配線層の要部断面図である。
【図15】図14に続く半導体装置の製造工程中における配線層の要部断面図である。
【図16】図15に続く半導体装置の製造工程中における配線層の要部断面図である。
【図17】図16に続く半導体装置の製造工程中における配線層の要部断面図である。
【図18】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図19】図18に続く半導体装置の製造工程中における配線層の要部断面図である。
【図20】図19に続く半導体装置の製造工程中における配線層の要部断面図である。
【図21】図20に続く半導体装置の製造工程中における配線層の要部断面図である。
【図22】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図23】図22に続く半導体装置の製造工程中における配線層の要部断面図である。
【図24】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図25】図24に続く半導体装置の製造工程中における配線層の要部断面図である。
【図26】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図27】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図28】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【符号の説明】
9a,9b,9e 層間絶縁膜
10 コンタクトホール
11a 第1層配線
11a1,11a3,11a4 導体膜
11b 第2層配線
11b1〜11b3 導体膜
11c 第3層配線
11c1〜11c3 導体膜
12a〜12d スルーホール
13a プラグ(第1接続部)
13b プラグ(第2接続部)
15 エッチバック用膜
16 ストッパ膜
Claims (7)
- (a)第1接続部と、
(b)前記第1接続部とは異なる層に設けられ、前記第1接続部に対して少なくとも一部が平面的に重なるように配置された第2接続部と、
(c)前記第1接続部と第2接続部との間に設けられた配線とを有し、
前記第1接続部と第2接続部との少なくとも一方の一部は、前記配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の一部を介して接続されている構成を有することを特徴とする半導体装置。 - (a)第1接続部と、
(b)前記第1接続部とは異なる層に設けられ、前記第1接続部に対して少なくとも一部が平面的に重なるように配置された第2接続部と、
(c)前記第1接続部と第2接続部との間に設けられ、第1導体膜と前記第1導体膜よりもマイグレーション耐性の低い第2導体膜との積層構造を具備する配線とを有し、
前記第1接続部と第2接続部との少なくとも一方の一部は、前記配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の前記第2導体膜を介さずに前記第1導体膜を介して接続されている構成を有することを特徴とする半導体装置。 - (a)第1接続部と、
(b)前記第1接続部とは異なる層に設けられ、前記第1接続部に対して少なくとも一部が平面的に重なるように配置された第2接続部と、
(c)前記第1接続部と第2接続部との間に設けられ、第1導体膜と前記第1導体膜よりもマイグレーション耐性の低い第2導体膜との積層構造を具備する配線とを有し、
前記第1接続部と第2接続部との少なくとも一方の一部は、前記配線の厚さ方向に突出されており、前記第1接続部と第2接続部とが前記配線の前記第2導体膜を介さずに前記第1導体膜を介して接続されている構成を有し、
前記第1接続部、前記第2接続部および前記第1導体膜は高融点金属系材料からなり、前記第2導体膜はアルミニウム系材料からなることを特徴とする半導体装置。 - 以下の工程を有することを特徴とする半導体装置の製造方法:
(a)半導体基板上に第1絶縁膜を堆積する工程、
(b)前記第1絶縁膜に第1の孔を形成する工程、
(c)前記第1の孔内に第1接続部を形成する工程、
(d)前記第1絶縁膜の上部を除去することにより、前記第1接続部の一部を前記第1絶縁膜の上面から突出させる工程、
(e)前記第1絶縁膜上に配線形成用の第1導体膜および第2導体膜を下層から順に堆積する工程、
(f)前記第2導体膜を、前記第1接続部上の前記第1導体膜が露出されるまで除去する工程、
(g)前記配線形成用の第1導体膜および第2導体膜をパターニングすることにより、前記第1接続部が、前記第1導体膜および第2導体膜の厚さ方向に突出された状態で接続される配線を形成する工程、
(h)前記第1絶縁膜上に前記配線を覆う第2絶縁膜を堆積する工程、
(i)前記第2絶縁膜において、前記第1接続部に少なくとも一部が平面的に重なるように、前記配線の一部が露出される第2の孔を形成する工程、
(j)前記第2の孔内に、前記第1接続部に少なくとも一部が平面的に重なるように配置され、前記第2導体膜を介さずに前記第1導体膜を介して前記第1接続部に接続される第2接続部を形成する工程。 - 以下の工程を有することを特徴とする半導体装置の製造方法:
(a)半導体基板上に第1絶縁膜を堆積する工程、
(b)前記第1絶縁膜に第1の孔を形成する工程、
(c)前記第1の孔内に第1接続部を形成する工程、
(d)前記第1絶縁膜上に配線形成用の第1導体膜および第2導体膜を下層から順に堆積する工程、
(e)前記配線形成用の第1導体膜および第2導体膜をパターニングすることにより、前記第1接続部が接続される配線を形成する工程、
(f)前記第1絶縁膜上に前記配線を覆う第2絶縁膜を堆積する工程、
(g)前記第1接続部に少なくとも一部が平面的に重なるように、前記第2絶縁膜および前記配線の第2導体膜を貫通し、前記配線の第1導体膜が露出される第2の孔を形成する工程、
(h)前記第2の孔内に、前記第1接続部に少なくとも一部が平面的に重なるように配置され、前記第2導体膜を介さずに前記第1導体膜を介して前記第1接続部に接続される第2接続部を形成する工程。 - 層間絶縁膜を介して積層される複数の配線層間をプラグ構造による埋め込みビアで接続するようにした半導体装置において、前記プラグ構造を層間絶縁膜上に突出させた後、上層配線の高マイグレーション耐性を持つ下面導電膜を前記プラグ構造に被覆することにより前記プラグ構造の径を等価的に大きくしてマイグレーション耐性を高めた配線構造を有することを特徴とする半導体装置。
- 層間絶縁膜を介して積層される複数の配線層間をプラグ構造による埋め込みビアで接続するようにした半導体装置において、前記プラグ構造を層間絶縁膜上に突出させた後、上層配線をデポジションすることによりプラグ周囲の配線層の総厚が周囲よりも厚くなるように形成することにより電流の通過する断面積を増やしてマイグレーション耐性を高めた配線構造を有することを特徴とする半導体装置。
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