JP2009049078A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】製造コストの増大を抑えながら、コンタクト抵抗のばらつきを低減できる半導体装置の製造方法を提供する。
【解決手段】第１の絶縁膜上に第１の導電層を形成する工程と、第１の導電層を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜上にレジストマスクを形成する工程と、前記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、第１の導電層に達するホールを形成する工程と、前記レジストマスクを除去する工程と、前記ホールの底に露出した第１の導電層を第２のドライエッチングにより除去して、このホールが第１の絶縁膜に達し且つこのホール内の側面に第１の導電層を露出させる工程と、前記ホール内に導電材を埋め込んで、このホール内の側面に露出した第１の導電層と接触する導電プラグを形成する工程と、第２の絶縁膜上に、前記導電プラグに接続する第２の導電層を形成する工程を有する半導体装置の製造方法。
【選択図】図５
【解決手段】第１の絶縁膜上に第１の導電層を形成する工程と、第１の導電層を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜上にレジストマスクを形成する工程と、前記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、第１の導電層に達するホールを形成する工程と、前記レジストマスクを除去する工程と、前記ホールの底に露出した第１の導電層を第２のドライエッチングにより除去して、このホールが第１の絶縁膜に達し且つこのホール内の側面に第１の導電層を露出させる工程と、前記ホール内に導電材を埋め込んで、このホール内の側面に露出した第１の導電層と接触する導電プラグを形成する工程と、第２の絶縁膜上に、前記導電プラグに接続する第２の導電層を形成する工程を有する半導体装置の製造方法。
【選択図】図５
Description
本発明は、半導体装置の製造方法に関し、特に下層側導電層と上層側導電層を接続するビアプラグを形成する方法に関する。
一般に、ＤＲＡＭ等の半導体装置の製造において、下層配線と上層配線を接続するビアプラグを形成する工程、例えば図６に示すリソグラフィ工程後の構造にビアプラグを形成する工程では、下層配線上の層間絶縁膜をエッチングしてビアホールを形成する際、オーバーエッチを行っても下層配線が除去されない条件（対下層配線高選択比の条件）でエッチングを行う。図６において、２１は半導体基板、２２はゲート絶縁膜、２３はゲート電極、２４はシリコン窒化膜、２５は層間絶縁膜、２６はコンタクトプラグ、２７は下層配線、２８は層間絶縁膜、２９はレジストマスクを示す。
またアスペクト比の高いビアホールを形成するためのエッチングでは、レジストマスク耐性を確保できる条件（対マスク高選択比の条件）でエッチングを行う必要がある。
このような高選択比の条件ではホール内にデポジション層が形成されやすく、このデポジション層によりエッチングがストップしやすい状況となる。このエッチングストップ防止のため、高イオンエネルギーの条件でエッチングすると、ビアホール底部にデポジション層とダメージ層が形成される。
高選択比の条件でエッチングを行ってビアホールを形成した直後の断面構造を図７（ａ）、（ｂ）に示す。図７（ａ）は、図６の構造の形成工程に続く工程後の断面構造を示し、図７（ｂ）は図７（ａ）の囲み部分付近の拡大断面図を示す（プラグ２６は省略）。図７（ｂ）に示すように、ビアホール３０の底の下層配線２７上にダメージ層３１とデポジション層３２が形成される。このようなダメージ層およびデポジション層が存在する状態で、ホール内に導電性材料を埋め込んでビアプラグを形成し、下層配線と上層配線を接続すると、導通しなかったり、高抵抗となったりして、出来上がった半導体装置の信頼性が著しく低下する。
レジストマスクの除去処理によってデポジション層は除去されるが、ダメージ層は除去されない（図８（ａ）、（ｂ））。そのため、このダメージ層をライトエッチングにより除去する（図９（ａ）、（ｂ））。このライトエッチングをドライエッチングにより行う場合、酸素とフッ素を含むガスを使用し、ダメージ層を除去するとともに、下層配線の削れ量をできる限り抑制するため、低イオンエネルギーの条件下で行う。
しかし、高アスペクト比のビアホールの形成においては、ホール底部に到達するラジカルやイオンの量が少なく、ダメージ層の除去が不十分となり、その結果、コンタクト抵抗がばらつく可能性がある。
コンタクト抵抗のばらつきを抑制する方法が、特開平１０−３３５４５０号公報（特許文献１）に記載されている。図１０から図１２を用いてこの方法を説明する。これらの図中において、４１はシリコン基板、４２、４３及び４５はシリコン酸化膜、４４は下層配線（ポリシリコン層）、４６はＢＰＳＧ膜、４７はホール、４８はバリアメタル、４９は導電体、５０は上層配線を示す。
この方法は、下層配線と上層配線を接続するプラグの形成において、図１０に示す積層構造に対して、図１１に示すように、ホール４７の形成時に下層配線（ポリシリコン層）４４をホール内で完全にエッチングし、図１２に示すように、ホール内の側面でバリアメタル４８と導電体４９からなるプラグと下層配線４４とを接続している。この方法によれば、下層配線４４上部でエッチングを止めてホールを形成した場合に比べ、ホール内のプラグと下層配線との接続面積が小さくなり、コンタクト抵抗が増加する可能性はあるが、抵抗のばらつきは低減できる。また、この方法では、ホールの形成方法として、ホール形成時に層間絶縁膜と下層配線（ポリシリコン層）を同一工程でエッチングしているため、工程数が少ない。
しかしながら、炭素（Ｃ）を含んだレジストマスクを用いてこのようなエッチングを行ってホールを形成すると、エッチング中にＣが下層配線の側面に導入される可能性がある。コンタクトが形成されるホール内の側面部にＣが存在すると、変質層が形成され、コンタクト抵抗が大きくなる可能性がある。レジストマスクに代えて、ポリシリコン等からなるハードマスクでコンタクトホールの形成を行えば、上記の問題は生じないが、工程数が増加し、製造コストが増大する。
特開平１０−３３５４５０号公報
本発明の目的は、製造コストを抑えながら、コンタクト抵抗のばらつきを低減できる半導体装置の製造方法を提供することにある。
本発明によれば、
第１の絶縁膜上に第１の導電層を形成する工程と、
第１の導電層を覆うように第２の絶縁膜を形成する工程と、
第２の絶縁膜上にレジストマスクを形成する工程と、
前記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、第１の導電層に達するホールを形成する工程と、
前記レジストマスクを除去する工程と、
前記ホールの底に露出した第１の導電層を第２のドライエッチングにより除去して、このホールが第１の絶縁膜に達し且つこのホール内の側面に第１の導電層を露出させる工程と、
前記ホール内に導電材を埋め込んで、このホール内の側面に露出した第１の導電層と接触する導電プラグを形成する工程と、
第２の絶縁膜上に、前記導電プラグに接続する第２の導電層を形成する工程を有する半導体装置の製造方法が提供される。
第１の絶縁膜上に第１の導電層を形成する工程と、
第１の導電層を覆うように第２の絶縁膜を形成する工程と、
第２の絶縁膜上にレジストマスクを形成する工程と、
前記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、第１の導電層に達するホールを形成する工程と、
前記レジストマスクを除去する工程と、
前記ホールの底に露出した第１の導電層を第２のドライエッチングにより除去して、このホールが第１の絶縁膜に達し且つこのホール内の側面に第１の導電層を露出させる工程と、
前記ホール内に導電材を埋め込んで、このホール内の側面に露出した第１の導電層と接触する導電プラグを形成する工程と、
第２の絶縁膜上に、前記導電プラグに接続する第２の導電層を形成する工程を有する半導体装置の製造方法が提供される。
本発明によれば、製造コストを抑えながら、コンタクト抵抗のばらつきを低減できる半導体装置の製造方法を提供することができる。
本発明の一実施形態によれば、第１の絶縁膜上の下層側導電層と、この下層側導電層を覆う第２の絶縁膜上の上層側導電層とを接続するビアプラグを、次のようにして形成することができる。
まず、第１の絶縁膜上に下層側導電層を形成し、その後、下層側導電層を覆うように第２の絶縁膜を形成する。
次に、目的のビアプラグに対応するホールを形成するためのレジストマスクを、通常のリソグラフィ技術により第２の絶縁膜上に形成する。このレジストマスクは、有機レジスト等の炭素含有レジストを用いて形成することができる。
上記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、下層側導電層達するホールを形成する。
次に、レジストマスクを除去する。
次に、第２のドライエッチングにより、ホール内の底に露出した下層側導電層を除去する。これにより、このホールは第１の絶縁膜に達するホールとなり、また、このホール内の側面に下層側導電層が露出する。その際、第１のエッチングにより生じるダメージ層は除去されるため、このダメージ層によるコンタクト抵抗のばらつきの発生を防止することができる。
次に、上記ホール内に導電材を埋め込んで、このホール内の側面に露出した下層側導電層と接触する導電プラグを形成する。その後、第２の絶縁膜上に、この導電プラグに接続する上層側導電層を形成する。
上記の製造プロセスにおいて、レジストマスクの除去はドライエッチングにより行うことができ、その場合、第１のドライエッチング、レジストマスク除去のためのドライエッチング、第２のドライエッチングを同一のドライエッチング装置のエッチングチャンバー内で連続処理することができる。これにより、工程数を増加させることなく、すなわち製造コストの増加を抑えながら、コンタクト抵抗のばらつきを低減できる。ドライエッチング装置としては、リアクティブイオンエッチング（ＲＩＥ）装置を好適に使用することができる。
第１のドライエッチングにおいては、下層側導電層に対する酸化膜等の絶縁膜のエッチング選択比が５０以上の条件でエッチングを行うことが望ましい。その際、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃ4Ｆ6等のカーボンリッチなフルオロカーボンを含むガスを使用することでこのようなエッチングを良好に行うことができる。このエッチングガスには、酸素や希ガス等を必要に応じて含有させることができる。
レジストマスク除去のためのドライエッチングは、Ｏ2を含んだガスを用いて行うことができる。このとき、ホール底部の下層側導電層上部に形成されたＣを含んだ堆積膜（デポジション層）も同時に除去することができる。このエッチングガスには、希ガス等を必要に応じて含有させることができる。
第２のドライエッチングは、ＣＦ4、ＣＨ3Ｆ、ＣＨ2Ｆ2、ＣＨＦ3等のフッ素リッチなガスを含んだガスを使用することで、ホールの底に露出する下層側導電層を選択的にエッチング除去することが可能になる。このエッチングガスには、酸素や希ガス、ハロゲンガス等を必要に応じて含有させることができる。
以下に、図１〜図５を用いて本発明による一実施形態をより詳細に説明する。
まず、通常の方法に従って、半導体基板１上に図１に示す構造を形成する。この構造は、素子分離（不図示）を有する半導体基板１を用意する工程、チャネル形成用のイオン注入工程、ゲート絶縁膜２の形成工程、ゲート電極３の形成工程、ゲート上絶縁膜およびゲート側壁絶縁膜（シリコン窒化膜）４の形成工程、ソース・ドレイン（不図示）形成のためのイオン注入工程、第１の層間絶縁膜５の形成工程、平坦化工程、基板およびゲート電極に達する第１のプラグ６の形成工程、第１のプラグに接続する第１の配線（下層配線）７の形成工程、第２の層間絶縁膜８の形成工程、第１の配線７に接続する第２のプラグを第２の層間絶縁膜に形成するためのレジストマスク９の形成工程を実施して得ることができる。第１の配線７は、例えばタングステン（Ｗ）で形成でき、その膜厚は５０ｎｍに設定できる。第２の層間絶縁膜８の膜厚は３．０μｍに設定でき、レジストマスク９は有機レジスト材料で形成され、その開口径は１５０ｎｍに設定できる。第１のプラグ６は、不純物を含む多結晶シリコンあるいはＷで形成できる。
次に、図２（ａ）及び（ｂ）に示すように、レジストマスク９を用いてエッチングを行い、第１の配線７に達するホール１０を形成する。図２（ｂ）は、図２（ａ）の囲み部分付近の拡大断面図を示す（プラグ６は省略）。
本実施形態による一実施例ではエッチング装置として上部電極とウェハが乗る下部電極それぞれにＲＦ電力を印加する２周波ＲＩＥ装置を使用した。エッチングガスにはＣ4Ｆ6、Ｏ2、Ａｒを用い、典型的なそれぞれのガス流量は、Ｃ4Ｆ6：４０ｓｃｃｍ、Ｏ2：５０ｓｃｃｍ、Ａｒ：８００ｓｃｃｍ、圧力は２５ｍＴｏｒｒ（３．３３Ｐａ）、上部電極に印加するＲＦパワーは３０００Ｗ、下部電極に印加するＲＦパワーは３６００Ｗである。この条件で第２の層間絶縁膜８の膜厚に対して２０％オーバーエッチ相当の時間のエッチングを行う。オーバーエッチの時間は、第２の層間絶縁膜８の膜厚および膜厚ばらつき、このエッチングでの絶縁膜のエッチングレートおよびエッチングレートばらつきから決定され、本実施例では２０％オーバーエッチが適切であった。
ホール形成のための上記エッチングにおいて、レジストマスク９に対するエッチング選択比は５以上、第１の配線（Ｗ）７に対するエッチング選択比は５０以上であることが望ましい。このような条件のエッチングにより、ホール１０の底の第１の配線７は１２ｎｍ程度エッチングされ、この第１の配線７上にはエッチング時のイオン衝撃によるダメージ層１１、及びＣを含んだデポジション層１２が形成される（図２（ｂ））。
次に、図３（ａ）、（ｂ）に示すように、同じＲＩＥ装置のチャンバー内でエッチングを行ってレジストマスク９を除去する。エッチングガスにはＯ2とＡｒを用い、典型的なガス流量はＯ2：３０ｓｃｃｍ、Ａｒ：５００ｓｃｃｍ、圧力は２５ｍＴｏｒｒ（３．３３Ｐａ）、上部電極印加ＲＦパワーは３０００Ｗ、下部電極印加ＲＦパワーは５００Ｗである。この条件で９０秒間処理することでレジストマスクが除去されるとともに、第１の配線７上のデポジション層１２も除去される。
次に、図４（ａ）、（ｂ）に示すように、ホール１０の底の第１の配線７をエッチングにより完全に除去する。エッチングガスにはＣＦ4、Ｏ2、ＣＬ2、Ａｒを用い、典型的なガス流量はＣＦ4：８０ｓｃｃｍ、Ｏ2：２０ｓｃｃｍ、ＣＬ2：２０ｓｃｃｍ、Ａｒ：５００ｓｃｃｍ、圧力は２５ｍＴｏｒｒ（３．３３Ｐａ）、上部電極印加ＲＦパワーは３０００Ｗ、下部電極印加ＲＦパワーは１０００Ｗである。この条件で３０秒間処理を行うことで、ダメージ層１１が除去されるとともに、ホール１０の底の第１の配線７が完全に除去される。結果、ホールの底付近において、ホール内側面に第１の配線の側面が露出する。第１の配線層７は、その厚みが薄いため、エッチング選択比が大きくなくてもオーバーエッチ量を抑えながら容易に除去することができ、また、比較的低いイオンエネルギーでエッチングできるため、第１配線の露出側面のダメージを防止できる。
次に、図５（ａ）、（ｂ）に示すように、ホール１０を埋め込むように導電膜を形成し、通常の方法によりホール外部の導電膜を除去し、ホール内にプラグ１３を形成する。その後、第２の配線用の導電膜を形成し、これを通常のリソグラフィ技術とドライエッチング技術によりパターニングして第２の配線（上層配線）１４を形成する。この結果、ホール内に形成されたプラグ底部側面と第１の配線の側面とが接続した構造（図５（ｂ）の囲み部分を参照）が得られる。
上述のように、レジストマスク９を除去した後に、ホール底の第１の配線７をダメージ層１１とともに除去することで、ホール内の第１の配線の露出部（プラグと第１配線との接続部）へ、レジスト由来のＣが存在することがないため、このＣの存在に起因する抵抗のばらつきを低減できる。
また、ホール形成のためのエッチング、レジスト除去のためのエッチング、および第１配線除去のためのエッチングを同一エッチングチャンバー内で連続処理することができるため、製造コストを抑えることができる。
本発明による上記方法に対して、ホール形成のためのエッチングにより下層配線（第１の配線）を完全にエッチングし、その後にレジストマスクを除去する手法も考えられる。しかしながら、下層配線（第１の配線）と上層配線（第２の配線）の間の層間絶縁膜が厚い場合、下層配線の下の絶縁膜のエッチング量を制御することが難しい。下層配線の下に別の配線層が存在すると、その配線層までホールが達してしまい、不良の原因となる可能性がある。また、レジストマスクに由来するＣがエッチング中にホール内側面に露出する下層配線側面に導入され、コンタクト抵抗のばらつきが生じる可能性がある。また、高アスペクト比のホールの形成においては、ホール内の下層配線側面上のダメージ層の除去が不十分になり、結果、コンタクト抵抗がばらつく可能性がある。本発明によれば、このような問題が生じることなく、上層配線と下層配線とを接続するプラグを良好に形成することができる。
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ シリコン窒化膜
５ 第１の層間絶縁膜
６ 第１のプラグ
７ 第１の配線（下層配線）
８ 第２の層間絶縁膜
９ レジストマスク
１０ ホール
１１ ダメージ層
１２ デポジション層
１３ プラグ
１４ 第２の配線（上層配線）
２１ 半導体基板
２２ ゲート絶縁膜
２３ ゲート電極
２４ シリコン窒化膜
２５ 層間絶縁膜
２６ コンタクトプラグ
２７ 下層配線
２８ 層間絶縁膜
２９ レジストマスク
３０ ホール
３１ ダメージ層
３２ デポジション層
４１ シリコン基板
４２、４３、４５ シリコン酸化膜
４４ 下層配線（ポリシリコン層）
４６ ＢＰＳＧ膜
４７ ホール
４８ バリアメタル
４９ 導電体
５０ 上層配線
２ ゲート絶縁膜
３ ゲート電極
４ シリコン窒化膜
５ 第１の層間絶縁膜
６ 第１のプラグ
７ 第１の配線（下層配線）
８ 第２の層間絶縁膜
９ レジストマスク
１０ ホール
１１ ダメージ層
１２ デポジション層
１３ プラグ
１４ 第２の配線（上層配線）
２１ 半導体基板
２２ ゲート絶縁膜
２３ ゲート電極
２４ シリコン窒化膜
２５ 層間絶縁膜
２６ コンタクトプラグ
２７ 下層配線
２８ 層間絶縁膜
２９ レジストマスク
３０ ホール
３１ ダメージ層
３２ デポジション層
４１ シリコン基板
４２、４３、４５ シリコン酸化膜
４４ 下層配線（ポリシリコン層）
４６ ＢＰＳＧ膜
４７ ホール
４８ バリアメタル
４９ 導電体
５０ 上層配線
Claims (6)
- 第１の絶縁膜上に第１の導電層を形成する工程と、
第１の導電層を覆うように第２の絶縁膜を形成する工程と、
第２の絶縁膜上にレジストマスクを形成する工程と、
前記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、第１の導電層に達するホールを形成する工程と、
前記レジストマスクを除去する工程と、
前記ホールの底に露出した第１の導電層を第２のドライエッチングにより除去して、このホールが第１の絶縁膜に達し且つこのホール内の側面に第１の導電層を露出させる工程と、
前記ホール内に導電材を埋め込んで、このホール内の側面に露出した第１の導電層と接触する導電プラグを形成する工程と、
第２の絶縁膜上に、前記導電プラグに接続する第２の導電層を形成する工程を有する半導体装置の製造方法。 - 前記レジストマスクの除去はドライエッチングで行い、且つ
第１のドライエッチングと、前記レジストマスク除去のためのドライエッチングと、第２のドライエッチングを同一のドライエッチング装置内で行う請求項１に記載の半導体装置の製造方法。 - 前記ドライエッチング装置はリアクティブイオンエッチング装置である請求項２に記載の半導体装置の製造方法。
- 前記レジストマスクは、炭素含有レジストから形成されている請求項１から３のいずれかに記載の半導体装置の製造方法。
- 前記レジストマスクは、有機レジストから形成されている請求項１から３のいずれかに記載の半導体装置の製造方法。
- 第１のドライエッチングには、Ｃ4Ｆ8、Ｃ5Ｆ8及びＣ4Ｆ6から選ばれるフルオロカーボンを含むエッチングガスを用い、前記レジストマスク除去のためのドライエッチングには、酸素を含むエッチングガスを用い、第２のドライエッチングには、ＣＦ4、ＣＨ3Ｆ、ＣＨ2Ｆ2及びＣＨＦ3から選ばれるフルオロカーボンを含むエッチングガスを用いる請求項１から５のいずれかに記載の半導体装置の製造方法。
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- 2007-08-15 JP JP2007211722A patent/JP2009049078A/ja active Pending
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