KR100629269B1 - 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그형성방법들 - Google Patents

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Abstract

라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들을 제공한다. 상기 반도체 장치들 및 그 형성방법들은 라인 패턴 및 그에 인접한 랜딩 패드 사이의 전기적인 쇼트를 방지할 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판의 상부에 두 개의 라인 패턴들이 배치된다. 상기 라인 패턴들의 각각은 차례로 적층된 라인 및 라인 캐핑막 패턴을 사용해서 형성한다. 상기 라인은 텅스텐 막을 사용해서 형성한다. 상기 라인 패턴들 사이에 위치하도록 라인 패턴들의 측벽들에 라인 스페이서들이 각각 배치된다. 상기 라인 스페이서들 중 하나는 라인 캐핑막 패턴의 측벽의 일부분 및 라인의 측벽의 전면을 덮도록 형성한다. 상기 라인 패턴들 사이에 랜딩 패드를 형성한다. 이때에, 상기 라인 패턴들 중 하나는 랜딩 패드에 마주대하는 측부에 위치되도록 라인 캐핑막 패턴 및 라인 사이에 트랜치를 적어도 갖는다.
랜딩 패드, 라인 패턴, 트랜치.

Description

라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들{SEMICONDUCTOR DEVICES HAVING A TRENCH IN A SIDE PORTION OF A LINE PATTERN AND METHODS OF FORMING THEREOF}
도 1 은 본 발명에 따른 반도체 장치의 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.
도 3 내지 도 15 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 16 은 도 15 의 일부분을 확대한 단면도이다.
본 발명은 반도체 장치들 및 그 형성방법들에 관한 것으로서, 상세하게는, 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들에 관한 것이다.
최근에, 반도체 제조 공정은 서브 마이크론의 디자인 룰을 가지고 반도체 장치의 고집적화를 구현하기 위해서 랜딩 패드를 채택하고 있다. 상기 랜딩 패드는 반도체 기판의 상면으로부터 상부를 향해서 연장되는 형태를 갖도록 형성된다. 따라서, 상기 랜딩 패드는 반도체 장치내 서로 다른 위치들에 각각 배치된 개별 소자들을 전기적으로 연결시켜주는 역할을 한다. 이때에, 상기 랜딩 패드 및 그 패드에 인접된 개별소자들 사이에 절연막이 형성되는 것이 일반적이다. 이를 통해서, 상기 랜딩 패드는 반도체 기판의 상면 또는 그 상면 근처의 공간을 차지하는 개별소자들을 반도체 기판으로부터 보다 높게 이격시켜서 반도체 장치에 사용되는 반도체 기판의 면적을 줄여준다.
그러나, 상기 랜딩 패드는 디자인 룰의 축소 및 반도체 제조 공정을 통해서 그 패드에 인접된 개별소자들과 전기적으로 쇼트될 수 있는 구조적인 문제점을 가지고 있다. 왜냐하면, 상기 랜딩 패드는 디자인 룰의 축소로 인해서 반도체 제조 공정동안 개별 소자들과 양호하게 정렬할 수 있는 공정 마진을 작게 가지기 때문이다.
한편, " 커패시터 및 비트라인 구조물들을 형성하는 방법(Method Of Forming Capacitor and Bitline Structures)" 이 미국특허공보 제 6,335,237 호(U.S PATENT No. 6,335,237)에 샨 디이. 탕(Sanh D. Tang) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,335,237 호에 따르면, 이 방법은 복수 개의 전기 노드들을 갖는 반도체 기판을 제공하는 것을 포함한다. 상기 전기 노드들의 적어도 일부분 상에 스택 형의 비트라인 물질들(A Stack of Bitline Materials)을 형성한다. 상기 비트라인 물질들의 각각은 차례로 적층된 적어도 하나의 도전 물질 및 적어도 하나의 절연 물질(Insulative Material)을 구비한다. 그리고, 상기 비트라인 물질들을 관통해서 상기 전기 노드들에 개구부들을 형성한다. 상기 개구부들에 도전막(Conductive Mass)들을 각각 형성한다. 상기 도전막들은 개구부들의 적어도 일부분을 각각 채운다.
그러나, 상기 방법은 반도체 제조 공정동안 개구부들을 통해서 비트라인 물질들을 노출시킬 수 있는 확률을 크게 가질수 있다. 왜냐하면, 상기 도전막들은 각각이 절연 스페이서(Insulative Spacer)들을 사이에 두고 비트라인 물질들과 절연되기 때문이다. 상기 절연 스페이서들은 비트라인 물질들의 측벽들에 각각 형성된 것이다. 상기 절연 스페이서들은 반도체 기판의 전면에 거쳐서 수행되는 식각 공정을 통해서 형성된다. 이때에, 상기 식각 공정은 반도체 기판의 소정 영역들에서 불균일한 식각속도를 보일 수 있다. 상기 절연 스페이서들은 반도체 기판의 소정 영역들에서 비트라인 물질들의 측벽들을 충분하게 덮지 못할 수 있다. 이를 통해서, 상기 비트라인 물질들은 반도체 기판의 소정 영역들에서 개구부들을 통하여 도전막들과 전기적으로 쇼트를 일으킨다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판의 상부의 라인 패턴 및 그에 인접한 랜딩 패드 사이의 전기적 쇼트를 방지하는데 적합한 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 기판의 상부의 라인 패턴 및 그에 인접한 랜딩 패드 사이의 전기적 쇼트를 방지할 수 있는 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들을 제공한다.
이 장치는 반도체 기판의 상부에 위치하는 두 개의 라인 패턴들을 포함한다. 상기 라인 패턴들의 각각은 차례로 적층된 라인 및 라인 캐핑막 패턴을 갖는다. 상기 라인 패턴들 사이에 라인 스페이서들이 배치된다. 상기 라인 스페이서들은 라인 패턴들 중 하나의 라인 캐핑막 패턴의 측벽의 일부분 및 라인의 측벽의 전면을 덮고 그 나머지의 라인 캐핑막 패턴 및 라인의 측벽들의 전면을 각각 덮는다. 상기 라인 패턴들 사이에 랜딩 패드가 배치된다. 상기 랜딩 패드는 라인 패턴들로부터 상부를 향하여 돌출된다. 이때에, 상기 랜딩 패드는 라인 패턴들 중 하나의 라인 캐핑막 패턴과 접촉해서 라인 스페이서를 사이에 두고 라인으로부터 소정 거리로 이격되도록 배치한다. 상기 라인 패턴들 중 하나는 랜딩 패드에 마주대하는 측부에 위치되도록 라인 캐핑막 패턴 및 라인 사이에 트랜치를 적어도 갖는다. 그리고, 상기 라인은 텅스텐 막(W Layer)으로 구성된다.
상기 형성방법은 반도체 기판의 상부에 차례로 적층된 라인막, 라인 캐핑막 및 포토레지스트 패턴들을 형성하는 것을 포함한다. 상기 라인막은 텅스텐(W)을 사용해서 형성한다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 라인 캐핑막에 식각 공정을 수행한다. 상기 식각 공정은 라인막 상에 라인 캐핑막 패턴들을 형성한다. 상기 포토레지스트 패턴들을 반도체 기판으로부터 제거한다. 상기 라인 캐핑막 패턴들을 식각 마스크로 사용해서 라인막에 다른 식각 공정을 수행한다. 상 기 다른 식각 공정은 라인 캐핑막 패턴들 사이의 라인막에 그루부(Groove)를 형성한다. 상기 라인 캐핑막 패턴들을 식각 마스크로 사용해서 라인막에 또 다른 식각 공정을 계속해서 수행한다. 상기 또 다른 식각 공정은 라인 캐핑막 패턴들 아래에 라인들을 각각 형성한다. 그리고, 상기 라인들 및 라인 캐핑막 패턴들의 각각은 차례로 적층되어서 하나의 라인 패턴을 형성한다. 상기 라인 패턴들 사이의 측벽들에 라인 스페이서들을 각각 형성한다. 상기 라인 패턴들 사이를 충분히 채우도록 라인 캐핑막 패턴 상에 평탄화 층간절연막을 형성한다. 상기 평탄화 층간절연막을 관통해서 라인 패턴들 사이의 소정 영역에 위치하는 패드홀을 형성한다. 상기 또 다른 식각 공정은 라인막에 그루브를 사용해서 라인 캐핑막 패턴들 중 하나 아래에 트랜치를 적어도 형성한다. 상기 다른 식각 공정은 황산 및 과수(H2O2)를 포함하는 에천트를 사용해서 수행한다. 상기 패드홀은 트랜치 주변의 라인 캐핑막 패턴 및 라인 스페이서들을 노출시킨다. 그리고 상기 라인 스페이서들 중 하나는 패드홀의 하부에 위치해서 트랜치를 채운다.
본 발명에 따른 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들은 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 하다.
도 1 은 본 발명에 따른 반도체 장치의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(10)의 상부에 두 개의 비트라인 패턴(77)들이 배치된다. 상기 비트라인 패턴(77)들의 각각은 차례로 적층된 비트라인 (73) 및 비트라인 캐핑막 패턴(75)으로 구비된다. 상기 비트라인 캐핑막 패턴(75)은 실리콘 나이트라이드 막(Si3N4 Layer)인 것이 바람직하다. 상기 비트라인(73)은 텅스텐 막(W Layer)인 것이 바람직하다.
상기 비트라인 패턴(77)들 사이에 비트라인 스페이서(90)들이 배치된다. 상기 비트라인 스페이서(90)들은 비트라인 캐핑막 패턴(75)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 비트라인 스페이서(90)들은 실리콘 옥사이드 막(SiO2 Layer)과 다른 식각률을 갖는 절연막일 수 있다. 상기 비트라인 스페이서(90)들의 각각은 비트라인 캐핑막 패턴(75)들의 측벽들의 일부분 및 비트라인(73)들의 측벽들의 전면을 덮는다. 상기 비트라인 스페이서(90)들은 비트라인 패턴(77)들 중 하나의 비트라인 캐핑막 패턴(75)의 측벽의 일부분 및 비트라인(73)의 측벽의 전면을 덮고 그 나머지(77)의 비트라인 캐핑막 패턴(75) 및 비트라인(73)의 측벽들의 전면을 각각 덮을 수 있다.
상기 비트라인 패턴(77)들 사이에 랜딩 패드(100)가 배치된다. 상기 랜딩 패드(100)는 도전막인 것이 바람직하다. 상기 랜딩 패드(100)는 N 형의 폴리실리콘 막일 수 있다. 상기 랜딩 패드(100)는 차례로 적층된 N 형의 폴리실리콘 막 및 금속막(Metal Layer)일 수도 있다. 상기 랜딩 패드(100)는 비트라인 패턴(77)들로부터 상부를 향하여 돌출된다. 이때에, 상기 랜딩 패드(100)는 비트라인 캐핑막 패턴(75)들과 접촉해서 비트라인 스페이서(90)들을 사이에 두고 비트라인(73)들로부터 소정 거리(S1)로 이격되도록 배치한다. 따라서, 상기 랜딩 패드(100)는 소정 영역 (A)에서 비트라인(73)과 최단 거리를 두고 비트라인 스페이서(90)에 의해서 절연되는 것이 바람직하다.
한편, 상기 비트라인 패턴(77)들은 랜딩 패드(100)에 마주대하는 측부들에 위치되도록 비트라인 캐핑막 패턴(75)들 및 비트라인(73)들 사이에 트랜치(79)들을 적어도 갖는다. 상기 트랜치(79)들은 비트라인 스페이서(90)들로 각각 채워지는 것이 바람직하다. 상기 트랜치(79)들의 입구의 폭은 비트라인 스페이서(90)들의 두께의 크기와 다른 것이 바람직하다. 상기 트랜치(79)들의 입구의 폭은 비트라인 스페이서(90)들의 두께의 크기와 동일한 것이 바람직하다.
상기 랜딩 패드(100)를 둘러싸도록 비트라인 캐핑막 패턴(75)들 상에 평탄화 층간절연막(92)이 배치될 수 있다. 상기 평탄화 층간절연막(92)은 붕소(B)를 포함한 실리콘 옥사이드 막인 것이 바람직하다. 상기 평탄화 층간절연막(92)은 USG(Undoped Silicate Glass) 막일 수 있다. 상기 평탄화 층간절연막(92)은 플라즈마를 이용한 실리콘 옥사이드 막일 수도 있다.
상기 비트라인 패턴(77)들 아래에 확산 방지막 패턴(71)들이 배치될 수 있다. 상기 확산 방지막(71)들의 각각은 차례로 적층된 타이타늄(Ti) 및 타이타늄 실리콘 나이트라이드(TiN)인 것이 바람직하다. 상기 확산 방지막 패턴(71)들은 랜딩 패드(100)를 사이에 두고 그 패드(100)의 측부에 위치되는 것이 바람직하다.
상기 비트라인 패턴(77)들 및 반도체 기판(10) 사이에 위치되도록 확산 방지막 패턴(71)들 아래에 게이트 패턴(39)들이 배치될 수 있다. 상기 게이트 패턴(39)들의 각각은 차례로 적층된 게이트(35) 및 게이트 캐핑막 패턴(37)을 갖는다. 상기 게이트(35)는 차례로 적층된 N 형의 폴리실리콘 막 및 금속 실리사이드 막(Metal Silicide Layer)인 것이 바람직하다. 상기 게이트(35)는 단독으로 N 형의 폴리실리콘 막일 수 있다. 상기 게이트 캐핑막 패턴(37)은 비트라인 캐핑막 패턴과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
상기 게이트 패턴(39)들 아래에 게이트 절연막 패턴(31)들이 각각 배치될 수 있다. 상기 게이트 절연막 패턴(31)들은 실리콘 옥사이드 막인 것이 바람직하다. 상기 게이트 절연막 패턴(31)들은 실리콘 옥시나이트라이드 막(SiXOYNZ Layer)일 수 있다. 상기 게이트 패턴(39)들의 측벽들에 게이트 스페이서(48)들이 각각 배치될 수 있다. 상기 게이트 스페이서(48)들은 게이트 캐핑막 패턴(37)들과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
상기 게이트 패턴(39)들 사이에 매립 랜딩 패드(68)가 배치될 수 있다. 상기 매립 랜딩 패드(68)는 랜딩 패드(100)와 동일한 도전성을 갖는 도전막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 패턴(39) 및 게이트 스페이서(48)들을 덮어서 매립 랜딩 패드(68)를 둘러싸는 매립 층간절연막(50)이 배치될 수 있다. 상기 매립 랜딩 패드(68)는 반도체 기판(10) 및 랜딩 패드(100)를 서로 접촉시켜주는 것이 바람직하다. 상기 매립 층간절연막(50)은 평탄화 층간절연막(92)과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
도 3 내지 도 15 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이고, 도 16 은 도 15 의 일부분을 확대한 단면도이다.
도 3 내지 도 5 를 참조하면, 반도체 기판(10)에 소자 분리막(20)을 형성한다. 상기 소자 분리막(20)은 활성 영역(25)을 고립시키도록 형성하는 것이 바람직하다. 상기 소자 분리막(20)은 차례로 적층된 적어도 하나의 실리콘 나이트라이드 막 및 적어도 하나의 실리콘 옥사이드 막을 사용해서 형성하는 것이 바람직하다.
상기 반도체 기판(10) 상에 차례로 적층된 게이트 절연막(30), 게이트 막(34) 및 게이트 캐핑막(36)을 형성한다. 상기 게이트 캐핑막(36)은 실리콘 나이트라이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(34)은 차례로 적층된 N 형의 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(34)는 단독으로 N 형의 폴리실리콘 막을 사용해서 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 옥사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 절연막(30)들은 실리콘 옥시나이트라이드 막을 사용해서 형성할 수 있다.
상기 게이트 캐핑막(36) 상에 포토레지스트 패턴(40)들을 형성한다. 상기 포토레지스트 패턴(40)들은 라인 형태(Line Shape)를 갖도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(40)들 및 게이트 절연막(30)을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 게이트 캐핑막(36), 게이트 막(34) 및 게이트 절연막(30)에 식각 공정(44)을 차례로 수행한다. 상기 식각 공정(44)은 포토레지스트 패턴(40)들 및 게이트 절연막(30) 사이에 게이트 패턴(39)들을 형성한다. 상기 게이트 패턴(39)들의 각각은 차례로 적층된 게이트(35) 및 게이트 캐핑막 패턴(37)을 갖도록 형성한다.
도 6 및 도 7 을 참조하면, 상기 포토레지스트 패턴(40)들을 반도체 기판(10)으로부터 제거한다. 그리고, 상기 게이트 패턴(39)들의 측벽들에 게이트 스페이서(48)들을 각각 형성한다. 상기 게이트 스페이서(48)들은 반도체 기판(10)을 노출시키도록 형성한다. 상기 게이트 패턴(39)들 및 게이트 스페이서(48)들을 덮도록 반도체 기판(10) 상에 매립 층간절연막(50)을 형성한다. 상기 매립 층간절연막(50)은 붕소(B)를 포함한 실리콘 옥사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(50)은 USG(Undoped Silicate Glass) 막을 사용해서 형성할 수 있다. 상기 매립 층간절연막(50)은 플라즈마를 이용한 실리콘 옥사이드 막을 사용해서 형성할 수도 있다.
상기 매립 층간절연막(50) 상에 포토레지스트 막(52)을 형성한다. 상기 포토레지스트 막(52)은 개구부(Opening)를 갖도록 형성하는 것이 바람직하다. 상기 개구부는 게이트 패턴(39)들 사이의 상부에 위치시키는 것이 바람직하다. 상기 포토레지스트 막(52)을 식각 마스크로 사용해서 개구부를 통하여 매립 층간절연막(50)에 식각 공정(56)을 수행한다. 상기 식각 공정(56)은 매립 층간절연막(50)을 관통해서 반도체 기판(10)을 노출시키는 매립 홀(54)을 형성한다. 상기 식각 공정(56)은 이방성을 갖도록 수행하는 것이 바람직하다.
도 8 및 도 9 를 참조하면, 상기 포토레지스트 막(52)을 반도체 기판(10)으로부터 제거한다. 그리고, 상기 매립 홀(54)을 채우도록 매립 층간절연막(50) 상에 매립 랜딩 패드막(60)을 형성한다. 상기 매립 랜딩 패드막(60)은 N 형의 폴리실리 콘 막을 사용해서 형성하는 것이 바람직하다. 상기 매립 랜딩 패드막(60)에 식각 공정(64)을 수행한다. 상기 식각 공정(64)은 매립 홀(54)을 채우는 매립 랜딩 패드(68)를 형성한다. 상기 식각 공정(64)은 화학 기계적 연마 또는 에칭 백(Etching Back)을 사용해서 형성할 수 있다.
상기 매립 랜딩 패드(68)를 덮도록 매립 층간절연막(50) 상에 차례로 적층된 확산 방지막(70), 비트라인 막(72) 및 비트라인 캐핑막(74)을 형성한다. 상기 비트라인 캐핑막(74)은 게이트 스페이서(48)와 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 비트라인 막(72)은 텅스텐(W)을 사용해서 형성하는 것이 바람직하다. 상기 확산 방지막(70)은 차례로 적층된 타이타늄(Ti) 및 타이타늄 나이트라이드(TiN)를 사용해서 형성하는 것이 바람직하다.
도 10 및 도 11 을 참조하면, 상기 비트라인 캐핑막(74) 상에 포토레지스트 패턴(80)들을 형성한다. 상기 포토레지스트 패턴(80)들은 라인 형태를 갖도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(80)들을 식각 마스크로 사용해서 비트라인 캐핑막(74)에 식각 공정(83)을 수행한다. 상기 식각 공정(83)은 비트라인 막(72) 상에 비트라인 캐핑막 패턴(75)들을 형성한다. 상기 식각 공정(83)은 이방성을 갖도록 수행하는 것이 바람직하다.
상기 비트라인 캐핑막 패턴(75)들을 형성한 후, 상기 포토레지스트 패턴(80)들을 반도체 기판(10)으로부터 제거한다. 상기 비트라인 캐핑막 패턴(75)들을 식각 마스크로 사용해서 비트라인 막(72)에 식각 공정(86)을 연속적으로 수행한다. 상기 식각 공정(86)은 비트라인 캐핑막 패턴(75)들 사이의 비트라인 막(72)에 그루부 (Groove; 76)를 형성한다. 상기 식각 공정(86)은 황산 및 과수(H2O2)를 포함하는 에천트를 사용해서 수행하는 것이 바람직하다. 상기 식각 공정(86)은 등방성을 갖도록 수행하는 것이 바람직하다.
도 12 및 도 13 을 참조하면, 상기 비트라인 캐핑막 패턴(75)들을 식각 마스크로 사용해서 비트라인 막(72) 및 확산 방지막(70)에 식각 공정(89)을 차례로 수행한다. 상기 식각 공정(89)은 비트라인 캐핑막 패턴(75)들 아래에 비트라인(73)들 및 확산 방지막 패턴(71)들을 각각 형성한다. 이때에, 상기 식각 공정(89)은 도 11 의 비트라인 막(72)의 그루부(76)를 사용해서 비트라인 캐핑막 패턴(75)들 아래에 트랜치(79)들을 각각 형성한다. 상기 식각 공정(89)은 매립 랜딩 패드(68) 및 매립 층간절연막(50)이 노출될 때까지 수행하는 것이 바람직하다. 그리고, 상기 비트라인(73)들 및 비트라인 캐핑막 패턴(75)들의 각각은 차례로 적층되어서 하나의 비트라인 패턴(77)들을 형성한다. 상기 식각 공정(89)은 이방성을 갖도록 수행하는 것이 바람직하다.
상기 비트라인 패턴(77)들 사이의 측벽들에 비트라인 스페이서(90)들을 형성한다. 상기 비트라인 스페이서(90)들은 비트라인 캐핑막 패턴(75)들과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 비트라인 스페이서(90)들은 실리콘 옥사이드 막과 다른 식각률을 갖는 절연막을 사용해서 형성할 수 있다. 이때에, 상기 비트라인 스페이서(90)들은 트랜치(79)들을 각각 채우도록 형성한다. 상기 트랜치(79)들의 입구의 폭은 비트라인 스페이서(90)들의 하부의 두께의 크기와 다르게 형성하는 것이 바람직하다. 또한, 상기 트랜치(79)들의 입구의 폭은 비트라인 스페이서(90)들의 하부의 두께의 크기와 동일하게 형성할 수 있다. 다음으로, 상기 비트라인 패턴(77)들 사이를 충분히 채우도록 매립 층간절연막(50) 상에 평탄화 층간절연막(92)을 형성하는 것이 바람직하다. 상기 평탄화 층간절연막(92)은 매립 층간절연막(50)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
도 14 내지 도 16 을 참조하면, 상기 평탄화 층간절연막(92) 상에 포토레지스트 막(94)을 형성한다. 상기 포토레지스트 막(94)은 개구부를 갖도록 형성하는 것이 바람직하다. 상기 개구부는 비트라인 패턴(77)들 사이의 상부에 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(94)들을 식각 마스크로 사용해서 개구부를 통하여 평탄화 층간절연막(92)에 식각 공정(96)을 수행한다. 상기 식각 공정(96)은 비트라인 패턴(77)들 사이에 매립 랜딩 패드(68)를 노출시키는 패드홀(98)을 형성한다. 이때에, 상기 식각 공정(96)은 평탄화 층간절연막(92)과 더불어서 비트라인 캐핑막 패턴(75)들 및 비트라인 스페이서(90)들을 부분적으로 제거한다. 따라서, 상기 패드홀(98)은 트랜치(79)들 주변의 비트라인 캐핑막 패턴(75)들 및 비트라인 스페이서(90)들을 노출시킨다. 상기 패드홀(98)은 트랜치(79)들 중 하나에 인접한 비트라인 캐핑막 패턴(75) 및 비트라인 스페이서(90)를 노출시킬 수 있다. 또한, 상기 식각 공정(96)은 평탄화 층간절연막(92) 그리고 비트라인 캐핑막 패턴(75)들 및 비트라인 스페이서(90)들에 대해서 식각률을 갖도록 수행하는 것이 바람직하다. 이를 통해서, 상기 패드홀(98)은 상부 및 하부의 직경들이 서로 다른 크기들을 각 각 갖도록 형성된다. 그리고, 상기 비트라인 스페이서(90)들은 식각 공정(96)을 통해서 패드홀(98)내 하부에 위치한다.
상기 패드홀(98)을 형성한 후, 상기 포토레지스트 패턴(94)들을 반도체 기판(10)으로부터 제거한다. 상기 패드홀(98)을 채우는 랜딩 패드(100)를 형성한다. 상기 랜딩 패드(100)는 매립 랜딩 패드(68)와 동일한 도전성을 갖는 도전막을 사용해서 형성하는 것이 바람직하다. 이때에, 상기 랜딩 패드(100)는 비트라인 스페이서(90)를 사이에 두고 소정 영역(B)에서와 같이 비트라인(73)으로부터 소정 거리(S1)로 이격되도록 형성된다. 이를 보다 상세하게 설명하면 아래와 같다. 먼저, 상기 비트라인 캐핑막 패턴(75) 및 비트라인(73) 사이에 트랜치(79)이 없는 경우, 상기 랜딩 패드(100)는 비트라인 캐핑막 패턴(75) 및 비트라인(73)의 측벽을 잇는 수직선(G) 상의 하나의 점(C)과 비트라인 스페이서(90) 상의 최단거리의 대응되는 점(D) 사이의 소정 거리(S2)만큼 비트라인 스페이서(90)를 사이에 두고 비트라인(73)으로부터 이격되도록 형성될 수 있다. 이는 비트라인(73) 및 랜딩 패드(100)가 전기적인 쇼트를 일으키게 할 수 있는 구조를 가지게 한다.
그러나, 상기 비트라인 캐핑막 패턴(75) 및 비트라인(73) 사이에 트랜치(79)가 있는 경우, 상기 랜딩 패드(100)는 비트라인 캐핑막 패턴(75) 및 비트라인(73)의 측벽을 잇는 수직선(G) 상의 다른 하나의 점(E)과 비트라인 스페이서(90) 상의 최단거리의 대응되는 다른 점(F) 사이의 소정 거리(S1)만큼 비트라인 스페이서(90)를 사이에 두고 비트라인(73)으로부터 이격되도록 형성된다. 이는 비트라인(73) 및 랜딩 패드(100) 사이의 전기적인 쇼트를 방지시킬 수 있는 구조를 가지게 한다. 따 라서, 상기 비트라인 캐핑막 패턴(75)들 아래의 트랜치(79)들은 반도체 제조 공정의 불안정으로 인하여 반도체 기판(10)의 전면에 걸쳐서 비트라인(73)들 및 랜딩 패드(100)들 사이의 전기적 쇼트를 미연에 방지해줄 수 있다.
상술한 바와 같이, 본 발명은 비트라인 패턴들의 측부들에 트랜치들을 구비해서 비트라인 및 랜딩 패드들 사이의 전기적 쇼트를 미연에 방지해줄 수 있는 방안을 제시한다. 이를 통해서, 상기 비트라인 패턴들의 측부들에 트랜치들을 갖는 반도체 장치들은 반도체 제조 공정의 불안정한 상황을 고려해서 랜딩 패드를 갖는 구조의 전기적 특성을 더욱 향상시킬 수 있다.

Claims (24)

  1. 반도체 기판의 상부에 배치되되, 그들은 서로 인접해서 차례로 적층된 라인 및 라인 캐핑막 패턴으로 구비되는 두 개의 라인 패턴들;
    상기 라인 패턴들의 측벽들 상에 각각 배치되되, 그들은 상기 라인 패턴들 사이에서 상기 라인 캐핑막 패턴들의 측벽들의 일부분 및 상기 라인들의 측벽들의 전면을 덮고 그리고 상기 라인 패턴들의 서로 마주보는 측벽들의 반대편에서 상기 라인 캐핑막 패턴들 및 상기 라인들의 측벽들의 전면을 덮는 라인 스페이서들; 및
    상기 라인 패턴들 사이에 위치해서 상기 라인 캐핑막 패턴들의 측벽들 및 상기 라인 스페이서들과 접촉하는 랜딩 패드를 포함하되,
    상기 라인 패턴들의 각각은 상기 랜딩 패드의 측벽 주위에 위치되도록 상기 라인 캐핑막 패턴 및 상기 라인 사이에 트랜치를 가지고, 그리고 상기 라인들은 텅스텐 막(W Layer)으로 구성된 것이 특징인 반도체 장치.
  2. 제 1 항에 있어서,
    상기 랜딩 패드는 도전막인 것이 특징인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 라인 스페이서들은 실리콘 옥사이드 막(SiO2 Layer)과 다른 식각률을 갖는 절연막인 것이 특징인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 라인 캐핑막 패턴은 상기 라인 스페이서와 동일한 식각률을 갖는 절연막인 것이 특징인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 트랜치의 입구의 폭은 상기 라인 스페이서들의 하부의 두께의 크기와 다른 것이 특징인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 트랜치의 입구의 폭은 상기 라인 스페이서들의 하부의 두께의 크기와 동일한 것이 특징인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 랜딩 패드를 둘러싸도록 상기 라인 캐핑막 패턴 상에 배치된 평탄화 층간절연막을 더 포함하는 것이 특징인 반도체 장치.
  8. 제 1 항에 있어서,
    상기 라인 패턴들 아래에 각각 배치된 확산 방지막 패턴들; 및
    상기 확산 방지막 패턴들 아래에 각각 배치된 다른 라인 패턴들을 더 포함하되,
    상기 다른 라인 패턴들의 각각은 차례로 적층된 다른 라인 및 다른 라인 캐핑막 패턴을 가지고, 상기 다른 라인은 차례로 적층된 N 형의 폴리실리콘 막 및 금속 실리사이드 막을 가지고, 상기 다른 라인 캐핑막 패턴은 상기 라인 캐핑막 패턴과 동일한 식각률을 가지며, 그리고 상기 확산 방지막 패턴들은 상기 랜딩 패드를 사이에 두고 그 패드의 측부에 위치되는 것이 특징인 반도체 장치.
  9. 제 8 항에 있어서,
    상기 확산 방지막 패턴들의 각각은 차례로 적층된 타이타늄(Ti) 및 타이타늄 실리콘 나이트라이드(TiN)인 것이 특징인 반도체 장치.
  10. 제 8 항에 있어서,
    상기 다른 라인 패턴들 사이에 위치된 매립 랜딩 패드;
    상기 다른 라인 패턴들을 덮어서 상기 매립 랜딩 패드를 둘러싸는 매립 층간절연막을 더 포함하되,
    상기 매립 랜딩 패드는 상기 반도체 기판 및 상기 랜딩 패드를 서로 접촉시켜주는 것이 특징인 반도체 장치.
  11. 제 10 항에 있어서,
    상기 매립 랜딩 패드는 상기 랜딩 패드와 동일한 도전성을 갖는 도전막인 것이 특징인 반도체 장치.
  12. 반도체 기판의 상부에 라인막 및 그 막 상에 서로 인접하는 두 개의 라인 캐핑막 패턴들을 형성하되, 상기 라인막은 텅스텐(W)을 사용해서 형성하고,
    상기 라인 캐핑막 패턴들을 식각 마스크로 사용하여 상기 라인막을 부분적으로 식각해서 상기 라인막에 그루부(Groove)를 형성하고,
    상기 라인 캐핑막 패턴들을 식각 마스크로 사용하여 상기 라인막을 식각해서 상기 라인 캐핑막 패턴들 아래에 라인들을 각각 형성하되, 상기 라인 및 상기 라인 캐핑막 패턴은 그들 사이에 트랜치를 가지는 하나의 라인 패턴을 구성하고,
    상기 라인 패턴들 사이의 측벽들에 라인 스페이서들을 각각 형성하고,
    상기 라인 패턴들 사이를 충분히 채우도록 상기 라인 캐핑막 패턴들 상에 평탄화 층간절연막을 형성하고,
    상기 평탄화 층간절연막의 소정영역을 관통해서 상기 라인 패턴들 사이에 패드홀을 형성하되, 상기 패드홀은 상기 라인 캐핑막 패턴들의 측벽들 및 상기 라인 스페이서들을 노출시키도록 형성되고,
    상기 패드홀을 채우는 랜딩패드를 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  13. 제 12 항에 있어서,
    상기 패드홀을 형성하는 것은,
    상기 라인 패턴들 사이에 위치해서 상기 평탄화 층간절연막의 소정영역을 노출시키는 포토레지스트 패턴들을 형성하고, 및
    상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 평탄화 층간절연막, 상기 라인 캐핑막 패턴들 및 상기 라인 스페이서들에 식각 공정을 수행하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  14. 제 12 항에 있어서,
    상기 라인 스페이서들은 실리콘 옥사이드 막(SiO2 Layer)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  15. 제 12 항에 있어서,
    상기 라인 캐핑막 패턴은 상기 라인 스페이서와 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  16. 제 12 항에 있어서,
    상기 트랜치의 입구의 폭은 상기 라인 스페이서들의 하부의 두께의 크기와 다르게 형성하는 것이 특징인 반도체 장치의 형성방법.
  17. 제 12 항에 있어서,
    상기 트랜치의 입구의 폭은 상기 라인 스페이서들의 하부의 두께의 크기와 동일하게 형성하는 것이 특징인 반도체 장치의 형성방법.
  18. 제 12 항에 있어서,
    상기 라인 패턴들 아래에 확산 방지막 패턴들을 각각 형성하고, 및
    상기 확산 방지막 패턴들 아래에 다른 라인 패턴들을 각각 형성하는 것을 더 포함하되,
    상기 다른 라인 패턴들의 각각은 차례로 적층된 다른 라인 및 다른 라인 캐핑막 패턴을 사용해서 형성되고, 상기 다른 라인은 차례로 적층된 N 형의 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성되며, 그리고 상기 다른 라인 캐핑막 패턴은 상기 라인 캐핑막 패턴과 동일한 식각률을 갖는 절연막을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  19. 제 18 항에 있어서,
    상기 확산 방지막 패턴들의 각각은 차례로 적층된 타이타늄(Ti) 및 타이타늄 실리콘 나이트라이드(TiN)을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  20. 제 18 항에 있어서,
    상기 다른 라인 패턴들 사이에 매립 랜딩 패드를 형성하고,
    상기 매립 랜딩 패드를 둘러싸서 상기 다른 라인 패턴들을 덮는 매립 층간절연막을 형성하는 것을 더 포함하되,
    상기 매립 랜딩 패드는 상기 반도체 기판 및 상기 랜딩 패드를 서로 접촉시키도록 형성하는 것이 특징인 반도체 장치의 형성방법.
  21. 제 20 항에 있어서,
    상기 매립 랜딩 패드는 상기 랜딩 패드와 동일한 도전성을 갖는 도전막을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
  22. 삭제
  23. 삭제
  24. 삭제
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