JP2000150638A - 半導体装置の配線構造及びその形成方法 - Google Patents
半導体装置の配線構造及びその形成方法Info
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Abstract
(57)【要約】
【課題】 エッチングにより配線をパターニング加工す
る際に、プラズマダメージによってトランジスタ素子が
劣化しない構成を備えた半導体装置の配線構造の形成方
法を提供する。 【解決手段】 本方法では、ゲート電極３上に下地層間
膜５、第１のアルミ層６、第１の層間膜７を形成する。
下地層間膜と第１の層間膜にコンタクト８を形成する。
第２の層間膜９、第２のアルミ層１０、更に第３の層間
膜１１を形成する。第１の層間膜７、第２の層間膜９及
び第３の層間膜１１にスルーホール１２を開口し、その
後スルーホールを導電物質にて埋設してコンタクト１２
を形成する。第１のアルミ層をエッチングする時、及
び、第１の層間膜を第１のアルミ層上に形成する時に
は、ゲート電極と第１のアルミ層は、コンタクトにより
接続されていないので、プラズマダメージはゲート電極
に伝わらない。従って、素子の劣化は起こらない。第２
アルミ層のエッチング時、及びその上の層間膜の形成時
も同様である。
る際に、プラズマダメージによってトランジスタ素子が
劣化しない構成を備えた半導体装置の配線構造の形成方
法を提供する。 【解決手段】 本方法では、ゲート電極３上に下地層間
膜５、第１のアルミ層６、第１の層間膜７を形成する。
下地層間膜と第１の層間膜にコンタクト８を形成する。
第２の層間膜９、第２のアルミ層１０、更に第３の層間
膜１１を形成する。第１の層間膜７、第２の層間膜９及
び第３の層間膜１１にスルーホール１２を開口し、その
後スルーホールを導電物質にて埋設してコンタクト１２
を形成する。第１のアルミ層をエッチングする時、及
び、第１の層間膜を第１のアルミ層上に形成する時に
は、ゲート電極と第１のアルミ層は、コンタクトにより
接続されていないので、プラズマダメージはゲート電極
に伝わらない。従って、素子の劣化は起こらない。第２
アルミ層のエッチング時、及びその上の層間膜の形成時
も同様である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
構造及びその形成方法に関し、更に詳細には、配線形成
時の配線アンテナ効果による素子特性の劣化を引き起こ
さないような構成を有す多層配線の配線構造及びその形
成方法に関するものである。
構造及びその形成方法に関し、更に詳細には、配線形成
時の配線アンテナ効果による素子特性の劣化を引き起こ
さないような構成を有す多層配線の配線構造及びその形
成方法に関するものである。
【０００２】
【従来の技術】近年、配線形成時のアンテナ効果によ
り、トランジスタ素子の劣化が起こることが問題になっ
ている。図７を参照して、従来の配線形成方法を説明す
る。図７（ａ）に示すように、ｐ型半導体基板１上に、
ゲート酸化膜２、ゲート電極３、ソース及びドレイン４
を形成した後、下地層間膜５を形成する。次に、図７
（ｂ）に示すように、コンタクトホールを開口し、コン
タクトホールをタングステン等にて埋設して、コンタク
ト１３を形成する。続いて、図７（ｃ）に示すように、
コンタクト１３上を含む下地層間膜５上に配線層として
第１のアルミニウム合金配線層（以下、アルミニウム合
金配線層を簡単にアルミ層と言う）１４を堆積し、次い
で第１のアルミ層１４をエッチングによりパターニング
し、第１の配線を形成する。
り、トランジスタ素子の劣化が起こることが問題になっ
ている。図７を参照して、従来の配線形成方法を説明す
る。図７（ａ）に示すように、ｐ型半導体基板１上に、
ゲート酸化膜２、ゲート電極３、ソース及びドレイン４
を形成した後、下地層間膜５を形成する。次に、図７
（ｂ）に示すように、コンタクトホールを開口し、コン
タクトホールをタングステン等にて埋設して、コンタク
ト１３を形成する。続いて、図７（ｃ）に示すように、
コンタクト１３上を含む下地層間膜５上に配線層として
第１のアルミニウム合金配線層（以下、アルミニウム合
金配線層を簡単にアルミ層と言う）１４を堆積し、次い
で第１のアルミ層１４をエッチングによりパターニング
し、第１の配線を形成する。
【０００３】第１のアルミ層１４をエッチングする際に
生じるプラズマダメージが、コンタクト１３を介してゲ
ート電極３に伝わり、トランジスタ素子の素子特性の劣
化を引き起こす。これは、エッチング中に発生する電荷
が第１のアルミ層１４に帯電し、帯電した電荷が第１の
アルミ層１４及びコンタクト１３を通じてゲート電極３
に到達し、ゲート酸化膜２に過電圧を生じさせ、ゲート
酸化膜の膜質を劣化させ、例えば絶縁耐圧を低下させ
る。このように、電荷の帯電、移動が、ゲート酸化膜の
絶縁破壊特性の劣化や、トランジスタのホットキャリア
寿命の低下を招く。この効果は配線のアンテナ効果とし
て知られており、第１のアルミ層の配線長さが長いほ
ど、トランジスタ素子の劣化の度合いは大きくなる。ま
た、図示はしていないが、第１のアルミ層上にプラズマ
ＣＶＤ法により層間膜を形成する時にも、第１のアルミ
層のエッチングの場合と同様に、層間膜形成時のプラズ
マダメージによりトランジスタ素子の劣化が引き起こさ
れる。
生じるプラズマダメージが、コンタクト１３を介してゲ
ート電極３に伝わり、トランジスタ素子の素子特性の劣
化を引き起こす。これは、エッチング中に発生する電荷
が第１のアルミ層１４に帯電し、帯電した電荷が第１の
アルミ層１４及びコンタクト１３を通じてゲート電極３
に到達し、ゲート酸化膜２に過電圧を生じさせ、ゲート
酸化膜の膜質を劣化させ、例えば絶縁耐圧を低下させ
る。このように、電荷の帯電、移動が、ゲート酸化膜の
絶縁破壊特性の劣化や、トランジスタのホットキャリア
寿命の低下を招く。この効果は配線のアンテナ効果とし
て知られており、第１のアルミ層の配線長さが長いほ
ど、トランジスタ素子の劣化の度合いは大きくなる。ま
た、図示はしていないが、第１のアルミ層上にプラズマ
ＣＶＤ法により層間膜を形成する時にも、第１のアルミ
層のエッチングの場合と同様に、層間膜形成時のプラズ
マダメージによりトランジスタ素子の劣化が引き起こさ
れる。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
半導体装置の配線構造では、アルミ層をエッチングする
際のプラズマダメージ、更にはアルミ層上に層間膜を形
成する際のプラズマダメージにより、トランジスタ素子
の劣化が生じる。ところで、アルミ配線の配線長を短く
すると、素子の劣化が少なくなることも知られており、
素子の劣化を防ぐ対策として、最大のアルミ配線長を制
限する手法が知られている。しかし、近年の大チップ化
に伴い、ＬＳＩの中にあるマクロ領域とマクロ領域とを
結ぶ配線のように、より長い配線が必要になってきてお
り、アルミの配線長に制限を加えると、ＬＳＩの配線レ
イアウトの自由度が低くなって、配線設計上で支障がで
るという問題がある。
半導体装置の配線構造では、アルミ層をエッチングする
際のプラズマダメージ、更にはアルミ層上に層間膜を形
成する際のプラズマダメージにより、トランジスタ素子
の劣化が生じる。ところで、アルミ配線の配線長を短く
すると、素子の劣化が少なくなることも知られており、
素子の劣化を防ぐ対策として、最大のアルミ配線長を制
限する手法が知られている。しかし、近年の大チップ化
に伴い、ＬＳＩの中にあるマクロ領域とマクロ領域とを
結ぶ配線のように、より長い配線が必要になってきてお
り、アルミの配線長に制限を加えると、ＬＳＩの配線レ
イアウトの自由度が低くなって、配線設計上で支障がで
るという問題がある。
【０００５】本発明の目的は、配線形成時の配線アンテ
ナ効果による素子の劣化を引き起こさない半導体装置の
配線構造及びその形成方法を提供することにある。
ナ効果による素子の劣化を引き起こさない半導体装置の
配線構造及びその形成方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の配線構造は、半導体基板
上に形成された第１の配線と、前記第１の配線より上方
に延在する第２の配線と、前記第１の配線と前記第２の
配線を接続するコンタクトとを有し、前記コンタクト
は、前記第２の配線にその上面及び側面で電気的に接続
し、かつ第２の配線の上方まで延びていることを特徴と
している。
に、本発明に係る半導体装置の配線構造は、半導体基板
上に形成された第１の配線と、前記第１の配線より上方
に延在する第２の配線と、前記第１の配線と前記第２の
配線を接続するコンタクトとを有し、前記コンタクト
は、前記第２の配線にその上面及び側面で電気的に接続
し、かつ第２の配線の上方まで延びていることを特徴と
している。
【０００７】また、本発明に係る半導体装置の配線構造
は、半導体基板上に形成された第１の配線と、前記第１
の配線より上方に存在して配線幅より小さい穴を第１の
配線の真上に有する第２の配線と、前記第２の配線の穴
の上部に前記第１の配線と前記第２の配線を接続するコ
ンタクトとを有することを特徴としている。
は、半導体基板上に形成された第１の配線と、前記第１
の配線より上方に存在して配線幅より小さい穴を第１の
配線の真上に有する第２の配線と、前記第２の配線の穴
の上部に前記第１の配線と前記第２の配線を接続するコ
ンタクトとを有することを特徴としている。
【０００８】更には、第１の配線と第２の配線とが十字
に交わる場合の本発明に係る半導体装置の配線構造は、
半導体基板上に形成された第１の配線と、前記第１の配
線より上方に延在し、かつ２個に分断された第２の配線
と、前記第１の配線と前記第２の配線の２個に分断され
た配線部分とをそれぞれ接続するコンタクトとを有し、
前記コンタクトの一部が、２個に分断された前記第２の
配線の一方の配線の一端部と電気的に接続し、前記コン
タクトの別の一部が、２つに分割された前記第２の配線
の他方の配線の一端部と電気的に接続し、前記コンタク
トの一部及び別の一部を除く他の部分が前記２つに分割
された第２の配線とは接触せず、かつ第１の配線の上方
に延びていることを特徴としている。
に交わる場合の本発明に係る半導体装置の配線構造は、
半導体基板上に形成された第１の配線と、前記第１の配
線より上方に延在し、かつ２個に分断された第２の配線
と、前記第１の配線と前記第２の配線の２個に分断され
た配線部分とをそれぞれ接続するコンタクトとを有し、
前記コンタクトの一部が、２個に分断された前記第２の
配線の一方の配線の一端部と電気的に接続し、前記コン
タクトの別の一部が、２つに分割された前記第２の配線
の他方の配線の一端部と電気的に接続し、前記コンタク
トの一部及び別の一部を除く他の部分が前記２つに分割
された第２の配線とは接触せず、かつ第１の配線の上方
に延びていることを特徴としている。
【０００９】また、本発明に係る半導体装置の配線構造
の形成方法は、半導体基板上にゲート電極を形成した
後、前記ゲート電極上に、順次、第１の層間膜、第１の
配線、及び第２の層間膜を形成する工程と、前記第１の
層間膜と前記第２の層間膜とにそれぞれコンタクトホー
ルを開口し、前記コンタクトホールを導電物質にて埋設
して、コンタクトを形成する工程と、前記コンタクト上
に、順次、第３の層間膜、第２の配線、及び第４の層間
膜を形成する工程と、前記第２の層間膜、前記第３の層
間膜及び前記第４の層間膜にそれぞれスルーホールを開
口し、前記スルーホールを導電物質にて埋設し、コンタ
クトを形成する工程とを有することを特徴としている。
の形成方法は、半導体基板上にゲート電極を形成した
後、前記ゲート電極上に、順次、第１の層間膜、第１の
配線、及び第２の層間膜を形成する工程と、前記第１の
層間膜と前記第２の層間膜とにそれぞれコンタクトホー
ルを開口し、前記コンタクトホールを導電物質にて埋設
して、コンタクトを形成する工程と、前記コンタクト上
に、順次、第３の層間膜、第２の配線、及び第４の層間
膜を形成する工程と、前記第２の層間膜、前記第３の層
間膜及び前記第４の層間膜にそれぞれスルーホールを開
口し、前記スルーホールを導電物質にて埋設し、コンタ
クトを形成する工程とを有することを特徴としている。
【００１０】本発明では、半導体基板上にゲート電極を
形成した後、ゲート電極上に第１の層間膜、次いで第１
の層間膜上に第１の配線を形成する。次に、第１の配線
上に第２の層間膜を形成する。続いて、第１の層間膜と
第２の層間膜にコンタクトホールを開口した後、コンタ
クトホールを導電物質にて埋設してコンタクトを形成す
る。その後、コンタクト上に第３の層間膜、次いで、第
３の層間膜上に第２の配線を形成し、更に、第２の配線
上に第４の層間膜を形成する。次に第２の層間膜と第３
の層間膜と第４の層間膜とにスルーホールを開口し、そ
の後スルーホールを導電物質にて埋設してコンタクトを
形成する。
形成した後、ゲート電極上に第１の層間膜、次いで第１
の層間膜上に第１の配線を形成する。次に、第１の配線
上に第２の層間膜を形成する。続いて、第１の層間膜と
第２の層間膜にコンタクトホールを開口した後、コンタ
クトホールを導電物質にて埋設してコンタクトを形成す
る。その後、コンタクト上に第３の層間膜、次いで、第
３の層間膜上に第２の配線を形成し、更に、第２の配線
上に第４の層間膜を形成する。次に第２の層間膜と第３
の層間膜と第４の層間膜とにスルーホールを開口し、そ
の後スルーホールを導電物質にて埋設してコンタクトを
形成する。
【００１１】本発明では、第１の配線をエッチングする
時、及び、第２の層間膜を第１の配線上に形成する時に
は、ゲート電極と第１の配線は、コンタクトにより接続
されていない。従って、第１の配線を形成する際のプラ
ズマダメージがゲート電極に伝わらないので、素子の劣
化は起こらないという効果を有する。また、第２の配線
をエッチングする時、及び第２の配線上に層間膜を形成
する時も、スルーホールがまだ形成されていないため、
プラズマダメージはゲート電極に伝わらない。従って、
この場合も素子の劣化が起こらないという効果を有す
る。
時、及び、第２の層間膜を第１の配線上に形成する時に
は、ゲート電極と第１の配線は、コンタクトにより接続
されていない。従って、第１の配線を形成する際のプラ
ズマダメージがゲート電極に伝わらないので、素子の劣
化は起こらないという効果を有する。また、第２の配線
をエッチングする時、及び第２の配線上に層間膜を形成
する時も、スルーホールがまだ形成されていないため、
プラズマダメージはゲート電極に伝わらない。従って、
この場合も素子の劣化が起こらないという効果を有す
る。
【００１２】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。半導体装置の配線構造の形成方法の実施形態例 本実施形態例は、本発明に係る半導体装置の配線構造の
形成方法の実施形態の一例であって、図１及び図２は本
実施形態例の半導体装置の配線構造の形成方法を実施し
際の工程毎の基板の縦断面図である。先ず、図１（ａ）
に示すように、ｐ型半導体基板１上にゲート酸化膜２、
ゲート電極３、及びソース及びドレイン４を形成し、ト
ランジスタを構成する。次に下地層間膜５を７０００Å
程度形成し、次に第１のアルミ層６を堆積し、パターニ
ングして第１の配線６を形成する。この時点では、まだ
コンタクトが形成されていないので、第１のアルミ層６
のエッチングの際に、第１のアルミ層６上に帯電する電
荷は、ゲート電極３に伝わらずに、ウエハ表面を伝わ
り、周囲に放出される。従って、第１のアルミ層６のエ
ッチングの際には、配線のアンテナ効果による素子の劣
化は起こらない。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。半導体装置の配線構造の形成方法の実施形態例 本実施形態例は、本発明に係る半導体装置の配線構造の
形成方法の実施形態の一例であって、図１及び図２は本
実施形態例の半導体装置の配線構造の形成方法を実施し
際の工程毎の基板の縦断面図である。先ず、図１（ａ）
に示すように、ｐ型半導体基板１上にゲート酸化膜２、
ゲート電極３、及びソース及びドレイン４を形成し、ト
ランジスタを構成する。次に下地層間膜５を７０００Å
程度形成し、次に第１のアルミ層６を堆積し、パターニ
ングして第１の配線６を形成する。この時点では、まだ
コンタクトが形成されていないので、第１のアルミ層６
のエッチングの際に、第１のアルミ層６上に帯電する電
荷は、ゲート電極３に伝わらずに、ウエハ表面を伝わ
り、周囲に放出される。従って、第１のアルミ層６のエ
ッチングの際には、配線のアンテナ効果による素子の劣
化は起こらない。
【００１３】次に、図１（ｂ）に示すように、第１の層
間膜７を第１のアルミ層６上に成長し、ＣＭＰ技術を用
いて平坦化する。第１の層間膜７の成長時に発生する第
１のアルミ層６上に発生する電荷も、この時点では、ま
だコンタクトが形成されていないので、ゲート電極３に
伝わらずに、ウエハ表面を伝わり、周囲に放出される。
従って、第１の層間膜７の成長の際にも、配線のアンテ
ナ効果による素子の劣化は起こらない。
間膜７を第１のアルミ層６上に成長し、ＣＭＰ技術を用
いて平坦化する。第１の層間膜７の成長時に発生する第
１のアルミ層６上に発生する電荷も、この時点では、ま
だコンタクトが形成されていないので、ゲート電極３に
伝わらずに、ウエハ表面を伝わり、周囲に放出される。
従って、第１の層間膜７の成長の際にも、配線のアンテ
ナ効果による素子の劣化は起こらない。
【００１４】次に、図１（ｃ）に示すように、コンタク
トホールを開口し、ダンクステン等の導電物質にてコン
タクトホールを埋設してコンタクト８を形成する。この
時、コンタクト８が第１のアルミ層６の上面及び側面に
接するように、コンタクトホールを開口する。また、第
１の層間膜７の第１のアルミ層６上の膜厚を５０００Å
以下にすることで、コンタクトの加工性を容易にするこ
とができる。
トホールを開口し、ダンクステン等の導電物質にてコン
タクトホールを埋設してコンタクト８を形成する。この
時、コンタクト８が第１のアルミ層６の上面及び側面に
接するように、コンタクトホールを開口する。また、第
１の層間膜７の第１のアルミ層６上の膜厚を５０００Å
以下にすることで、コンタクトの加工性を容易にするこ
とができる。
【００１５】次に、図２（ｄ）に示すように、第２の層
間膜９を２０００Å程度成長した後、第２のアルミ層１
０を堆積し、パターニングして、第２の配線１０を形成
する。次に、第３の層間膜１１を第２のアルミ層１０上
に成長し、ＣＭＰ技術を用いて平坦化する。この時点で
は、まだスルーホールが形成されていないので、第２の
アルミ層１０のエッチングの際、及び第３の層間膜１１
の成長の際に第２のアルミ層１０上に帯電する電荷は、
ゲート電極３に伝わらずに、ウエハ表面を伝わり、周囲
に放出される。従って、第２のアルミ層１０のエッチン
グ時及び第３の層間膜１１の成長時には、配線のアンテ
ナ効果による素子の劣化は起こらない。
間膜９を２０００Å程度成長した後、第２のアルミ層１
０を堆積し、パターニングして、第２の配線１０を形成
する。次に、第３の層間膜１１を第２のアルミ層１０上
に成長し、ＣＭＰ技術を用いて平坦化する。この時点で
は、まだスルーホールが形成されていないので、第２の
アルミ層１０のエッチングの際、及び第３の層間膜１１
の成長の際に第２のアルミ層１０上に帯電する電荷は、
ゲート電極３に伝わらずに、ウエハ表面を伝わり、周囲
に放出される。従って、第２のアルミ層１０のエッチン
グ時及び第３の層間膜１１の成長時には、配線のアンテ
ナ効果による素子の劣化は起こらない。
【００１６】次に、図２（ｅ）に示すように、スルーホ
ールを開口し、ダンクステン等の導電物質にて埋設して
コンタクト１２を形成する。この時、スルーホールは第
２のアルミ層１０の上面及び側面に接するように開口す
る。また、第３の層間膜１１の第２アルミ層１０上の膜
厚を５０００Å以下にすることで、スルーホールの加工
性を容易にすることができる。更なる多層配線を形成す
る場合は、上述した手法を繰り返すことにより形成可能
である。
ールを開口し、ダンクステン等の導電物質にて埋設して
コンタクト１２を形成する。この時、スルーホールは第
２のアルミ層１０の上面及び側面に接するように開口す
る。また、第３の層間膜１１の第２アルミ層１０上の膜
厚を５０００Å以下にすることで、スルーホールの加工
性を容易にすることができる。更なる多層配線を形成す
る場合は、上述した手法を繰り返すことにより形成可能
である。
【００１７】半導体装置の配線構造の実施形態例１ 本実施形態例は、本発明の半導体装置の配線構造の実施
形態の一例であって、図３は本実施形態例の半導体装置
の配線構造の平面図である。図３に示すように、第１の
アルミ層６と直交する第２のアルミ層１０を接続する場
合、スルーホール１２の一部が、第２のアルミ層１０の
一端部に接触し、スルーホール１２の他の部分は、第１
のアルミ層６の上方に位置する。このレイアウトにて、
第１のアルミ層６と第２のアルミ層１０とは、スルーホ
ール１２を埋めたコンタクト１２によって接続される。
また、スルーホール１２の一部を第２のアルミ層１０の
一端部に接触することで、スルーホール１２の形成時に
目合わせずれが発生しても、第２のアルミ層１０とスル
ーホール１２は接続を行うことが可能である。
形態の一例であって、図３は本実施形態例の半導体装置
の配線構造の平面図である。図３に示すように、第１の
アルミ層６と直交する第２のアルミ層１０を接続する場
合、スルーホール１２の一部が、第２のアルミ層１０の
一端部に接触し、スルーホール１２の他の部分は、第１
のアルミ層６の上方に位置する。このレイアウトにて、
第１のアルミ層６と第２のアルミ層１０とは、スルーホ
ール１２を埋めたコンタクト１２によって接続される。
また、スルーホール１２の一部を第２のアルミ層１０の
一端部に接触することで、スルーホール１２の形成時に
目合わせずれが発生しても、第２のアルミ層１０とスル
ーホール１２は接続を行うことが可能である。
【００１８】半導体装置の配線構造の実施形態例２ 本実施形態例は、本発明の半導体装置の配線構造の実施
形態の別の例であって、図４は本実施形態例の半導体装
置の配線構造の平面図である。次に、図４に示すよう
に、第１のアルミ層６と第１のアルミ層１０が十字に交
わる場合を説明する。第１のアルミ層６に十字に交わる
第２のアルミ層１０は、第１のアルミ層６の上方で２つ
に分断し、コンタクト１２の一部の領域は、分断した第
２のアルミ層１０の一方のアルミ層の一端部に電気的に
接触し、またコンタクト１２の他の一部の領域は、分断
した第２のアルミ層１０の他方のアルミ層の一端部に電
気的に接触し、またコンタクト１２の残りの領域は第１
のアルミ層配線６の上方に位置する。このレイアウトに
て分断した２つの第２のアルミ層１０と第１のアルミ層
６をコンタクト１２によって接続することが可能であ
る。また、この図４のレイアウトは第１のアルミ層６と
第２のアルミ層１０が十字に交わるのではなく、平行に
レイアウトされていても同様な手法にて接続が可能であ
る。
形態の別の例であって、図４は本実施形態例の半導体装
置の配線構造の平面図である。次に、図４に示すよう
に、第１のアルミ層６と第１のアルミ層１０が十字に交
わる場合を説明する。第１のアルミ層６に十字に交わる
第２のアルミ層１０は、第１のアルミ層６の上方で２つ
に分断し、コンタクト１２の一部の領域は、分断した第
２のアルミ層１０の一方のアルミ層の一端部に電気的に
接触し、またコンタクト１２の他の一部の領域は、分断
した第２のアルミ層１０の他方のアルミ層の一端部に電
気的に接触し、またコンタクト１２の残りの領域は第１
のアルミ層配線６の上方に位置する。このレイアウトに
て分断した２つの第２のアルミ層１０と第１のアルミ層
６をコンタクト１２によって接続することが可能であ
る。また、この図４のレイアウトは第１のアルミ層６と
第２のアルミ層１０が十字に交わるのではなく、平行に
レイアウトされていても同様な手法にて接続が可能であ
る。
【００１９】半導体装置の配線構造の実施形態例３ 本実施形態例は、本発明の半導体装置の配線構造の実施
形態の更に別の例であって、図５は本実施形態例の半導
体装置の配線構造の平面図である。次に、図５に示すよ
うに、第２のアルミ層１０が太い幅を持つときのレイア
ウト手法について説明する。第１アルミ層６の上方に太
い幅の第２のアルミ層１０が存在し、第２のアルミ層１
２には、第１のアルミ層６の真上に第２のアルミ層１０
の幅より小さい穴が存在し、コンタクト１２は第２のア
ルミ層１０の上方に位置する。このレイアウトにて太い
幅の第２のアルミ層１０と第１のアルミ層６をコンタク
ト１２によって接続することが可能である。
形態の更に別の例であって、図５は本実施形態例の半導
体装置の配線構造の平面図である。次に、図５に示すよ
うに、第２のアルミ層１０が太い幅を持つときのレイア
ウト手法について説明する。第１アルミ層６の上方に太
い幅の第２のアルミ層１０が存在し、第２のアルミ層１
２には、第１のアルミ層６の真上に第２のアルミ層１０
の幅より小さい穴が存在し、コンタクト１２は第２のア
ルミ層１０の上方に位置する。このレイアウトにて太い
幅の第２のアルミ層１０と第１のアルミ層６をコンタク
ト１２によって接続することが可能である。
【００２０】半導体装置の配線構造の実施形態例４ 本実施形態例は、本発明の半導体装置の配線構造の実施
形態の更に別の例であって、図７は本実施形態例の半導
体装置の配線構造の平面図である。次に、図７に示すよ
うに、コンタクト１２を複数個用いて第１のアルミ層６
と第２のアルミ層１０を接続する場合を説明する。第１
のアルミ層６と平行にレイアウトした第２のアルミ層１
０が存在し、図２にて詳述した手法を用いて、コンタク
ト１２を複数個レイアウトする。このレイアウトによ
り、第１アルミ層６と第２アルミ層１０を低抵抗に接続
することが可能である。以上詳述した実施形態は、多く
ある同様な形態の一部であり、同様の形態を代表するも
のである。
形態の更に別の例であって、図７は本実施形態例の半導
体装置の配線構造の平面図である。次に、図７に示すよ
うに、コンタクト１２を複数個用いて第１のアルミ層６
と第２のアルミ層１０を接続する場合を説明する。第１
のアルミ層６と平行にレイアウトした第２のアルミ層１
０が存在し、図２にて詳述した手法を用いて、コンタク
ト１２を複数個レイアウトする。このレイアウトによ
り、第１アルミ層６と第２アルミ層１０を低抵抗に接続
することが可能である。以上詳述した実施形態は、多く
ある同様な形態の一部であり、同様の形態を代表するも
のである。
【００２１】
【発明の効果】以上説明したように、本発明では、アル
ミ配線層をエッチングする際、及びアルミ配線上に層間
膜を形成する際は、アルミ配線とゲート電極との間に電
気的接続が形成されていないので、エッチング時や層間
膜形成時にアルミ配線上に帯電する電荷が、ゲート電極
に伝わらず、トランジスタ素子の劣化が起こらない。従
って、最大配線長の制限等をアルミ配線に加えることな
く、ＬＳＩのレイアウトが可能になるという効果を有す
る。
ミ配線層をエッチングする際、及びアルミ配線上に層間
膜を形成する際は、アルミ配線とゲート電極との間に電
気的接続が形成されていないので、エッチング時や層間
膜形成時にアルミ配線上に帯電する電荷が、ゲート電極
に伝わらず、トランジスタ素子の劣化が起こらない。従
って、最大配線長の制限等をアルミ配線に加えることな
く、ＬＳＩのレイアウトが可能になるという効果を有す
る。
【図１】実施形態例の半導体装置の配線構造の形成方法
の工程順縦断面図である。
の工程順縦断面図である。
【図２】図１に続く、実施形態例の半導体装置の配線構
造の形成方法の工程順縦断面図である。
造の形成方法の工程順縦断面図である。
【図３】実施形態例１の半導体装置の配線構造の平面図
である。
である。
【図４】実施形態例２の半導体装置の配線構造の平面図
である。
である。
【図５】実施形態例３の半導体装置の配線構造の平面図
である。
である。
【図６】実施形態例４の半導体装置の配線構造の平面図
である。
である。
【図７】従来の半導体装置の配線構造の形成方法の工程
順縦断面図である。
順縦断面図である。
１ ｐ型半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ソース及びドレイン ５ 下地層間膜 ６ 第１のアルミ層 ７ 第１の層間膜 ８ コンタクト ９ 第２の層間膜 １０ 第２のアルミ層 １１ 第３の層間膜 １２ コンタクト １３ コンタクト １４ 第１のアルミ層
Claims (8)
- 【請求項１】 半導体基板上に形成された第１の配線
と、 前記第１の配線より上方に延在する第２の配線と、 前記第１の配線と前記第２の配線を接続するコンタクト
とを有し、 前記コンタクトは、前記第２の配線にその上面及び側面
で電気的に接続し、かつ第２の配線の上方まで延びてい
ることを特徴とする半導体装置の配線構造。 - 【請求項２】 前記コンタクトの一部が、第２の配線の
一端部と電気的に接続し、前記コンタクトの一部を除く
他の部分が前記第２の配線とは接触せず、かつ第１の配
線の上方に延びていることを特徴とする請求項１に記載
の半導体装置の配線構造。 - 【請求項３】 前記コンタクトが、同一の第１の配線と
第２の配線間に複数個存在することを特徴とする請求項
１又は２に記載の半導体装置の配線構造。 - 【請求項４】 半導体基板上に形成された第１の配線
と、 前記第１の配線より上方に存在して配線幅より小さい穴
を第１の配線の真上に有する第２の配線と、 前記第２の配線の穴の上部に前記第１の配線と前記第２
の配線を接続するコンタクトとを有することを特徴とす
る半導体装置の配線構造。 - 【請求項５】 半導体基板上に形成された第１の配線
と、 前記第１の配線より上方に延在し、かつ２個に分断され
た第２の配線と、 前記第１の配線と前記第２の配線の２個に分断された配
線部分とをそれぞれ接続するコンタクトとを有し、 前記コンタクトの一部が、２個に分断された前記第２の
配線の一方の配線の一端部と電気的に接続し、前記コン
タクトの別の一部が、２つに分割された前記第２の配線
の他方の配線の一端部と電気的に接続し、前記コンタク
トの一部及び別の一部を除く他の部分が前記２つに分割
された第２の配線とは接触せず、かつ第１の配線の上方
に延びていることを特徴とする半導体装置の配線構造。 - 【請求項６】 半導体基板上にゲート電極を形成した
後、前記ゲート電極上に、順次、第１の層間膜、第１の
配線、及び第２の層間膜を形成する工程と、 前記第１の層間膜と前記第２の層間膜とにそれぞれコン
タクトホールを開口し、前記コンタクトホールを導電物
質にて埋設して、コンタクトを形成する工程と、 前記コンタクト上に、順次、第３の層間膜、第２の配
線、及び第４の層間膜を形成する工程と、 前記第２の層間膜、前記第３の層間膜及び前記第４の層
間膜にそれぞれスルーホールを開口し、前記スルーホー
ルを導電物質にて埋設し、コンタクトを形成する工程と
を有することを特徴とする半導体装置の配線形成方法。 - 【請求項７】 前記第２の層間膜の第１の配線上の層間
膜厚が５０００Å以下であることを特徴とする請求項６
に記載の半導体装置の配線形成方法。 - 【請求項８】 前記第４の層間膜の第２の配線上の層間
膜厚が５０００Å以下であることを特徴とする請求項６
に記載の半導体装置の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316148A JP2000150638A (ja) | 1998-11-06 | 1998-11-06 | 半導体装置の配線構造及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316148A JP2000150638A (ja) | 1998-11-06 | 1998-11-06 | 半導体装置の配線構造及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150638A true JP2000150638A (ja) | 2000-05-30 |
Family
ID=18073816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10316148A Pending JP2000150638A (ja) | 1998-11-06 | 1998-11-06 | 半導体装置の配線構造及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049078A (ja) * | 2007-08-15 | 2009-03-05 | Elpida Memory Inc | 半導体装置の製造方法 |
-
1998
- 1998-11-06 JP JP10316148A patent/JP2000150638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049078A (ja) * | 2007-08-15 | 2009-03-05 | Elpida Memory Inc | 半導体装置の製造方法 |
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