JP2009158543A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】Ｖｉａホールと下層配線間の抵抗を下げるため、パンチスルー技術にてＶｉａホール底のバリアメタル膜の除去時に、上層配線底のバリアメタル膜も同時に除去されて絶縁膜が深く掘り下げられることを防ぐ。
【解決手段】低誘電率絶縁膜２０３の表面を水素（Ｈ_２）と水蒸気（Ｈ_２Ｏ）の混合ガスにてプラズマ処理して、ヤング率を４．５ＧＰａから７０ＧＰａ程度の改質膜２０７を形成することにより、その後、上層に形成されたバリアメタル膜２０８をパンチスルー技術によって除去する際に、下層の低誘電率絶縁膜２０３へのダメージを低減する。
【選択図】図２

Description

本発明は、半導体装置における下層金属配線と上層金属配線を接続するＶｉａホールを形成する方法に関するものである。

近年、半導体デバイスの微細化が進むに従って、多層配線の電気抵抗、配線間容量を低減することが、困難となってきている。配線を形成する技術として、例えば、特許文献１のようなものがある。特許文献１には、窒化タンタル／タンタルバリア層を堆積させるための方法が記載されている。

図４に示すのは、従来の半導体装置の製造工程の断面を示す図である。下地層９０２上に形成された誘電体層９０４の中へ上層配線９０６及びＶｉａホール９０５を形成する。遠隔発生プラズマによる洗浄ステップの後、窒化タンタルは原子層堆積法で堆積され、タンタルはＰＶＤ（物理気相堆積法）で堆積される。その後、窒化タンタル／タンタルバリア層９２４は、堆積された窒化タンタルの下の下層配線表面９０２ａを露出させるために、Ｖｉａホール９０５の底から除去される（パンチスルーと呼ぶ）。パンチスルー技術を用いて、下地層９０２の配線とＶｉａホール９０５の底と間の不要な窒化タンタル／タンタルバリア層９２４を除去することで、配線間抵抗が低減される。場合によって、さらなるタンタル層がＰＶＤにより堆積され、最後にシード層が形成される。
特表２００７−５０２５５１号公報

しかしながら、上述のような従来技術においては、デュアルダマシン構造においてパンチスルー技術を用いると下層配線とＶｉａホール接続部のバリアメタル膜を除去するだけではなく、上層配線の底部のバリアメタル膜も除去される。上層配線底部のバリアメタル膜が全て除去され、低誘電率絶縁膜まで除去されると、低誘電率絶縁膜は掘り込まれることによるダメージを受け、配線間容量の上昇や下層配線とのリークパスになるという課題を有していた。

その対策として従来技術では、バリア層の膜厚を厚くすることで上層配線の削り込みによる低誘電率絶縁膜への掘り込み（ダメージ）を低減させようとしている。しかしながら、バリア層を厚くすると、配線の微細化がより進むにつれて配線開口幅あるいはＶｉａホール開口幅が相対的に小さくなり、メッキ時に埋め込むことが困難になるという課題を有している。

本発明は、前記従来技術の問題を解決することに指向するものであり、低誘電率絶縁膜の最表面を酸化させることにより機械的強度を向上させ、パンチスルー技術による低誘電率絶縁膜へのダメージを低減する方法を提供し、本発明を用いることにより、薄膜のバリアメタル膜においても、低ダメージパンチスルー技術を行うことを可能とする半導体装置の製造方法を提供することを目的とする。

前記の目的を達成するために、本発明に係る半導体装置の製造方法は、銅（Ｃｕ）配線が形成された半導体基板上にエッチングストッパー膜を形成する工程（ａ）と、エッチングストッパー膜上に低誘電率絶縁膜を形成する工程（ｂ）と、低誘電率絶縁膜上にキャップ膜を形成する工程（ｃ）と、エッチングストッパー膜、低誘電率絶縁膜及びキャップ膜に銅（Ｃｕ）配線に接続するようにＶｉａホール及び配線溝を形成する工程（ｄ）と、配線溝内及びＶｉａホール内に露出した低誘電率絶縁膜の表面を、酸素ラジカル、酸素イオンあるいは酸素を含んだガスにより改質する工程（ｅ）と、配線溝内及びＶｉａホール内にバリアメタル膜を形成する工程（ｆ）と、Ｖｉａホール内の銅（Ｃｕ）配線に接続する部分であるＶｉａホール底部のバリアメタル膜をプラズマエッチングにより除去する工程（ｇ）と、配線溝内及びＶｉａホール内にバリアメタル膜を形成する工程（ｈ）と、バリアメタル膜上にシードＣｕ膜を形成する工程（ｉ）とを含むことを特徴とする。

また、工程（ｅ）において、低誘電率絶縁膜表面のヤング率が４．５ＧＰａから７０ＧＰａの間で変化するように改質を行うことを特徴とする。

また、工程（ｅ）において、水素：水蒸気の流量比が１０：１から４０：１で処理を行い、かつ２９０度以上の基板温度で処理を行うことを特徴とする。

また、工程（ｅ）において、低誘電率絶縁膜の表面処理時間は５秒から６０秒であることを特徴とする。

本発明によれば、半導体装置の製造方法において、低誘電率絶縁膜の最表面を酸化させることで機械的強度を向上させ、パンチスルー技術による低誘電率絶縁膜へのダメージを低減して、薄膜のバリアメタル膜においても、低ダメージのパンチスルー技術を行うことができるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施形態で用いる半導体装置の製造装置の概略を示す図である。まず、処理するウェハ１０７をロードロック１０１へ搬入する。ロードロック１０１へ搬入されたウェハ１０７は、搬送チャンバ１０２に設置された搬送アーム１０３により、表面改質チャンバ１０４へ搬送され、表面改質処理が行われる。

表面改質チャンバ１０４には、リモートプラズマ室１０８が接続されており、Ｈ_２とＨ_２Ｏの混合ガスをプラズマにて励起し、表面改質チャンバ１０４へ流している。表面改質チャンバ１０４にて表面改質されたウェハ１０７は、搬送アーム１０３によりバリアメタル膜堆積チャンバ１０５へ搬送され、バリアメタル膜堆積及びパンチスルーが行われる。

バリアメタル膜堆積チャンバ１０５にてバリアメタル膜堆積及びパンチスルーされたウェハ１０７は、搬送アーム１０３によりシードＣｕ膜堆積チャンバ１０６へ搬送され、シードＣｕ膜が堆積される。シードＣｕ膜堆積チャンバ１０６にて、シードＣｕ膜が堆積されたウェハ１０７は、搬送アーム１０３によりロードロック１０１へ搬送される。

図２（ａ），（ｂ）は本実施形態における製造工程で半導体装置の断面を示す図である。まず、図２（ａ）において、下層配線２０１上にエッチングストッパー膜２０２を形成する工程（ａ）と、低誘電率絶縁膜２０３を形成する工程（ｂ）と、工程（ｃ）によりキャップ膜２０４を堆積した後、工程（ｄ）のエッチングにてＶｉａホール２０５及び配線溝の上層配線２０６を形成する。そして、図１に示すウェハ１０７を表面改質チャンバ１０４に搬送し、２９０度以上まで温める。その後、リモートプラズマ室１０８へ水素（Ｈ_２）を１００〜４００ｓｃｃｍ、水蒸気（Ｈ_２Ｏ）を１０ｓｃｃｍの流量比で混合ガスを導入し、ＲＦプラズマにて電離、乖離を促し、励起された酸素ラジカル、酸素イオンあるいは酸素を含んだガスを表面改質チャンバ１０４へ送り込む。ここで、表面処理時間として５〜６０秒とする。

ウェハ１０７はこの工程（ｅ）により、表面改質チャンバ１０４で酸素ラジカル、酸素イオンあるいは酸素を含んだガスに１０秒間さらされ、改質膜２０７が低誘電率絶縁膜２０３の最表面に形成される。この改質膜２０７の低誘電率絶縁膜２０３表面のヤング率は、４．５ＧＰａから７０ＧＰａの範囲で上昇する。

さらに工程（ｆ），（ｇ）としてウェハ１０７は、バリアメタル膜堆積チャンバ１０５において、バリアメタル膜堆積及びパンチスルーが行われる。

次に、図２（ｂ）は、改質膜２０７上にバリアメタル膜２０８ａを堆積した後（工程（ｆ））、パンチスルーによりＶｉａホール２０５の底、上層配線２０６の底をエッチングし（工程（ｇ））、再度バリアメタル膜２０８ａを堆積した工程（ｈ）の半導体装置の断面図を示している。

また、シードＣｕ膜堆積チャンバ１０６にてシードＣｕ膜を堆積させる（工程（ｉ））。

図３は本実施形態の比較例として製造工程における半導体装置の断面を示す図である。ここで、図３を用いて、改質膜２０７の効果について説明する。

低誘電率絶縁膜２０３及びキャップ膜２０４の表面に対して改質処理を行わずにバリアメタル膜２０８ｂを堆積し、パンチスルーによりＶｉａホール２０５の底、上層配線２０６の底をエッチングし、再度バリアメタル膜２０８ｂを堆積する。このように、低誘電率絶縁膜２０３の表面を改質することなくバリアメタル膜２０８ｂを堆積すると、パンチスルーにより上層配線２０６の底に対するエッチング時に削り込まれる深さが深くなる。

本実施形態を示す図２（ｂ）のように、バリアメタル膜２０８ａを堆積する前に、低誘電率絶縁膜２０３の表面をＨ_２とＨ_２Ｏの混合ガスにてプラズマ処理して改質し、ヤング率を４．５ＧＰａから７０ＧＰａの範囲で上げ、その後にバリアメタル膜２０８ａを堆積し、下層配線２０１とＶｉａホール２０５の底の間でバリアメタル膜をパンチスルーにより除去する際に、パンチスルーによる低誘電率絶縁膜２０３へのダメージを低減することができる。

本発明に係る半導体装置の製造方法は、デュアルダマシン構造において、上層配線の底となる低誘電率絶縁膜の最表面を改質することで機械的強度を向上させる効果を有し、パンチスルー技術による上層配線の底へのダメージ低減する方法として有用である。

本発明の実施形態で用いる半導体装置の製造装置の概略を示す図 本実施形態の製造工程で半導体装置の断面（ａ），（ｂ）を示す図 本実施形態の比較例の製造工程で半導体装置の断面を示す図 従来の半導体装置の製造工程の断面を示す図

符号の説明

１０１ ロードロック
１０２ 搬送チャンバ
１０３ 搬送アーム
１０４ 表面改質チャンバ
１０５ バリアメタル膜堆積チャンバ
１０６ シードＣｕ膜堆積チャンバ
１０７ ウェハ
１０８ リモートプラズマ室
２０１ 下層配線
２０２ エッチングストッパー膜
２０３ 低誘電率絶縁膜
２０４ キャップ膜
２０５ Ｖｉａホール
２０６ 上層配線
２０７ 改質膜
２０８ａ，２０８ｂ バリアメタル膜
９０２ 下地層
９０２ａ 下層配線表面
９０４ 誘電体層
９０５ Ｖｉａホール
９０６ 上層配線
９２４ 窒化タンタル／タンタルバリア層

Claims (4)

1. 銅（Ｃｕ）配線が形成された半導体基板上にエッチングストッパー膜を形成する工程（ａ）と、
   前記エッチングストッパー膜上に低誘電率絶縁膜を形成する工程（ｂ）と、
   前記低誘電率絶縁膜上にキャップ膜を形成する工程（ｃ）と、
   前記エッチングストッパー膜、低誘電率絶縁膜及びキャップ膜に前記銅（Ｃｕ）配線に接続するようにＶｉａホール及び配線溝を形成する工程（ｄ）と、
   前記配線溝内及びＶｉａホール内に露出した低誘電率絶縁膜の表面を、酸素ラジカル、酸素イオンあるいは酸素を含んだガスにより改質する工程（ｅ）と、
   前記配線溝内及びＶｉａホール内にバリアメタル膜を形成する工程（ｆ）と、
   前記Ｖｉａホール内の前記銅（Ｃｕ）配線に接続する部分である前記Ｖｉａホール底部の前記バリアメタル膜をプラズマエッチングにより除去する工程（ｇ）と、
   前記配線溝内及びＶｉａホール内にバリアメタル膜を形成する工程（ｈ）と、
   前記バリアメタル膜上にシードＣｕ膜を形成する工程（ｉ）とを含むことを特徴とする半導体装置の製造方法。
2. 前記工程（ｅ）において、低誘電率絶縁膜表面のヤング率が４．５ＧＰａから７０ＧＰａの間で変化するように改質を行うことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記工程（ｅ）において、水素：水蒸気の流量比が１０：１から４０：１で処理を行い、かつ２９０度以上の基板温度で処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記工程（ｅ）において、低誘電率絶縁膜の表面処理時間は５秒から６０秒であることを特徴とする請求項１記載の半導体装置の製造方法。

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