JP2010016236A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】デュアルダマシン法を用いて、形状精度が高く、電気特性の劣化を抑えたビアおよび配線等を形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に多孔質膜を形成する工程と、前記多孔質膜の第１のパターン領域に所定の深さまで変質化処理を施し、変質層を形成する工程と、前記変質層が形成された前記多孔質膜の前記第１のパターン領域に少なくとも一部が重なる第２のパターン領域に前記所定の深さよりも深くまでエッチングを施し、第１の凹部を形成する工程と、前記第１の凹部を形成した後、前記多孔質膜から前記変質層を選択的に除去して第２の凹部を形成する工程と、を含む。
【選択図】図１Ｂ

Description

本発明は、半導体装置の製造方法に関する。
従来のデュアルダマシン法を用いた配線形成技術として、半導体基板上の層間絶縁膜上に形成したハードマスクの配線溝パターンとなる領域に表面処理を行うことにより変質層を形成し、次いでハードマスク上に形成したレジストパターンをマスクとしてハードマスクの変質層および層間絶縁膜にエッチングを施して、層間絶縁膜にビアホールを形成するものが提案されている。この技術では、さらに変質層を選択的に除去することにより配線溝パターンが形成されたハードマスクをマスクとして層間絶縁膜にエッチングを施して、層間絶縁膜にビアホールと連通した配線溝を形成する（例えば、特許文献１参照）。
ここで、特許文献１等に記載の方法によれば、ビアホールを形成するためのレジストパターンは、配線溝パターンが形成される前の変質層を有する平坦なハードマスク上に形成されるので、ビアホールを形成するためのレジストパターンを精度よく形成することができる。
しかし、特許文献１等に記載の方法によれば、層間絶縁膜に配線溝を形成する際に、層間絶縁膜のビアホールの開口部の縁がエッチングにより除去されやすいため、ビアホールの開口部の径が拡がってしまう（配線溝の底面にビアホールに向かって落ち込む傾斜が形成されてしまう）。このため、ビアおよび配線形状が崩れ、電気特性の劣化を招くおそれが生じる。
特開２００６−１０８３３６号公報
本発明の目的は、デュアルダマシン法を用いて、形状精度が高く、電気特性の劣化を抑えたビアおよび配線等を形成することのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体基板上に多孔質膜を形成する工程と、前記多孔質膜の第１のパターン領域に所定の深さまで変質化処理を施し、変質層を形成する工程と、前記変質層が形成された前記多孔質膜の前記第１のパターン領域に少なくとも一部が重なる第２のパターン領域に前記所定の深さよりも深くまでエッチングを施し、第１の凹部を形成する工程と、前記第１の凹部を形成した後、前記多孔質膜から前記変質層を選択的に除去して第２の凹部を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明の他の態様は、半導体基板上に多孔質膜を形成する工程と、前記多孔質膜の第１のパターン領域に所定の深さまで変質化処理を施し、第１の変質層を形成する工程と、第１の変質層を形成する前または後に、前記多孔質膜の前記第１のパターン領域に少なくとも一部が重なる第２のパターン領域に前記所定の深さよりも深くまで変質化処理を施し、第２の変質層を形成する工程と、前記多孔質膜から前記第１および第２の変質層を選択的に除去して第１および第２の凹部を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、デュアルダマシン法を用いて、形状精度が高く、電気特性の劣化を抑えたビアおよび配線等を形成することのできる半導体装置の製造方法を提供することができる。
〔実施の形態〕
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｈ）、図１Ｃ（ｉ）、（ｊ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ａ）に示すように、例えば、図示しない半導体素子等の形成された半導体基板上に設けられた配線等である下層導電層１上に拡散防止膜２、多孔質膜３、およびマスク膜４を積層し、配線パターンを有するレジスト膜５をマスク膜４上に形成する。
ここで、拡散防止膜２は、例えば、ＳｉＣＮ、ＳｉＣ、ＳｉＮ等からなり、ＣＶＤ（Chemical Vapor Deposition）法等により形成される。拡散防止膜２は、下層導電層１中の金属が多孔質膜３中に拡散することを抑制する機能を有する。
また、多孔質膜３は、ＳｉＯＣ等のＳｉおよびＣを含有する絶縁材料からなり、ＰＥＣＶＤ（Plasma Enhanced CVD）法、塗布法等により形成される。多孔質膜３の材料はＬｏｗ−ｋ材料であることが好ましい。
マスク膜４は、例えば、ＴＥＯＳ（Tetraethoxysilane）を原料としたＳｉＯ２等からなり、ＣＶＤ法等により成膜される。また、レジスト膜８は、塗布法等により成膜された後、フォトリソグラフィ法により配線パターンが形成される。
次に、図１Ａ（ｂ）に示すように、レジスト膜５をマスクとして、マスク膜４にドライエッチング法等によるエッチングを施し、配線パターンを転写する。
次に、図１Ａ（ｃ）に示すように、レジスト膜５をマスクとして異方性のプラズマ処理等の変質化処理を行い、多孔質膜３中に配線パターンを有する変質層６を形成する。
変質化処理としてプラズマ処理を行う場合、プラズマ処理は、例えば、Ｏ２、Ｎ２／Ｈ２、Ｈ２、ＣＯ／Ｏ２、ＮＨ３、Ａｒ／Ｏ２等の雰囲気下で行われる。このとき、多孔質膜３中のポアを通してプラズマが多孔質膜３の深さ方向に容易に侵入するので、処理条件を制御することで所定の深さの変質層６を、寸法変換差を抑えながら精度よく形成することができる。例えば、多孔質膜３がＳｉＯＣからなる場合は、プラズマ処理を施された領域は、炭素成分が抜けてＳｉＯ２に近い組成のＳｉとＯを主成分とする変質層６となる。これらの場合、例えば、希ＨＦ液をエッチャントとして用いることにより、多孔質膜３から変質層６のみを選択的に除去することができるようになる。
次に、図１Ａ（ｄ）に示すように、ドライエッチング法等によりレジスト膜５を剥離した後、ＰＥＣＶＤ法等により変質層６を覆うようにマスク膜４の材料を堆積させて、マスク膜４の一部とする。なお、このとき、マスク膜４の材料と異なる材料を堆積させてもよい。
次に、図１Ｂ（ｅ）に示すように、マスク膜４上に配線パターンに少なくとも一部が重なるビアパターンを有するレジスト膜８を形成する。このとき、レジスト膜８は、塗布法等により配線溝の形成されていない平坦な多孔質膜３上に成膜された後、フォトリソグラフィ法によりビアパターンが形成されるので、精度のよいパターンを形成することができる。また、レジスト膜８は、レジスト膜５と同じ材料から形成することができる。
次に、図１Ｂ（ｆ）に示すように、レジスト膜８をマスクとして、マスク膜４にドライエッチング法等によるエッチングを施し、ビアパターンを転写する。
次に、図１Ｂ（ｇ）に示すように、レジスト膜８およびマスク膜４をマスクとして、変質層６を含む多孔質膜３にドライエッチング法等によるエッチングを施し、ビアパターンを転写する。これにより、多孔質膜３中にビアホール９が形成される。このとき、ビアホール９の内側面の一部に、変質層６が露出する。
次に、図１Ｂ（ｈ）に示すように、ドライエッチング法等によりレジスト膜８を剥離する。
次に、図１Ｃ（ｉ）に示すように、希ＨＦ液をエッチャントとして用いたウェットエッチング等により、多孔質膜３中の変質層６を選択的に除去する。これにより、多孔質膜６中に配線溝１０が形成される。このとき、エッチャントはビアホール９を介して変質層６に到達し、これを除去する。なお、図１Ｃ（ｉ）に示すように、変質層６を除去するためのエッチングによりマスク膜４が削られてもよく、また、完全に除去されてもよい。
次に、図１Ｃ（ｊ）に示すように、ＲＩＥ（Reactive Ion Etching）法等によりビアホール直下の拡散防止膜２を除去した後、ビアホール９および配線溝１０内にバリア膜１１に覆われたビア１２および配線１３を形成する。
ここで、バリア膜１１は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮやこれらの組み合わせ等からなり、スパッタ法等によりビアホール９および配線溝１０の内面に形成される。また、ビア１２および配線１３は、例えば、スパッタ法等によりバリア膜１１の内面にＣｕからなるシード膜を形成し、電解めっき法等によりシード膜上にＣｕを堆積させることにより形成される。ビアホール９および配線溝１０の外側に形成されたバリア膜１１、ビア１２および配線１３の材料膜は、ＣＭＰ（Chemical Mechanical Polishing）法等による平坦化処理により除去され、このとき多孔質膜３上のマスク膜４も併せて除去される。
なお、ビアホール９は、配線溝１０と同様に、変質層を形成、除去することにより形成することができる。具体的には、例えば、図１Ｂ（ｆ）に示した、マスク膜４にビアパターンを転写する工程の後、レジスト膜８をマスクとして、多孔質膜３の底部まで異方性のプラズマ処理等の変質化処理を行い、多孔質膜３中にビアパターンを有する変質層を形成する。その後、このビアパターンを有する変質層を、配線パターンを有する変質層６とともに除去することにより、ビアホール９および配線溝１０を形成する。
また、この場合、ビアパターンを有する変質層と、配線パターンを有する変質層６を形成する順番は逆であってもよい。
図２は、図１Ａ（ｃ）に示した工程において、変質層６を形成するために多孔質膜３に施すプラズマ処理の処理時間と、図１Ｃ（ｉ）に示した工程において、多孔質膜３中に形成される配線溝１０の多孔質膜３の上面からの深さの関係を示したグラフである。
図２は、プラズマ処理の処理時間の増加にほぼ比例して、配線溝１０の深さが増加することを示している。これにより、プラズマ処理の処理時間により、変質層６の深さ、ひいては配線１３の深さを比較的容易に制御できることがわかる。
この結果は、図１Ａ（ｃ）に示した工程において、プラズマ処理の処理時間の増加にほぼ比例して、変質層６の表面からの深さが増加することと、図１Ｃ（ｉ）に示した工程において、適切なエッチャントを用いれば、多孔質膜３から変質層６のみを選択的に除去して配線溝１０を形成することができることによる。
（実施の形態の効果）
この第１の実施の形態によれば、多孔質膜３中に変質層６を形成、除去することにより配線溝１０を形成するため、多孔質膜をエッチング等により直接削る場合と比較して、形状精度が高いビアホールおよび配線溝を形成することができる。これにより、形状精度が高く、電気特性の劣化を抑えたビアおよび配線を形成することができる
また、ｌｏｗ−ｋ材料である多孔質膜３を用いることにより、配線間容量を下げることができる。
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ビアホール９および配線溝１０の代わりに、チップリング等の、互いに異なる幅および深さを有する２つの溝からなる凹部を形成する方法に適用することができる。この場合、本実施の形態におけるビアホール９の深さと配線溝１０の深さの関係と同様に、配線溝１０に対応する幅の広い溝の深さよりも、ビアホール９に対応する幅の狭い溝の深さの方が深くなるように凹部が形成される。
（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｉ）、（ｊ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。 変質層６を形成するために多孔質膜３に施すプラズマ処理の処理時間と、多孔質膜３中に形成される配線溝１０の多孔質膜３の上面からの深さの関係を示したグラフである。
符号の説明
１ 下層導電膜。 ３ 多孔質膜。 ６ 変質層。 ９ ビアホール。 １０ 配線溝。 １２ ビア。 １３ 配線。

Claims (5)

  1. 半導体基板上に多孔質膜を形成する工程と、
    前記多孔質膜の第１のパターン領域に所定の深さまで変質化処理を施し、変質層を形成する工程と、
    前記変質層が形成された前記多孔質膜の前記第１のパターン領域に少なくとも一部が重なる第２のパターン領域に前記所定の深さよりも深くまでエッチングを施し、第１の凹部を形成する工程と、
    前記第１の凹部を形成した後、前記多孔質膜から前記変質層を選択的に除去して第２の凹部を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板上に多孔質膜を形成する工程と、
    前記多孔質膜の第１のパターン領域に所定の深さまで変質化処理を施し、第１の変質層を形成する工程と、
    第１の変質層を形成する前または後に、前記多孔質膜の前記第１のパターン領域に少なくとも一部が重なる第２のパターン領域に前記所定の深さよりも深くまで変質化処理を施し、第２の変質層を形成する工程と、
    前記多孔質膜から前記第１および第２の変質層を選択的に除去して第１および第２の凹部を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記第１および第２のパターン領域は、配線パターン領域およびビアパターン領域であり、
    前記第１および第２の凹部は、ビアホールおよび配線溝であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記変質化処理は、プラズマ処理であることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記プラズマ処理の処理時間により、前記所定の深さを制御することを特徴とする請求項４に記載の半導体装置の製造方法。
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