JP2007059434A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ウェハのエッジ部からの膜剥がれを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】Cu配線工程において、有機系低誘電率層間膜32形成後に、ウェハベベルの側面上および裏面上、ウェハエッジの裏面上に保護膜33を堆積させる。その後、リソグラフィ工程およびエッチング工程を経て銅膜を形成した後に保護膜33を除去する。
【選択図】 図1
【解決手段】Cu配線工程において、有機系低誘電率層間膜32形成後に、ウェハベベルの側面上および裏面上、ウェハエッジの裏面上に保護膜33を堆積させる。その後、リソグラフィ工程およびエッチング工程を経て銅膜を形成した後に保護膜33を除去する。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に関し、特に、絶縁層形成材料と配線層となる金属材料とを用いた配線形成工程に関するものである。
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、1チップ上に1億個以上のトランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィー、エッチング等の超微細加工技術の進展だけでなく、配線の低抵抗化、層間絶縁膜の低誘電率化、ならびに配線層の多層化が必要となる。
低誘電率絶縁材料(以下、Low−k材料と記述する)を用いた、半導体装置の配線形成方法に関しては、例えば、Cuデュアルダマシン技術がある(特許文献1参照)。以下、Cuデュアルダマシン配線の形成工程について、図4の工程図にしたがって説明する。図4(a)〜(o)は、従来の配線形成工程を示す断面図である。
まず、層間絶縁膜の形成方法について説明する。図4(a)、(b)に示すように、第1の低誘電率層間膜101中に埋め込まれたバリアメタル102および銅配線層103を形成する。次に、基板上に、例えばSiCNからなるライナー膜104をプラズマCVD法によって形成する。続いて、図4(c)に示すように、ライナー膜104の上に、例えばSiOCからなる第2の低誘電率層間膜105を堆積させる。次に、図4(d)に示すように、ケミカル・メカニカル・ポリッシング法(以下、CMP法と略す)を用いて第2の低誘電率層間膜105を所定の膜厚まで研磨する。その後、図4(e)に示すように、プラズマCVD法によって形成されたシリコン酸化膜からなるキャップ層106を第2の低誘電率層間膜105の上に堆積させる。
続いて、上記の手順により形成された層間絶縁膜に対して、リソグラフィー技術、ならびにドライエッチング技術を用いてパターンニングを行う。まず、図4(f)に示すように、レジスト膜107を基板上面に塗布し、リソグラフィー技術を用いてパターニングを行い、レジスト膜107に孔形状の開口を形成する。次に、図4(g)に示すように、このレジスト膜107をマスクとして、キャップ層106および第2の低誘電率層間膜105をドライエッチングして、孔形状の開口(ビアホール)を形成する。続いて、図4(h)、(i)に示すように、レジスト膜107、ならびにエッチング時に発生したポリマー等を除去した後、ビアホール内にレジストを埋め込み、レジスト埋め込み層108を形成する。次に、図4(j)に示すように、基板上にレジスト膜109を塗布し、リソグラフィー技術を用いてレジスト膜109に溝形状の開口を形成する。続いて、図4(k)に示すように、レジスト膜109をマスクとしてキャップ層106および第2の低誘電率層間膜105をドライエッチングして溝形状の開口を形成した後、レジスト膜109およびレジスト埋め込み層108を除去する。その後、図4(l)に示すように、エッチバック法を用いてライナー膜104のうち銅配線層103の上に位置する部分を開口させる。その際、キャップ層106もエッチバックされ、除去される。
次に、開口が形成された層間絶縁膜上に配線層を形成する。まず、図4(m)に示すように、スパッタ法により例えばTaとTaNとの積層膜からなるバリアメタル110を堆積させる。続いて、図4(n)に示すように、スパッタ法によりCuシード層を形成し、その上にメッキ法によって銅を堆積させることにより、銅膜111を形成させる。その後、ウェハエッジ部に付着した銅膜111をウェットエッチングする。続いて、図4(o)に示すように、バリアメタル110および銅膜111のうち不必要な部分をCMP法(Cu−CMP)を用いて除去し、絶縁膜中に配線層を形成する。
以上の工程を経て、1層分の配線層が形成される。図4(a)〜(o)に示す工程を繰り返すことにより、多層配線を形成することができる。
特開2003−23072号公報
しかしながら、上記工程を用いて配線層を形成した場合、ウェハのエッジ部からの膜剥がれが発生し、歩留まりに影響を与える。ここで、本明細書中で「ウェハのエッジ部(またはウェハエッジ部)」とは、ウェハのうちチップ形成領域(半導体素子形成領域)より外側に位置する領域を意味し、「ベベル部」(またはウェハベベル部)とは、エッジ部に含まれ、表面がチップ形成領域面に対して勾配を持つ部分を意味するものとする。ウェハの大口径化に伴い、ウェハ外周部のチップ数が全チップ数に占める割合が大きくなっているため、エッジ部からの膜剥がれを容認することはできなくなっている。また、エッジ部からの膜剥がれは配線層数を増せば増すほど発生しやすくなるため、配線層の多層化を進める上でも障害となる。
図5(a)〜(d)は、従来の方法によって配線層を形成した場合の、ウェハエッジ部の断面形状を示す模式図である。ここでは、半導体基板121上に、第1の低誘電率層間膜122、ライナー膜123、第2の低誘電率層間膜125、およびバリアメタル124が堆積された例を示している。
図5(a)は、全体図を示している。ウェハ断面の状況は、ウェハベベル上面(領域1)、ウェハベベル側面(領域2)、ウェハベベル裏面(領域3)、ウェハエッジ裏面(領域4)に分けることができる。領域1では、低誘電率層間膜、ライナー膜とバリアメタルが滑らかな積層構造を持っている。
図5(b)は、領域2におけるウェハ断面の拡大模式図である。半導体基板121上に、上方向に尖った形状を持った第1の低誘電率層間膜122、ならびに第2の低誘電率層間膜125が見られる。また、スパッタによる成膜時にウェハ側面に回り込んで形成されたバリアメタル層124が点在している。
図5(c)は、領域3におけるウェハ断面の拡大模式図である。半導体基板121、第1の低誘電率層間膜122上に、スパッタによる成膜時にウェハ裏面に回り込んで形成されたバリアメタル層124が点在している。また、第2の低誘電率層間膜125が不均一に堆積している。特に、バリアメタル124付近では、膜厚が極端に薄くなっている所もある。
図5(d)は、領域4におけるウェハ断面の拡大模式図である。半導体基板121の上に、スパッタによる成膜時にウェハ裏面に回り込んで形成されたバリアメタル124が点在している。
図5(a)〜(d)からも明らかなように、現行のフローを用いて配線層を形成した場合、ウェハのエッジ部が非常に汚く、膜剥がれの起点となる部分がエッジ部に多数存在することになる。
本発明の目的は、上記課題に対して対策を講じることにより、ウェハのエッジ部からの膜剥がれを抑制することが可能な半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、ウェハ状の半導体基板の上面上に絶縁膜を形成する工程(a)と、前記絶縁膜を含む前記半導体基板の側面上および裏面上にかけて保護膜を形成する工程(b)と、前記保護膜のうち前記半導体基板のチップ形成領域上に位置する部分を除去して、少なくとも前記保護膜のうち前記半導体基板のウェハベベルの露出面上に位置する部分を残す工程(c)と、前記工程(c)の後に、前記絶縁膜の一部をエッチングして前記絶縁膜に開口を形成する工程(d)と、前記(d)の後に、半導体基板の上面上にバリア膜と金属膜を順次形成する工程(e)と、前記工程(e)の後に、前記保護膜を除去する工程(f)と、前記工程(f)の後に、前記絶縁膜上の前記金属膜及び前記バリア膜を除去して、前記開口を埋める金属配線を形成する工程(g)とを備えている。
この方法によれば、保護膜を設けることにより、工程(d)でのエッチング(特にドライエッチング)の際にベベル側面上の絶縁膜がダメージを受けるのを防ぐことができるので、配線形成後の絶縁膜の表面を滑らかに保つことができる。また、ベベル裏面上にバリアメタルなどの配線材料が回り込むのも防ぐことができる。そのため、ベベル部分を含むウェハエッジ部からの膜剥がれを抑えることができ、ウェハのエッジ部近傍に設けられる半導体装置の歩留まりを向上させることができる。
工程(c)や工程(f)は例えば保護膜を選択的に溶かす薬液を用いたスピンエッチングなどで行うことができる。この際に、エッチングを希望しない面に窒素などの不活性気体を吹き付けてもよい。
また、工程(c)ではCMP法によって保護膜と絶縁膜とを同一工程で研磨および除去することができる。この方法を用いれば、工程数を減らすことができるとともに、保護膜と絶縁膜とをエッチング選択性のある材料で構成する必要がなくなる。
絶縁膜は例えばSiOCなどの有機系低誘電率材料などで構成されてもよい。
また、上記の工程(a)〜(g)を繰り返すことによって膜剥がれを起こしにくい多層配線を形成することができる。
本発明に係る半導体装置の製造方法によると、膜剥がれの起点を低減させることができるため、配線工程においてウェハエッジ部からの膜剥がれを低減させることができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図1(a)〜(h)は、本実施形態の半導体装置の製造方法を説明するための、ウェハのエッジ部を示す断面図であり、図2(a)〜(g)は、本実施形態の半導体装置の製造方法を説明するための、ウェハのチップ形成領域を示す断面図である。
まず、図1(a)に示すように、ウェハ状の半導体基板31の上面上に、SiOCなどからなる有機系低誘電率層間膜32を形成する。このとき、半導体基板31のベベル部を含むエッジ部にも有機系低誘電率層間膜32が形成される。そして、半導体基板31の主面上におけるチップ形成領域には、図2(a)に示すように、半導体基板(図示せず)上に、有機系低誘電率層間膜1に形成されたトレンチを埋めるバリアメタル2および銅膜3からなる第1金属配線5と、有機系低誘電率層間膜1及び下層金属配線5上に形成されたSiCNなどからなるライナー膜4と、ライナー膜4上に形成された有機系低誘電率層間膜32がそれぞれ形成されている。有機系低誘電率層間膜32は、CMP法により、所定の膜厚になるまで研磨されている。
次に、図1(b)および図2(b)に示すように、熱CVD法を用いて、有機系低誘電率層間膜32を含む半導体基板31の表面(上面および裏面)上に例えばSiO2からなる保護膜33を形成する。熱CVDでの成膜材料としては、TEOSとO3とを用いる。また、熱CVDは常圧、400℃で行われる(オゾン−TEOS法)。ここで、保護膜33の厚みは後のエッチングの際に有機系低誘電率層間膜32を保護できるだけの厚みがあればよく、例えば50nm程度である。
次に、図1(c)および図2(c)に示すように、保護膜33のうちチップ形成領域の上面上に設けられた部分を除去する。有機系低誘電率層間膜32のフッ酸に対するエッチングレートは非常に低いことが知られている。この特徴を利用して、半導体基板31の上面(デバイス面)に対して、フッ酸溶液を用いたスピンエッチングを行うことにより、有機系低誘電率層間膜32の膜減りを防ぎつつ、有機系低誘電率層間膜32の上面上に形成された保護膜33の除去を行う。スピンエッチングの際のウェハの回転数は、例えば2000rpmとする。また、ウェハのエッジ部にフッ酸溶液が回り込んでエッジ部に形成された保護膜33が除去されないよう、スピンエッチング中は、ウェハ裏面に流量300L/minで窒素ガスを吹き付ける。上記手法を用いることにより、半導体基板31におけるウェハベベル部の側面上および裏面上、ウェハエッジの裏面上に保護膜33を残存させる。
次に、図2(d)に示すように、有機系低誘電率層間膜32上に、プラズマCVD法によって形成されたシリコン酸化膜からなるキャップ層6を形成する。その後、チップ形成領域におけるキャップ層6上に、孔形状の開口を有するレジスト膜(図示せず)を形成する。このレジスト膜は、半導体基板31のエッジ部には形成しない。その後、レジスト膜をマスクにして、キャップ層6及び有機系低誘電率層間膜32をドライエッチングすることにより、キャップ層6及び有機系低誘電率層間膜32に、ライナー膜4に達するビアホールを形成する。このとき、図1(d)に示すように、半導体基板31のエッジ部のキャップ層6及び有機系低誘電率層間膜32は除去される。その後、レジスト膜を除去する。
次に、図2(e)に示すように、リソグラフィー工程およびドライエッチング工程を行うことにより、溝状の開口を有機系低誘電率層間膜32内に形成する。その後、エッチバック法を用いて、有機系低誘電率層間膜32に設けられたビアホール下に位置するライナー膜4を除去して下層金属配線5上に位置する部分を開口させる。その際、キャップ層6もエッチバックされ、除去される。図2(d)及び図2(e)に示す工程によって、図1(d)に示すように、半導体基板31におけるウエハベベル部の側面上に設けられた保護膜33は上方に向かって尖った形状となる。
次に、図1(e)および図2(f)に示すように、半導体基板31の上面全体にバリアメタル34を堆積させた後に、スパッタ法およびメッキ法を用いてビアホールおよび開口を埋める銅膜11をバリアメタル34上に堆積させる。続いて、半導体基板におけるウェハエッジ部に付着した銅膜11をウェットエッチングして除去する。このとき、ウェハベベル側面、ウェハベベル裏面、ウェハエッジ裏面にバリアメタル34が点在していることが分かる。
次いで、図1(f)に示すように、フッ酸溶液を用いたスピンエッチングにより、半導体基板31の裏面上およびエッジ部の側面上に形成された保護膜33を除去する。このとき、有機系低誘電率層間膜32はフッ酸溶液に対してエッチングされにくいため、本工程では保護膜33のみがエッチングされる。また、バリアメタル34のうち保護膜33上に回り込んで堆積した部分も同時にリフトオフされる。従って、有機系低誘電率層間膜32は滑らかな状態を保持している。
次に、図1(g)および図2(g)に示すように、CMP法を用いて、有機系低誘電率層間膜32上の銅膜11及びバリアメタル34を研磨除去する。これにより、チップ形成領域における有機系低誘電率層間膜32に設けられたビアホール及び開口内にバリアメタル34及び銅膜11からなる第2金属配線7を形成する。この第2金属配線7の下部領域は、第1金属配線5と接続されるコンタクトプラグとなる。
次いで、図1(h)に示すように、半導体基板31上にライナー膜35、有機系低誘電率層間膜36を順次堆積させる。半導体基板31におけるエッジ部に残る有機系低誘電率層間膜32の表面が滑らかであるので、ライナー膜35および有機系低誘電率層間膜36などの層の表面も滑らかになっており、膜剥がれが生じない。
このように、本実施形態の方法によれば、半導体基板におけるウエハベベル部に膜剥がれの起点となる荒れた膜が形成されるのが防がれている。また、ウェハベベル部を含むウェハエッジ部の裏面にバリアメタルが回り込むこともなくなっている。このため、本実施形態の方法によれば、配線の多層化を行ってもウェハエッジ部からの膜剥がれを低減することができる。そのため、本実施形態の方法を用いることにより、チップ形成領域のエッジ部付近で製造される半導体装置の歩留まりを向上させることができる。
また、層間膜として、フッ酸に対するエッチングレートが低い有機系低誘電率層間膜を用いているので、安価に堆積が可能なシリコン酸化膜を保護膜として用いることができる。ただし、保護膜は層間絶縁膜に対して選択性のある膜であればどのような材料で形成されていてもよい。また、層間絶縁膜は有機系低誘電率物質以外の絶縁体で形成されていてもよく、シリコン酸化物で形成されていてもよい。
なお、本実施形態の説明では、Cuデュアルダマシン法を用いた場合の配線層の形成方法について述べたが、Cuシングルダマシン法の場合においても同様の手法を用いることによりエッジ部での膜剥がれを抑制することができる。また、保護膜の形成方法として、常圧CVD法(オゾン−TEOS法)を例として挙げたが、ウェハエッジ部全面に保護膜を堆積させる方法であれば良く、シランガスと酸素ガスを用いた減圧CVD法等、他の手法を用いることができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態の方法は、第1の実施形態に対して、保護膜の堆積を行う工程、ならびにデバイス面上の保護膜を除去する工程を変更することにより、工程の簡略化を図ったものである。
以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態の方法は、第1の実施形態に対して、保護膜の堆積を行う工程、ならびにデバイス面上の保護膜を除去する工程を変更することにより、工程の簡略化を図ったものである。
図3(a)〜(h)は、第2の実施形態係る半導体装置の製造方法を説明するための断面図である。同図では、ウェハ状の半導体基板におけるエッジ部を示している。
まず、図3(a)に示すように、ウェハ状の半導体基板41におけるエッジ部では、半導体基板41の上に有機系低誘電率層間膜42が形成されている。第1の実施形態の方法と異なり、有機系低誘電率層間膜42は本工程においては研磨を受けない。
次に、図3(b)に示すように、熱CVD法を用いてウェハエッジ部を含む半導体基板41の表面(上面および裏面も含む)全体にSiO2からなる保護膜43を形成する。熱CVDでの成膜材料としては、TEOSとO3とを用いる。また、熱CVDは常圧、400℃で行われる(オゾン−TEOS法)。ここで、保護膜43の厚みは例えば50nmとする。
次に、図3(c)に示すように、CMP法を用いて、半導体基板41の上面上に形成されている保護膜43を研磨した後、続けて有機系低誘電率層間膜42を所定の厚さまで研磨する。この有機系低誘電率層間膜42は、シリコン酸化物に炭素が導入された構造を持っているため、シリコン酸化膜からなる保護膜43を研磨した後、同様な研磨条件で続けて研磨することが可能である。これにより、半導体基板41におけるウェハベベル部の上面および側面には有機系低誘電率層間膜42が残され、半導体基板41におけるウェハベベル部の側面上方および半導体基板41の裏面上には保護膜43が残される。
次に、図3(d)に示すように、リソグラフィー工程によってパターンが形成されたレジスト膜(図示せず)を用いて有機系低誘電率層間膜42をドライエッチングした後にレジスト膜を除去する。これにより、ライナー膜に達するビアホールが形成される(図2(d)参照)。続いて、リソグラフィー工程およびドライエッチング工程を行うことにより、溝状の開口を有機系低誘電率層間膜42内に形成する(図2(e)参照)。本工程では、これらのドライエッチングによって、半導体基板41におけるウエハベベル部の側面上に設けられた保護膜43は上方に向かって尖った形状となっている。
次に、図3(e)に示すように、半導体基板41の上面全体にバリアメタル44を堆積させた後に、スパッタ法およびメッキ法を用いてビアホールおよび開口を埋める銅膜(図示せず)をバリアメタル44上に堆積させる(図2(f)参照)。続いて、半導体基板41におけるウェハエッジ部に付着した銅膜をウェットエッチングして除去する。本工程では、ウェハベベル側面、ウェハベベル裏面、ウェハエッジ裏面にバリアメタル44が点在していることが分かる。
次に、図3(f)に示すように、フッ酸溶液を用いたスピンエッチングにより、半導体基板41の裏面上およびエッジ部の側面上に形成された保護膜43を除去する。有機系低誘電率層間膜42はフッ酸溶液に対してエッチングされにくいため、本工程では保護膜43のみがエッチングされる。また、バリアメタル44のうち保護膜43上に回り込んで堆積した部分も同時にリフトオフされる。従って、有機系低誘電率層間膜42は滑らかな状態を保持している。
次に、図3(g)に示すように、CMP法を用いてバリアメタル44及び銅膜を研磨除去することにより、半導体基板41におけるチップ形成領域に第2金属配線を形成する(図2(g)参照)。
次に、図3(h)に示すように、半導体基板41上にライナー膜45、有機系低誘電率層間膜46を順次堆積させる。半導体基板41におけるエッジ部に残る有機系低誘電率層間膜42の表面が滑らかであるので、ライナー膜45および有機系低誘電率層間膜46などの層の表面も滑らかになっており、膜剥がれが防がれている。
このように、本実施形態の方法によれば、半導体基板41におけるウエハベベル部に膜剥がれの起点となる荒れた膜が形成されるのが防がれている。また、半導体基板41におけるウェハベベル部を含むウェハエッジ部の裏面にバリアメタルが回り込むこともなくなっている。このため、本実施形態の方法によれば、配線の多層化を行ってもウェハエッジ部からの膜剥がれを低減することができる。そのため、本実施形態の方法を用いることにより、チップ形成領域のエッジ部付近で製造される半導体装置の歩留まりを向上させることができる。
また、層間膜として、フッ酸に対するエッチングレートが低い有機系低誘電率層間膜を用いているので、安価に堆積が可能なシリコン酸化膜を保護膜として用いることができる。
本実施形態の半導体装置の製造方法では、図3(c)に示す工程でCMP法を用いて保護膜43と有機系低誘電率層間膜42とを連続して研磨するので、第1の実施形態に係る方法に比べて配線形成工程をより簡略化することができる。
なお、保護膜はどのような材料で形成されていてもよい。また、層間絶縁膜は有機系低誘電率物質以外の絶縁体で形成されていてもよく、シリコン酸化物で形成されていてもよい。本実施形態の方法では、図3(c)に示す工程で研磨するので、層間絶縁膜と保護膜が共にシリコン酸化物で構成されていても膜剥がれを防止することができる。
なお、本発明では、Cuデュアルダマシン法を用いた場合の配線層の形成方法について述べたが、Cuシングルダマシン法の場合においても同様の手法を用いることができる。また、保護膜の形成方法として、常圧CVD法(オゾン−TEOS法)を例として挙げたが、ウェハエッジ部全面に保護膜を堆積させることができる方法であればよく、シランガスと酸素ガスを用いた減圧CVD法等、他の手法を用いることもできる。
以上説明したように、本発明の方法は、膜剥がれが発生しにくい配線層の形成に有用であり、種々の回路が形成された半導体チップの製造に利用可能である。
1、32、36、42、46 有機系低誘電率層間膜
2、34、44 バリアメタル
3、11 銅膜
4、35、45 ライナー膜
5 第1金属配線
6 キャップ層
7 第2金属配線
31、41 半導体基板
33、43 保護膜
2、34、44 バリアメタル
3、11 銅膜
4、35、45 ライナー膜
5 第1金属配線
6 キャップ層
7 第2金属配線
31、41 半導体基板
33、43 保護膜
Claims (7)
- ウェハ状の半導体基板の上面上に絶縁膜を形成する工程(a)と、
前記絶縁膜を含む前記半導体基板の側面上および裏面上にかけて保護膜を形成する工程(b)と、
前記保護膜のうち前記半導体基板のチップ形成領域上に位置する部分を除去して、少なくとも前記保護膜のうち前記半導体基板のウェハベベルの露出面上に位置する部分を残す工程(c)と、
前記工程(c)の後に、前記絶縁膜の一部をエッチングして前記絶縁膜に開口を形成する工程(d)と、
前記(d)の後に、半導体基板の上面上にバリア膜と金属膜を順次形成する工程(e)と、
前記工程(e)の後に、前記保護膜を除去する工程(f)と、
前記工程(f)の後に、前記絶縁膜上の前記金属膜及び前記バリア膜を除去して、前記開口を埋める金属配線を形成する工程(g)とを備えている半導体装置の製造方法。 - 前記絶縁膜と前記保護膜とは互いにエッチング選択性を有する材料で構成されており、
前記工程(c)では、エッチング溶液を用いたスピンエッチングによって前記保護膜を選択的に除去することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(a)の後で前記工程(b)の前に、CMP法によって前記絶縁膜を所定の膜厚まで研磨する工程をさらに備えていることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記工程(c)では、CMP法によって、前記半導体基板の上面上の前記保護膜を除去した後、前記絶縁膜を所定の膜厚まで研磨することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記絶縁膜は有機系の絶縁材料で構成されており、
前記保護膜はシリコン酸化物で構成されていることを特徴とする請求項1〜4のうちいずれか1つに記載の半導体装置の製造方法。 - 前記工程(f)では、エッチング溶液を用いたスピンエッチングによって前記保護膜を除去することを特徴とする請求項1〜4のうちいずれか1つに記載の半導体装置の製造方法。
- 前記工程(e)では、エッチング溶液を用いたスピンエッチングによって前記保護膜を除去することを特徴とする請求項1〜4のうちいずれか1つに記載の半導体装置の製造方法。
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