JP2000332018A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】Ｃｕ配線を有する半導体装置において、ダイシ
ング時に回路内にクラックの発生を抑制すると共に、Ｃ
ｕの拡散を抑制する。 【解決手段】Ｓｉ半導体層１１の半導体素子回路領域Ｒ
1 に形成された半導体素子と、Ｓｉ半導体層１１上に形
成された層間絶縁膜２０と、層間絶縁膜２０に形成され
た孔内に埋め込み形成されたＡｌ合金ピラー１８と、層
間絶縁膜に形成されＡｌ合金ピラー１８に接続する溝内
に形成されたバリアメタル層２３及びＣｕ薄膜２４とか
らなるＣｕ配線と、半導体素子回路領域Ｒ1 の外周を囲
うように層間絶縁膜に形成されたリング状の溝内に形成
されたＡｌ合金リング１９とシリコン窒化膜１７とから
なるヴィアリングとを具備してなる。
ング時に回路内にクラックの発生を抑制すると共に、Ｃ
ｕの拡散を抑制する。 【解決手段】Ｓｉ半導体層１１の半導体素子回路領域Ｒ
1 に形成された半導体素子と、Ｓｉ半導体層１１上に形
成された層間絶縁膜２０と、層間絶縁膜２０に形成され
た孔内に埋め込み形成されたＡｌ合金ピラー１８と、層
間絶縁膜に形成されＡｌ合金ピラー１８に接続する溝内
に形成されたバリアメタル層２３及びＣｕ薄膜２４とか
らなるＣｕ配線と、半導体素子回路領域Ｒ1 の外周を囲
うように層間絶縁膜に形成されたリング状の溝内に形成
されたＡｌ合金リング１９とシリコン窒化膜１７とから
なるヴィアリングとを具備してなる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｃｕ配線、及び半
導体素子回路領域の外周部を切れ目なく囲う金属障壁を
具備する半導体装置及びその製造方法に関する。
導体素子回路領域の外周部を切れ目なく囲う金属障壁を
具備する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】高性能ロジックＬＳＩに代表される半導
体装置では、高速動作のため伝達信号のＲＣ遅延を抑制
する必要がある。このため、微細金属配線の材料とし
て、従来のＡｌ合金にかわり、Ｃｕが注目されている。
Ｃｕ配線の使用にあたっては、配線以外の領域にＣｕが
拡散することを防止する必要がある。これは、層間絶縁
膜で一般に使用されているシリコン酸化膜等の絶縁膜中
をＣｕが非常に早く拡散するため、半導体素子層まで拡
散したＣｕがキャリア寿命を短くしたりゲート酸化膜の
耐圧を劣化させたりする問題があるためである。そこで
一般にＣｕ配線を使用する場合には、Ｃｕに対して拡散
防止機能を有するＴｉＮやＴａＮなどの高融点金属の窒
化物（バリアメタル）と、同じくＣｕに対して拡散防止
機能を有するＳｉＮなどの絶縁膜を組み合わせることに
より、Ｃｕ配線の周囲に拡散防止層を形成する手段がと
られている。
体装置では、高速動作のため伝達信号のＲＣ遅延を抑制
する必要がある。このため、微細金属配線の材料とし
て、従来のＡｌ合金にかわり、Ｃｕが注目されている。
Ｃｕ配線の使用にあたっては、配線以外の領域にＣｕが
拡散することを防止する必要がある。これは、層間絶縁
膜で一般に使用されているシリコン酸化膜等の絶縁膜中
をＣｕが非常に早く拡散するため、半導体素子層まで拡
散したＣｕがキャリア寿命を短くしたりゲート酸化膜の
耐圧を劣化させたりする問題があるためである。そこで
一般にＣｕ配線を使用する場合には、Ｃｕに対して拡散
防止機能を有するＴｉＮやＴａＮなどの高融点金属の窒
化物（バリアメタル）と、同じくＣｕに対して拡散防止
機能を有するＳｉＮなどの絶縁膜を組み合わせることに
より、Ｃｕ配線の周囲に拡散防止層を形成する手段がと
られている。
【０００３】一方で、Ｃｕ配線の使用の有無に関わらず
半導体装置では、Ｓｉウェハ上にＭＯＳトランジスタ等
の素子層と多層配線を形成した後、ダイシング工程によ
りＳｉウェハをチップへと切り出す。このダイシング工
程では、様々な薄膜からなる積層膜をダイシングブレー
ドで切削切断するため、多層配線が形成された層でクラ
ックが発生しやすく、このクラックがチップ内に伝搬し
て多層配線層を破壊するという問題が生じる。このた
め、たとえダイシング工程で切断面にクラックが発生し
ても、クラックがチップ内に伝搬することを防止する目
的として、チップ外周部のダイシング領域よりも内側に
チップを囲むリング状の金属壁を形成する方法が知られ
ている。このリング状の金属壁は、多層配線工程と層間
接続孔（コンタクトホール，ヴィアホール）への金属埋
め込み工程において、それぞれリング状のパターンを形
成することにより形成される（以下リング状構造物をヴ
ィアリングと記）。即ち、例えばＲＩＥ加工により形成
されたＡｌ合金配線とＣＶＤ法により接続孔にＷを埋め
込んだＷヴィア（コンタクト）プラグからなる従来の多
層配線構造を有する半導体装置では、Ａｌ合金薄膜を配
線に加工する工程でチップ外周部にＡｌ合金ヴィアリン
グを形成し、ヴィアホールを層間絶縁膜に開孔する工程
で前記Ａｌヴィアリング領域上にリング状の溝を開孔
し、ヴィアホールにＷを埋め込む工程で前記リング状の
溝にＷを埋め込みＷヴィアリングを形成する。これを多
層配線の層数分繰り返すことにより、Ａｌ合金とＷの積
層構造からなるヴィアリングを多層配線層領域に形成す
ることができる。
半導体装置では、Ｓｉウェハ上にＭＯＳトランジスタ等
の素子層と多層配線を形成した後、ダイシング工程によ
りＳｉウェハをチップへと切り出す。このダイシング工
程では、様々な薄膜からなる積層膜をダイシングブレー
ドで切削切断するため、多層配線が形成された層でクラ
ックが発生しやすく、このクラックがチップ内に伝搬し
て多層配線層を破壊するという問題が生じる。このた
め、たとえダイシング工程で切断面にクラックが発生し
ても、クラックがチップ内に伝搬することを防止する目
的として、チップ外周部のダイシング領域よりも内側に
チップを囲むリング状の金属壁を形成する方法が知られ
ている。このリング状の金属壁は、多層配線工程と層間
接続孔（コンタクトホール，ヴィアホール）への金属埋
め込み工程において、それぞれリング状のパターンを形
成することにより形成される（以下リング状構造物をヴ
ィアリングと記）。即ち、例えばＲＩＥ加工により形成
されたＡｌ合金配線とＣＶＤ法により接続孔にＷを埋め
込んだＷヴィア（コンタクト）プラグからなる従来の多
層配線構造を有する半導体装置では、Ａｌ合金薄膜を配
線に加工する工程でチップ外周部にＡｌ合金ヴィアリン
グを形成し、ヴィアホールを層間絶縁膜に開孔する工程
で前記Ａｌヴィアリング領域上にリング状の溝を開孔
し、ヴィアホールにＷを埋め込む工程で前記リング状の
溝にＷを埋め込みＷヴィアリングを形成する。これを多
層配線の層数分繰り返すことにより、Ａｌ合金とＷの積
層構造からなるヴィアリングを多層配線層領域に形成す
ることができる。
【０００４】このようにして形成したヴィアリングは、
ダイシング後のチップ側面からの水分の浸透に対するバ
リア層としても効果的である。チップ側面からチップ内
部に浸透した水分は、配線であるＡｌ合金を腐食させた
り、ＭＯＳトランジスタの動作不良を引き起こし問題と
なるが、ヴィアリング構造を具備することによりこれら
の問題を防止することができる。
ダイシング後のチップ側面からの水分の浸透に対するバ
リア層としても効果的である。チップ側面からチップ内
部に浸透した水分は、配線であるＡｌ合金を腐食させた
り、ＭＯＳトランジスタの動作不良を引き起こし問題と
なるが、ヴィアリング構造を具備することによりこれら
の問題を防止することができる。
【０００５】しかしながら、多層配線としてＣｕ配線を
用いる場合、以下の理由で従来のヴィアリング構造及び
その製造方法には問題がある。従来のヴィアリングの製
造方法に従えば、ヴィアリングの配線層に相当する部分
及びヴィア（コンタクト）プラグに相当する部分は、バ
リアメタルで被覆されたＣｕからなる。この場合、一般
にバリアメタルの膜厚は１〜５０ｎｍとヴィアリングの
断面寸法に比べて非常に薄い。これは、多層配線領域に
おいて配線抵抗とヴィア抵抗を下げるため、比抵抗の大
きなバリアメタルの膜厚を主配線材量であるＣｕの膜厚
（或いは配線幅，ヴィアホール径）に比べて充分薄くす
る必要があるためである。このような薄いバリアメタル
はダイシング工程において充分なクラック伝搬防止層と
して機能せず、クラックが発生した場合にバリアメタル
によるＣｕの被覆が部分的に破壊され、破壊点からＣｕ
が半導体素子回路領域内（ヴィアリングの内側）に拡散
してトランジスタの動作不良等の問題を引き起こす。
用いる場合、以下の理由で従来のヴィアリング構造及び
その製造方法には問題がある。従来のヴィアリングの製
造方法に従えば、ヴィアリングの配線層に相当する部分
及びヴィア（コンタクト）プラグに相当する部分は、バ
リアメタルで被覆されたＣｕからなる。この場合、一般
にバリアメタルの膜厚は１〜５０ｎｍとヴィアリングの
断面寸法に比べて非常に薄い。これは、多層配線領域に
おいて配線抵抗とヴィア抵抗を下げるため、比抵抗の大
きなバリアメタルの膜厚を主配線材量であるＣｕの膜厚
（或いは配線幅，ヴィアホール径）に比べて充分薄くす
る必要があるためである。このような薄いバリアメタル
はダイシング工程において充分なクラック伝搬防止層と
して機能せず、クラックが発生した場合にバリアメタル
によるＣｕの被覆が部分的に破壊され、破壊点からＣｕ
が半導体素子回路領域内（ヴィアリングの内側）に拡散
してトランジスタの動作不良等の問題を引き起こす。
【０００６】また、このようにヴィアリングのバリア層
が破壊されることにより、ダイシング工程でチップ側面
に付着したＣｕが半導体素子回路領域内部に拡散するこ
とを防止できず、上記と同じ問題を引き起こす。更に、
チップ側面からの水分の浸透により、バリアメタルの破
壊点でＣｕの酸化や腐食が起こると共に、更に半導体素
子回路領域内部に浸食した水分により配線に酸化や腐食
による不良を引き起こしたり、ＭＯＳトランジスタの動
作不良を引き起こす問題が発生する。
が破壊されることにより、ダイシング工程でチップ側面
に付着したＣｕが半導体素子回路領域内部に拡散するこ
とを防止できず、上記と同じ問題を引き起こす。更に、
チップ側面からの水分の浸透により、バリアメタルの破
壊点でＣｕの酸化や腐食が起こると共に、更に半導体素
子回路領域内部に浸食した水分により配線に酸化や腐食
による不良を引き起こしたり、ＭＯＳトランジスタの動
作不良を引き起こす問題が発生する。
【０００７】
【発明が解決しようとする課題】上述したように、Ｃｕ
配線層を有する半導体装置に、従来のヴィアリングの製
造方法を適用すると、ダイシング工程時にヴィアリング
のバリアメタル層の破壊により、ヴィアリングのＣｕが
半導体素子回路領域内に拡散したり、バリアメタルの破
壊点からの水分の浸透により配線に酸化や腐食による不
良を引き起こしたりするという問題があった。
配線層を有する半導体装置に、従来のヴィアリングの製
造方法を適用すると、ダイシング工程時にヴィアリング
のバリアメタル層の破壊により、ヴィアリングのＣｕが
半導体素子回路領域内に拡散したり、バリアメタルの破
壊点からの水分の浸透により配線に酸化や腐食による不
良を引き起こしたりするという問題があった。
【０００８】本発明の目的は、Ｃｕを主成分とする配線
層を具備していても、ヴィアリングから半導体素子回路
内へのＣｕの拡散や水分の浸透が生じることがなく、半
導体素子の動作不良の発生を抑制し得る半導体装置及び
その製造方法を提供することにある。
層を具備していても、ヴィアリングから半導体素子回路
内へのＣｕの拡散や水分の浸透が生じることがなく、半
導体素子の動作不良の発生を抑制し得る半導体装置及び
その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１０】（１）本発明（請求項１）の半導体装置
は、半導体基板上に形成された半導体素子と、前記半導
体基板上に形成され、前記半導体素子が形成された半導
体素子回路領域に孔と、該回路領域の外周を切れ目なく
囲むリング状の溝を有する層間絶縁膜と、この層間絶縁
膜の孔内に形成されたプラグ電極と、このプラグ電極に
接続された銅を主成分とする配線と、前記リング状の溝
内に形成されたアルミニウムを主成分とする層を有する
ヴィアリングとを具備し、前記ヴィアリング層には銅を
主成分とする層が形成されていないことを特徴とする。
は、半導体基板上に形成された半導体素子と、前記半導
体基板上に形成され、前記半導体素子が形成された半導
体素子回路領域に孔と、該回路領域の外周を切れ目なく
囲むリング状の溝を有する層間絶縁膜と、この層間絶縁
膜の孔内に形成されたプラグ電極と、このプラグ電極に
接続された銅を主成分とする配線と、前記リング状の溝
内に形成されたアルミニウムを主成分とする層を有する
ヴィアリングとを具備し、前記ヴィアリング層には銅を
主成分とする層が形成されていないことを特徴とする。
【００１１】（２）本発明（請求項２）の半導体装置の
製造方法は、半導体素子回路領域に半導体素子が形成さ
れた半導体基板上にアルミニウムを主成分とするＡｌ薄
膜を堆積する工程と、前記Ａｌ薄膜をパターニングし、
前記半導体素子回路領域にヴィアプラグを形成すると共
に、半導体素子回路領域を囲うヴィアリングを形成する
工程と、前記半導体基板上に前記ヴィアプラグ及び前記
ヴィアリングを覆うように絶縁膜を堆積する工程と、前
記絶縁膜の表面を平坦化して前記ヴィアプラグ及びヴィ
アリングの表面を露出させる工程と、前記ヴィアプラグ
に接続する銅を主成分とする配線を形成する工程とを含
むことを特徴とする。
製造方法は、半導体素子回路領域に半導体素子が形成さ
れた半導体基板上にアルミニウムを主成分とするＡｌ薄
膜を堆積する工程と、前記Ａｌ薄膜をパターニングし、
前記半導体素子回路領域にヴィアプラグを形成すると共
に、半導体素子回路領域を囲うヴィアリングを形成する
工程と、前記半導体基板上に前記ヴィアプラグ及び前記
ヴィアリングを覆うように絶縁膜を堆積する工程と、前
記絶縁膜の表面を平坦化して前記ヴィアプラグ及びヴィ
アリングの表面を露出させる工程と、前記ヴィアプラグ
に接続する銅を主成分とする配線を形成する工程とを含
むことを特徴とする。
【００１２】（３）本発明（請求項３）の半導体装置
は、半導体素子回路領域に半導体素子が形成される半導
体基板上にアルミニウムを主成分とするＡｌ薄膜を堆積
する工程と、前記Ａｌ薄膜上にシリコン窒化膜を堆積す
る工程と、前記シリコン窒化膜をパターニングして、前
記半導体素子回路領域にプラグパターン形状に加工する
共に、前記半導体素子回路領域の外周を切れ目なく囲う
リング形状に加工する工程と、前記シリコン窒化膜をマ
スクに用いて前記薄膜をエッチングし、半導体素子回路
領域にヴィアプラグを形成すると共に、該半導体素子回
路領域の外周を囲うヴィアリングを形成する工程と、前
記半導体基板上に前記ヴィアプラグ及び前記ヴィアリン
グを覆うように絶縁膜を堆積する工程と、前記シリコン
窒化膜をストッパに用いて前記絶縁膜の表面を平坦化す
る工程と、前記前記半導体素子回路領域の絶縁膜上に配
線領域が露出すると共に、前記ヴィアリングの形成領域
の絶縁膜及びシリコン窒化膜上を覆うレジストパターン
を形成する工程と、前記絶縁膜及びシリコン窒化膜のエ
ッチングを行い、前記半導体素子回路領域に配線パター
ン形状の溝を形成する工程と、前記溝に銅を主成分とす
る配線材を埋め込み形成する工程とを含むことを特徴と
する。
は、半導体素子回路領域に半導体素子が形成される半導
体基板上にアルミニウムを主成分とするＡｌ薄膜を堆積
する工程と、前記Ａｌ薄膜上にシリコン窒化膜を堆積す
る工程と、前記シリコン窒化膜をパターニングして、前
記半導体素子回路領域にプラグパターン形状に加工する
共に、前記半導体素子回路領域の外周を切れ目なく囲う
リング形状に加工する工程と、前記シリコン窒化膜をマ
スクに用いて前記薄膜をエッチングし、半導体素子回路
領域にヴィアプラグを形成すると共に、該半導体素子回
路領域の外周を囲うヴィアリングを形成する工程と、前
記半導体基板上に前記ヴィアプラグ及び前記ヴィアリン
グを覆うように絶縁膜を堆積する工程と、前記シリコン
窒化膜をストッパに用いて前記絶縁膜の表面を平坦化す
る工程と、前記前記半導体素子回路領域の絶縁膜上に配
線領域が露出すると共に、前記ヴィアリングの形成領域
の絶縁膜及びシリコン窒化膜上を覆うレジストパターン
を形成する工程と、前記絶縁膜及びシリコン窒化膜のエ
ッチングを行い、前記半導体素子回路領域に配線パター
ン形状の溝を形成する工程と、前記溝に銅を主成分とす
る配線材を埋め込み形成する工程とを含むことを特徴と
する。
【００１３】［作用］本発明は、上記構成によって以下
の作用・効果を有する。半導体素子回路領域の外周に形
成されるヴィアリングはＡｌを主成分とする層を有し、
Ｃｕを主成分とする層が形成されていないので、ヴィア
リングから半導体素子回路内へのＣｕの拡散が生じるこ
とがない。また、ヴィアリングには膜厚の薄いバリアメ
タル層が形成されることがないので、ダイシング時にヴ
ィアリングが破壊される可能性が低くなり、半導体素子
回路領域内へ水分が侵入する可能性が低い。
の作用・効果を有する。半導体素子回路領域の外周に形
成されるヴィアリングはＡｌを主成分とする層を有し、
Ｃｕを主成分とする層が形成されていないので、ヴィア
リングから半導体素子回路内へのＣｕの拡散が生じるこ
とがない。また、ヴィアリングには膜厚の薄いバリアメ
タル層が形成されることがないので、ダイシング時にヴ
ィアリングが破壊される可能性が低くなり、半導体素子
回路領域内へ水分が侵入する可能性が低い。
【００１４】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１５】［第１実施形態］本実施形態では、Ｃｕ配
線を微細金属配線として用いた半導体装置において、半
導体チップの外周部にＡｌ合金とシリコン窒化膜とが積
層されたヴィアリングの構造及び製造方法について説明
する。
線を微細金属配線として用いた半導体装置において、半
導体チップの外周部にＡｌ合金とシリコン窒化膜とが積
層されたヴィアリングの構造及び製造方法について説明
する。
【００１６】本実施形態では、半導体装置の多層配線構
造の形成にあたって、ヴィアホールへのＣＶＤ法等を用
いた金属埋め込み工程を用いた通常の形成方法とは異な
り、Ａｌ合金薄膜をリソグラフィと反応性イオンエッチ
ング（ＲＩＥ）を用いて柱状構造物（Ａｌピラー）を形
成し、このＡｌピラーを配線層間の接続プラグ（ヴィア
プラグ，コンタクトプラグ）とする製造方法を採る。各
配線層は、絶縁膜にリソグラフィとＲＩＥを用いて形成
した溝に配線金属であるＣｕ及びバリアメタル薄膜を埋
め込むダマシン法（Damascene）により形成される。こ
の場合に、本発明の特徴であるＡｌ合金とシリコン窒化
膜からなるヴィアリング構造を多層配線形成工程と同時
に形成することができる。
造の形成にあたって、ヴィアホールへのＣＶＤ法等を用
いた金属埋め込み工程を用いた通常の形成方法とは異な
り、Ａｌ合金薄膜をリソグラフィと反応性イオンエッチ
ング（ＲＩＥ）を用いて柱状構造物（Ａｌピラー）を形
成し、このＡｌピラーを配線層間の接続プラグ（ヴィア
プラグ，コンタクトプラグ）とする製造方法を採る。各
配線層は、絶縁膜にリソグラフィとＲＩＥを用いて形成
した溝に配線金属であるＣｕ及びバリアメタル薄膜を埋
め込むダマシン法（Damascene）により形成される。こ
の場合に、本発明の特徴であるＡｌ合金とシリコン窒化
膜からなるヴィアリング構造を多層配線形成工程と同時
に形成することができる。
【００１７】以下、図１，図２を用いて本実施形態によ
るヴィアリングの製造工程を説明する。先ず、図１
（ａ）に示すように、シリコン半導体層１１上にＡｌ合
金層１２をヴィアプラグに相当する膜厚分だけスパッタ
法等の通常の成膜方法を用いて形成する。Ａｌ合金とし
てはＡｌに微量のＣｕ若しくはＳｉを含有した合金、或
いは微量のＣｕとＳｉを共に含有した合金、又は純粋の
Ａｌであっても良い。シリコン半導体層１１（半導体基
板）の半導体半導体素子回路領域Ｒ1 には、図示されな
い半導体素子が形成されている。なお、図１，図２にお
いて、Ｒ1 は半導体素子回路領域の断面であり、Ｒ2 は
半導体素子回路領域Ｒ1 とダイシング領域Ｒ3との間の
領域であるヴィアリング領域の断面である（図３）。次
に、Ａｌ合金層１２上に、プラズマＣＶＤ法等を用いて
シリコン窒化膜１３を形成する。シリコン窒化膜１３の
膜厚はヴィアプラグの上層に形成される配線の膜厚とほ
ぼ同じにする。
るヴィアリングの製造工程を説明する。先ず、図１
（ａ）に示すように、シリコン半導体層１１上にＡｌ合
金層１２をヴィアプラグに相当する膜厚分だけスパッタ
法等の通常の成膜方法を用いて形成する。Ａｌ合金とし
てはＡｌに微量のＣｕ若しくはＳｉを含有した合金、或
いは微量のＣｕとＳｉを共に含有した合金、又は純粋の
Ａｌであっても良い。シリコン半導体層１１（半導体基
板）の半導体半導体素子回路領域Ｒ1 には、図示されな
い半導体素子が形成されている。なお、図１，図２にお
いて、Ｒ1 は半導体素子回路領域の断面であり、Ｒ2 は
半導体素子回路領域Ｒ1 とダイシング領域Ｒ3との間の
領域であるヴィアリング領域の断面である（図３）。次
に、Ａｌ合金層１２上に、プラズマＣＶＤ法等を用いて
シリコン窒化膜１３を形成する。シリコン窒化膜１３の
膜厚はヴィアプラグの上層に形成される配線の膜厚とほ
ぼ同じにする。
【００１８】次いで、図１（ｂ）に示すように、リソグ
ラフィ工程を用いてヴィアリング及びヴィアプラグが配
置される予定領域のシリコン窒化膜１３上に、レジスト
パターン１４，１５を選択的に形成する。なお、半導体
素子回路領域Ｒ1 にはヴィアプラグが形成される領域を
覆うレジストパターン１４を形成し、ヴィアリング領域
Ｒ2 には半導体素子回路領域Ｒ1 の周囲を切れ目なく囲
うレジストパターン１５を形成する。
ラフィ工程を用いてヴィアリング及びヴィアプラグが配
置される予定領域のシリコン窒化膜１３上に、レジスト
パターン１４，１５を選択的に形成する。なお、半導体
素子回路領域Ｒ1 にはヴィアプラグが形成される領域を
覆うレジストパターン１４を形成し、ヴィアリング領域
Ｒ2 には半導体素子回路領域Ｒ1 の周囲を切れ目なく囲
うレジストパターン１５を形成する。
【００１９】次いで、図１（ｃ）に示すように、レジス
トパターン１４，１５をマスクとして、シリコン窒化膜
１３をフルオロカーボンをエッチングガスとするＲＩＥ
により加工する。このＲＩＥ工程により、半導体素子回
路領域Ｒ1 には島状のシリコン窒化膜１７が形成され、
且つヴィアリング領域Ｒ2 には半導体素子回路領域を囲
むようにリング状のシリコン窒化膜１７が形成される。
トパターン１４，１５をマスクとして、シリコン窒化膜
１３をフルオロカーボンをエッチングガスとするＲＩＥ
により加工する。このＲＩＥ工程により、半導体素子回
路領域Ｒ1 には島状のシリコン窒化膜１７が形成され、
且つヴィアリング領域Ｒ2 には半導体素子回路領域を囲
むようにリング状のシリコン窒化膜１７が形成される。
【００２０】次いで、図１（ｄ）に示すように、レジス
トパターン１４，１５をアッシングにより除去した後、
シリコン窒化膜１６，１７をエッチングマスク（ハード
マスク）としてＡｌ合金層１２をＲＩＥにより加工す
る。このＲＩＥ工程時のエッチングガスとしてはＢＣｌ
3 とＣｌ2 を主成分としたガスを用いる。このＲＩＥ工
程により、半導体素子回路領域Ｒ1 にはＡｌ合金ピラー
１８が形成されると共に、ヴィアリング領域Ｒ2 にはリ
ング状のＡｌ合金からなるＡｌ合金リング１９が形成さ
れる。Ａｌ合金ピラー１８及びＡｌ合金リング１９上に
はそれぞれ、これらと同一な断面形状を有するシリコン
窒化膜１６，１７が形成されている。
トパターン１４，１５をアッシングにより除去した後、
シリコン窒化膜１６，１７をエッチングマスク（ハード
マスク）としてＡｌ合金層１２をＲＩＥにより加工す
る。このＲＩＥ工程時のエッチングガスとしてはＢＣｌ
3 とＣｌ2 を主成分としたガスを用いる。このＲＩＥ工
程により、半導体素子回路領域Ｒ1 にはＡｌ合金ピラー
１８が形成されると共に、ヴィアリング領域Ｒ2 にはリ
ング状のＡｌ合金からなるＡｌ合金リング１９が形成さ
れる。Ａｌ合金ピラー１８及びＡｌ合金リング１９上に
はそれぞれ、これらと同一な断面形状を有するシリコン
窒化膜１６，１７が形成されている。
【００２１】次いで、図１（ｅ）に示すように、Ａｌ合
金ピラー１８，Ａｌ合金リング１９及びシリコン窒化膜
１６，１７を覆うように層間絶縁膜２０を堆積する。層
間絶縁膜２０はプラズマＣＶＤ法やスピンコート法を用
いて堆積される。層間絶縁膜２０の材料としては、通常
のＳｉＯ2 の他にＦが添加されたＳｉＯ2 や有機シリケ
ート，無機シリケートから選択することができ、またこ
れらの積層膜でも良い。なお、配線層間や配線間の結合
容量を低くするため、層間絶縁膜２０は低い誘電率を有
する材料であることが望ましい。
金ピラー１８，Ａｌ合金リング１９及びシリコン窒化膜
１６，１７を覆うように層間絶縁膜２０を堆積する。層
間絶縁膜２０はプラズマＣＶＤ法やスピンコート法を用
いて堆積される。層間絶縁膜２０の材料としては、通常
のＳｉＯ2 の他にＦが添加されたＳｉＯ2 や有機シリケ
ート，無機シリケートから選択することができ、またこ
れらの積層膜でも良い。なお、配線層間や配線間の結合
容量を低くするため、層間絶縁膜２０は低い誘電率を有
する材料であることが望ましい。
【００２２】次いで、図１（ｆ）に示すように、ＣＭＰ
法等の平坦化技術を用いて層間絶縁膜２０の表面を平坦
化する。この時、シリコン窒化膜１６，１７がエッチン
グストッパとなる。なお、ＣＭＰ時にシリコン窒化膜１
６，１７上の層間絶縁膜２０の膜厚が検知できる装置で
あれば、エッチングストッパであるシリコン窒化膜１
６，１７を形成する必要がない。
法等の平坦化技術を用いて層間絶縁膜２０の表面を平坦
化する。この時、シリコン窒化膜１６，１７がエッチン
グストッパとなる。なお、ＣＭＰ時にシリコン窒化膜１
６，１７上の層間絶縁膜２０の膜厚が検知できる装置で
あれば、エッチングストッパであるシリコン窒化膜１
６，１７を形成する必要がない。
【００２３】次いで、図１（ｇ）に示すように、半導体
素子回路領域Ｒ1 において、ヴィアプラグに接続する上
層配線が埋め込まれる溝を形成するため、上層配線の形
成予定領域に開孔を有するレジストパターン２１をリソ
グラフィ工程により形成する。この時、ヴィアリング領
域Ｒ2 のシリコン窒化膜１７の表面がレジストパターン
２１で覆われているようにする。
素子回路領域Ｒ1 において、ヴィアプラグに接続する上
層配線が埋め込まれる溝を形成するため、上層配線の形
成予定領域に開孔を有するレジストパターン２１をリソ
グラフィ工程により形成する。この時、ヴィアリング領
域Ｒ2 のシリコン窒化膜１７の表面がレジストパターン
２１で覆われているようにする。
【００２４】次いで、図１（ｈ）に示すように、レジス
トパターン２１をマスクに用いてＲＩＥを行い、上層配
線が埋め込み形成される溝２２を形成する。このＲＩＥ
工程で半導体素子回路領域Ｒ1 に存在したシリコン窒化
膜１６が除去される一方で、ヴィアリング領域Ｒ2 のシ
リコン窒化膜１７が残置する。
トパターン２１をマスクに用いてＲＩＥを行い、上層配
線が埋め込み形成される溝２２を形成する。このＲＩＥ
工程で半導体素子回路領域Ｒ1 に存在したシリコン窒化
膜１６が除去される一方で、ヴィアリング領域Ｒ2 のシ
リコン窒化膜１７が残置する。
【００２５】次いで、図２（ｉ）に示すように、溝２２
の表面を覆うようにＴｉＮやＴａＮ等の高融点金属の窒
化物からなるバリアメタル層２３をスパッタリング法に
より形成する。バリアメタル層２３は、高融点金属の窒
化物以外にも、Ｃｕの絶縁層２０中への拡散を防止する
機能を有する材料であれば、任意の材料を用いることが
できる。バリアメタル層２３の堆積後、引き続いてＣｕ
薄膜２４を溝２２を埋め込むように堆積する。Ｃｕ薄膜
２４の成膜方法としては、スパッタ法，メッキ法，ＣＶ
Ｄ法或いはこれらを組み合わせた方法などをもちいる。
ヴィアリング領域には凹部が存在しないので、平坦なバ
リアメタル層２３及びＣｕ薄膜２４が形成される。
の表面を覆うようにＴｉＮやＴａＮ等の高融点金属の窒
化物からなるバリアメタル層２３をスパッタリング法に
より形成する。バリアメタル層２３は、高融点金属の窒
化物以外にも、Ｃｕの絶縁層２０中への拡散を防止する
機能を有する材料であれば、任意の材料を用いることが
できる。バリアメタル層２３の堆積後、引き続いてＣｕ
薄膜２４を溝２２を埋め込むように堆積する。Ｃｕ薄膜
２４の成膜方法としては、スパッタ法，メッキ法，ＣＶ
Ｄ法或いはこれらを組み合わせた方法などをもちいる。
ヴィアリング領域には凹部が存在しないので、平坦なバ
リアメタル層２３及びＣｕ薄膜２４が形成される。
【００２６】そして、溝２２の内部に存在するバリアメ
タル層２３とＣｕ薄膜２４以外の余剰のバリアメタル層
２３とＣｕ薄膜２４をＣＭＰ法により除去することによ
って、溝２２内にＣｕ配線が形成される。ＣＭＰ時、ヴ
ィアリング領域Ｒ2 に存在していたバリアメタル層２３
及びＣｕ薄膜２４が除去されるため、ヴィアリング領域
Ｒ2 にはＣｕ薄膜及びバリアメタル層が残置することが
ない。
タル層２３とＣｕ薄膜２４以外の余剰のバリアメタル層
２３とＣｕ薄膜２４をＣＭＰ法により除去することによ
って、溝２２内にＣｕ配線が形成される。ＣＭＰ時、ヴ
ィアリング領域Ｒ2 に存在していたバリアメタル層２３
及びＣｕ薄膜２４が除去されるため、ヴィアリング領域
Ｒ2 にはＣｕ薄膜及びバリアメタル層が残置することが
ない。
【００２７】以上説明した工程によって、半導体素子回
路領域内にはＣｕ配線を有し、半導体回路外周部にはＡ
ｌ合金とＳｉＮからなるヴィアリングを形成することが
できる。このように形成されたヴィアリングは、Ｃｕを
用いていないために、ヴィアリングから回路領域へのＣ
ｕの拡散が生じることがなく、Ｃｕに起因する半導体装
置の動作不良を防止することができ、半導体装置の信頼
性を向上させることができる。
路領域内にはＣｕ配線を有し、半導体回路外周部にはＡ
ｌ合金とＳｉＮからなるヴィアリングを形成することが
できる。このように形成されたヴィアリングは、Ｃｕを
用いていないために、ヴィアリングから回路領域へのＣ
ｕの拡散が生じることがなく、Ｃｕに起因する半導体装
置の動作不良を防止することができ、半導体装置の信頼
性を向上させることができる。
【００２８】そして、このヴィアリングは、Ｓｉウェハ
上に半導体装置を形成した後に行われるダイシング工程
において、切断面からのクラックが回路内部に伝搬する
ことを効果的に防止することができる。このため、配線
がクラックにより破壊されることがなくなり、半導体装
置の良品収率を向上させることができる。
上に半導体装置を形成した後に行われるダイシング工程
において、切断面からのクラックが回路内部に伝搬する
ことを効果的に防止することができる。このため、配線
がクラックにより破壊されることがなくなり、半導体装
置の良品収率を向上させることができる。
【００２９】そして、Ａｌ合金及びＳｉＮからなるヴィ
アリングは、チップ外部からの水分の浸透に対し障壁に
なるため、半導体素子回路領域への水分の浸透による動
作不良や、Ｃｕ配線の水分による酸化や腐食を防止する
ことができ、半導体装置の信頼性を向上させることがで
きる。
アリングは、チップ外部からの水分の浸透に対し障壁に
なるため、半導体素子回路領域への水分の浸透による動
作不良や、Ｃｕ配線の水分による酸化や腐食を防止する
ことができ、半導体装置の信頼性を向上させることがで
きる。
【００３０】［第２実施形態］次に、第１実施形態と異
なる製造方法について説明する図４は、本発明の第２実
施形態に係わる半導体装置の製造方法を示す工程断面図
である。先ず、図４（ａ）に示すように、Ｓｉ半導体層
３１上に、層間絶縁膜３２を堆積する。なお、図４にお
いて、Ｒ1 は半導体素子回路領域の断面であり、Ｒ2 は
半導体素子回路領域とダイシング領域との間の領域であ
るヴィアリング領域の断面である。
なる製造方法について説明する図４は、本発明の第２実
施形態に係わる半導体装置の製造方法を示す工程断面図
である。先ず、図４（ａ）に示すように、Ｓｉ半導体層
３１上に、層間絶縁膜３２を堆積する。なお、図４にお
いて、Ｒ1 は半導体素子回路領域の断面であり、Ｒ2 は
半導体素子回路領域とダイシング領域との間の領域であ
るヴィアリング領域の断面である。
【００３１】次いで、図４（ｂ）に示すように、ヴィア
リング領域Ｒ2 に半導体素子回路領域Ｒ1 の外周を切れ
目なく囲うリング状の溝３３を形成する。次いで、図４
（ｃ）に示すように、溝３３を埋め込むようにＡｌを主
成分とするＡｌ合金層３４を形成する。次いで、図４
（ｄ）に示すように、ＣＭＰ法等の平坦化技術を用いて
層間絶縁膜３２上の余分なＡｌ合金層３４を除去し、溝
３３内にＡｌヴィアリング３５を埋め込み形成する。
リング領域Ｒ2 に半導体素子回路領域Ｒ1 の外周を切れ
目なく囲うリング状の溝３３を形成する。次いで、図４
（ｃ）に示すように、溝３３を埋め込むようにＡｌを主
成分とするＡｌ合金層３４を形成する。次いで、図４
（ｄ）に示すように、ＣＭＰ法等の平坦化技術を用いて
層間絶縁膜３２上の余分なＡｌ合金層３４を除去し、溝
３３内にＡｌヴィアリング３５を埋め込み形成する。
【００３２】次いで、図４（ｅ）に示すように、半導体
素子回路領域Ｒ1 の層間絶縁膜３２にヴィアホール３６
及び配線溝３７を形成する。次いで、図４（ｆ）に示す
ように、バリアメタル層３８及びＣｕ薄膜３９を順次堆
積する。次いで、図４（ｇ）に示すように、ＣＭＰ法を
用いて層間絶縁膜３２上の余分なＣｕ及びバリアメタル
層を除去し、配線溝３７内にＣｕ配線層４０を形成する
と共にヴィアホール３６内にＣｕヴィアプラグ４１を形
成する。
素子回路領域Ｒ1 の層間絶縁膜３２にヴィアホール３６
及び配線溝３７を形成する。次いで、図４（ｆ）に示す
ように、バリアメタル層３８及びＣｕ薄膜３９を順次堆
積する。次いで、図４（ｇ）に示すように、ＣＭＰ法を
用いて層間絶縁膜３２上の余分なＣｕ及びバリアメタル
層を除去し、配線溝３７内にＣｕ配線層４０を形成する
と共にヴィアホール３６内にＣｕヴィアプラグ４１を形
成する。
【００３３】以上の製造方法でも、ヴィアリングにはＣ
ｕを主成分とする層が存在しないヴィアリングを形成す
ることができる。
ｕを主成分とする層が存在しないヴィアリングを形成す
ることができる。
【００３４】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【００３５】
【発明の効果】以上説明したように本発明によれば、半
導体素子回路領域の周囲を切れ目なく覆うヴィアリング
は、Ａｌを主成分とする層で形成され、Ｃｕを主成分と
する層が形成されていないので、ヴィアリングから回路
領域へのＣｕの拡散が生じることがなく、Ｃｕに起因す
る半導体装置の動作不良を防止することができ、半導体
装置の信頼性を向上させることができる。
導体素子回路領域の周囲を切れ目なく覆うヴィアリング
は、Ａｌを主成分とする層で形成され、Ｃｕを主成分と
する層が形成されていないので、ヴィアリングから回路
領域へのＣｕの拡散が生じることがなく、Ｃｕに起因す
る半導体装置の動作不良を防止することができ、半導体
装置の信頼性を向上させることができる。
【図１】第１実施形態に係わる半導体装置の製造方法を
示す工程断面図。
示す工程断面図。
【図２】第１実施形態に係わる半導体装置の製造方法を
示す工程断面図。
示す工程断面図。
【図３】第１実施形態に係わる半導体装置の構成を示す
平面図。
平面図。
【図４】第２実施形態に係わる半導体装置の製造方法を
示す工程断面図。
示す工程断面図。
Ｒ1 …半導体素子回路領域 Ｒ2 …ヴィアリング領域 Ｒ3 …ダイシング領域 １１…シリコン半導体層 １２…Ａｌ合金層 １３…シリコン窒化膜 １４，１５…レジストパターン １６，１７…シリコン窒化膜 １８…Ａｌ合金ピラー １９…Ａｌ合金リング ２０…層間絶縁膜 ２１…レジストパターン ２２…溝 ２３…バリアメタル層 ２４…Ｃｕ薄膜 ３１…シリコン半導体層 ３２…層間絶縁膜 ３３…溝 ３４…合金層 ３５…ヴィアリング ３６…ヴィアホール ３７…配線溝 ３８…バリアメタル層 ３９…Ｃｕ薄膜 ４０…Ｃｕ配線層 ４１…Ｃｕヴィアプラグ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/88 Ｎ Ｒ (72)発明者 東 和幸 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB02 BB03 BB04 BB30 BB32 DD08 DD15 DD16 DD17 DD19 DD37 DD43 DD51 DD65 DD71 DD72 FF07 FF09 FF13 FF18 FF22 FF27 HH20 5F004 BA04 DA00 DA04 DA11 DB00 DB09 DB16 5F033 HH08 HH09 HH11 HH32 HH33 JJ08 JJ09 MM01 MM12 MM13 NN19 PP06 PP15 PP26 QQ08 QQ09 QQ13 QQ25 QQ28 QQ37 QQ48 RR04 RR06 RR09 RR11 RR25 SS15 SS21 TT01 VV00 VV01 XX17 XX18 XX25 XX28
Claims (3)
- 【請求項１】半導体基板上に形成された半導体素子と、 前記半導体基板上に形成され、前記半導体素子が形成さ
れた半導体素子回路領域に孔と、該回路領域の外周を切
れ目なく囲むリング状の溝を有する層間絶縁膜と、 この層間絶縁膜の孔内に形成されたプラグ電極と、 このプラグ電極に接続された銅を主成分とする配線と、 前記リング状の溝内に形成されたアルミニウムを主成分
とする層を有するヴィアリングとを具備し、 前記ヴィアリング層には銅を主成分とする層が形成され
ていないことを特徴とする半導体装置。 - 【請求項２】半導体素子回路領域に半導体素子が形成さ
れた半導体基板上にアルミニウムを主成分とするＡｌ薄
膜を堆積する工程と、 前記Ａｌ薄膜をパターニングし、前記半導体素子回路領
域にヴィアプラグを形成すると共に、半導体素子回路領
域を囲うヴィアリングを形成する工程と、 前記半導体基板上に前記ヴィアプラグ及び前記ヴィアリ
ングを覆うように絶縁膜を堆積する工程と、 前記絶縁膜の表面を平坦化して前記ヴィアプラグ及びヴ
ィアリングの表面を露出させる工程と、 前記ヴィアプラグに接続する銅を主成分とする配線を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項３】半導体素子回路領域に半導体素子が形成さ
れる半導体基板上にアルミニウムを主成分とするＡｌ薄
膜を堆積する工程と、 前記Ａｌ薄膜上にシリコン窒化膜を堆積する工程と、 前記シリコン窒化膜をパターニングして、前記半導体素
子回路領域にプラグパターン形状に加工する共に、前記
半導体素子回路領域の外周を切れ目なく囲うリング形状
に加工する工程と、 前記シリコン窒化膜をマスクに用いて前記薄膜をエッチ
ングし、半導体素子回路領域にヴィアプラグを形成する
と共に、該半導体素子回路領域の外周を囲うヴィアリン
グを形成する工程と、 前記半導体基板上に前記ヴィアプラグ及び前記ヴィアリ
ングを覆うように絶縁膜を堆積する工程と、 前記シリコン窒化膜をストッパに用いて前記絶縁膜の表
面を平坦化する工程と、 前記前記半導体素子回路領域の絶縁膜上に配線領域が露
出すると共に、前記ヴィアリングの形成領域の絶縁膜及
びシリコン窒化膜上を覆うレジストパターンを形成する
工程と、 前記絶縁膜及びシリコン窒化膜のエッチングを行い、前
記半導体素子回路領域に配線パターン形状の溝を形成す
る工程と、 前記溝に銅を主成分とする配線材を埋め込み形成する工
程とを含むことを特徴とする半導体装置の製造方法。
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| USRE41948E1 (en) * | 2001-05-25 | 2010-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
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