JP2004296905A - 半導体装置 - Google Patents
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Abstract
【課題】絶縁膜として低比誘電率膜を有する半導体装置において、絶縁膜の剥がれや破壊に耐性を有し信頼性向上が達成される半導体装置を提供する。
【解決手段】半導体基板と、半導体基板上に少なくとも１層以上形成され、半導体基板の少なくとも四隅近傍で該四隅に沿う形状の欠損部１１ａ，１１ｂ，１１ｃ，１１ｄによって全層が分断されており、かつ比誘電率が３．８以下である第１の絶縁膜と、欠損部における半導体基板中央側で第１の絶縁膜２２，２３，２４の全層の側面を覆うように形成され、比誘電率が３．８超である第２の絶縁膜２５とを具備する。
【選択図】 図１
【解決手段】半導体基板と、半導体基板上に少なくとも１層以上形成され、半導体基板の少なくとも四隅近傍で該四隅に沿う形状の欠損部１１ａ，１１ｂ，１１ｃ，１１ｄによって全層が分断されており、かつ比誘電率が３．８以下である第１の絶縁膜と、欠損部における半導体基板中央側で第１の絶縁膜２２，２３，２４の全層の側面を覆うように形成され、比誘電率が３．８超である第２の絶縁膜２５とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、比誘電率が３．８以下の絶縁膜を有する半導体装置に関する。
【０００２】
【従来の技術】
層間絶縁膜を有する半導体装置（半導体チップ）において、層間絶縁膜の側面、すなわち半導体チップの周縁をシールしてその信頼性を向上する構造の例として下記特許文献１に開示されたものがある。これによるとシールする部材には配線と同材質の導電体が用いられている。製造工程としては、層間絶縁膜の側面への上記シールが形成されたあと、半導体ウエハがダイシングされて半導体チップに切り出される。
【０００３】
【特許文献１】
特開２０００−２７７４６５号公報
【０００４】
【発明が解決しようとする課題】
近年、半導体装置のさらなる動作速度向上のため、配線抵抗の低抵抗化や、層間絶縁膜の低誘電率化などが進められている。具体的には、配線の材料がアルミニウム（Ａｌ）から銅（Ｃｕ）へ移行されている。また、層間絶縁膜も単純なＳｉＯ２膜からフッ素をドープしたＳｉＯ２膜や、あるいは有機成分を含むＳｉＯ２膜をはじめとする低比誘電率膜（ｌｏｗ−ｋ膜）の採用が図られている。
【０００５】
低比誘電率膜は、例えば、その材料の密度を小さくしたり、あるいは材料中の誘電分極性を排除するなどして得られる。材料密度の低減は、例えば材料を多孔質化（ポーラス化）することにより達成されるが、このような低比誘電率膜はヤング率などの機械的物性値が低い。すなわち、低比誘電率膜は、一般的にその材料自体の機械的強度が低い場合が多い。
【０００６】
また、低比誘電率膜には、膜中の誘電率を下げるため極性の低い膜構造を採用したものがある。これによると、低比誘電率膜同士、あるいは低比誘電率膜と他の膜とを積層した積層膜の積層界面における密着強度が小さくなる。
【０００７】
低比誘電率膜自体の機械的強度の低さや、低比誘電率膜を含む積層膜の界面における密着強度の低さは、その後の工程での不都合を生じる原因となる可能性がある。その結果半導体装置としての信頼性を損なうことが考えられる。なお、上記の特許文献１では、層間絶縁膜の機械的強度の低さや界面における密着強度の低さに何らかの対応を講ずることについて言及はない。
【０００８】
本発明は、上記した事情を考慮してなされたもので、絶縁膜として低比誘電率膜を有する半導体装置において、絶縁膜の剥がれや破壊に耐性を有し信頼性向上が達成される半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に少なくとも１層以上形成され、前記半導体基板の少なくとも四隅近傍で該四隅に沿う形状の欠損部によって全層が分断されており、かつ比誘電率が３．８以下である第１の絶縁膜と、前記欠損部における前記半導体基板中央側で前記第１の絶縁膜の全層の側面を覆うように形成され、比誘電率が３．８超である第２の絶縁膜とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
本発明の一態様に係る半導体装置によれば、低比誘電率膜である比誘電率３．８以下の絶縁膜は、半導体基板の少なくとも四隅近傍でこの四隅に沿う形状の欠損部によって分断されている。さらに、この欠損部における絶縁膜の半導体基板中央側側面は、比誘電率が３．８超である第２の絶縁膜によって覆われる。
【００１１】
このような構造により、ダイシング時の破砕に由来する低比誘電率膜の剥がれや破壊はこの分断により半導体装置の中央側には広がらない。また、欠損部における絶縁膜の半導体基板中央側側面が、比誘電率が３．８超である第２の絶縁膜によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。よって、絶縁膜の剥がれや破壊に耐性を有し信頼性向上の達成された半導体装置が提供される。
【００１２】
なお、比誘電率が３．８以下の低比誘電率膜には、フッ素がドープされたＳｉＯ２膜（ＳｉＯＦ膜：κ＝３．４〜３．７）、有機シリカ膜（κ＝２．５〜３．０）、ＭＳＱ膜（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ膜：κ＝２．７〜３．０、多孔質化することによりκ＝２．０〜２．５）、ＨＳＱ膜（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ 膜：κ＝３．５〜３．８、多孔質化することによりκ≒２．２）、ＰＡＥ膜（ｐｏｌｙａｒｙｌｅｔｈｅｒ 膜：κ＝２．７〜２．９、多孔質化することによりκ＝２．０〜２．２）、ＰＴＦＥ膜（ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ膜：κ＝２．１）などがある。ちなみに、例えばフッ素がドープされたＳｉＯ２膜のヤング率は約４０ＧＰａと比較的小さな値である。一方、比誘電率が３．８超の第２の絶縁膜としては、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮなどから適宜選択して用いることができる。
【００１３】
ここで、絶縁膜の欠損部は、例えばＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）加工により形成することができるが、これに代えてレーザー加工など、絶縁膜自体およびその界面に剥がれ起点となる粗大または微細クラックが形成されない溝形成方法を用いることもできる。ＲＩＥ加工では、平滑な加工が可能であり、またレーザー加工では、アブレーション（ａｂｌａｔｉｏｎ）効果による加工のため、絶縁膜にクラックが発生しない上に、熱のリフロー効果により側面が滑らかになり界面が強化される利点がある。
【００１４】
基板上の絶縁層を含む部位、すなわち多層配線層が形成された部位をダイシングする手法は多種提案されているが、最終的に基板であるＳｉなどを切断するためには、少なくともダイヤモンド刃を用いた従来のまたは改良された形での機械的切断が必要である。本発明の一態様に係る上記半導体装置では、Ｓｉなどの基板のみダイヤモンド刃を用いてダイシングする手法で生じる機械的ダメージから半導体装置を保護することも可能である。
【００１５】
本発明者らは、半導体基板上に形成される絶縁膜（層間絶縁膜）に比誘電率が３．８以下であるようなｌｏｗ−ｋ膜を用いると、半導体チップをパッケージングする工程で膜剥がれ・膜破壊が生じ大きな問題となることを見出した。この膜剥がれ・膜破壊の主たる原因は、ダイシングして半導体チップに小片化するときにその端面に剥がれ起点が多数生起することによる。
【００１６】
より具体的には、ダイシング自体が破砕工程であることより、切断面の絶縁膜界面または絶縁膜自体が大きな破壊ダメージを受け、剥離起点が多数できることによる。このような破壊ダメージは、特に配線を多層に形成する構造、すなわち配線を含む絶縁層が多層になる構造では発生頻度がより増加する。
【００１７】
本発明の一態様に係る上記半導体装置は、パッケージング工程で応力集中度の高い半導体基板四隅近傍の上記ダメージによる影響を排除することにより、絶縁膜の剥離起点を実質的になくす。
【００１８】
破壊ダメージの一例を図７を参照して説明する。図７は、半導体ウエハをダイシングする工程を模式的に示す参考図である。図７に示すように、多層配線を有する半導体装置が多数形成された半導体ウエハ５１をダイシングすると、ダイヤモンドを含む刃５２で、半導体基板上に形成された多層配線を含む絶縁膜をもが破断される。そこで絶縁膜がｌｏｗ−ｋ膜であると、図７に示すように、絶縁膜に微小な剥がれ５３の発生が観察される。その後、パッケージング工程において樹脂封止を行なうと発生する熱応力により剥がれが拡大し、さらにその後ＴＣＴ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｙｃｌｅ Ｔｅｓｔ）を行なうと相当数の半導体チップが絶縁膜の剥がれ不良に至る。
【００１９】
なお、このような不良発生を克服するためには、界面処理技術やＲＩＥ加工時のプロセスの最適化などによって、低比誘電率膜の膜強度や、低比誘電率膜を含む積層膜の界面における密着強度の向上を図ることも意味があると一応は考えられる。また、ダイシング砥粒の粒度をコントロールして破壊ダメージの軽減を図ることや、金属のガードリング（ｇｕａｒｄ ｒｉｎｇ）を半導体チップのへり近くに配設することにより剥がれの内部への進行をくい止めることも意味があると一応は考えられる。
【００２０】
さらに本発明者らは、ｌｏｗ−ｋ膜は透湿性が高く、ダイシング切断面や剥がれ面より、水分、プロセスガスが浸入し、バリアメタルやＣｕ配線のコロージョンを引き起こすので、耐環境性の向上が必要であることも見出した。このためには、金属のガードリングにより湿度などの環境因子の進入を封止することも考えられるが、このガードリングの材質自体は耐食性が低いので、長期間の信頼性保持の点からさらなる耐性向上策が望まれるとの結論を得た。
【００２１】
また、ダイシング工程として、レーザーアブレーション（ｌａｓｅｒ ａｂｌａｔｉｏｎ）を利用した技術が近年実用化されつつあるが、この方法を利用する場合でも、絶縁層を加工した後のＳｉなど半導体基板自体のダイシングはダイヤモンド刃により行われるので、破砕片が露出したｌｏｗ−ｋ膜にダメージを与え、剥がれ起点となることが危惧されるとの結論を得た。
【００２２】
本発明の実施態様としては、前記第１の絶縁膜における前記欠損部が、前記半導体基板の周縁近傍でリング状に形成されているようにしてもよい。欠損部がリング状になるので第１の絶縁膜のダメージの発生はさらに小さくなる。
【００２３】
また、本発明の実施態様としての半導体装置において、前記第２の絶縁膜は、前記欠損部における前記半導体基板周縁側でも前記第１の絶縁膜の全層の側面を覆うように形成されてもよい。欠損部の半導体基板周縁に形成された第２の絶縁膜が剥がれのチップ内部への進行をくい止める障壁となるので、膜剥がれや膜破壊に対する耐性はさらに向上する。
【００２４】
また、本発明の実施態様としての半導体装置は、前記欠損部における前記第２の絶縁膜上に形成された導電体膜をさらに具備するようにしてもよい。第２の絶縁膜を最も外側の膜（いわゆるパッシベーション膜）としない例である。
【００２５】
また、本発明の実施態様としての半導体装置は、前記導電体膜上に形成され、比誘電率が３．８超である第３の絶縁膜をさらに具備するようにしてもよい。例えば第３の絶縁膜はパッシペーション膜である。
【００２６】
また、本発明の実施態様としての半導体装置において、前記第２の絶縁膜は、前記第１の絶縁膜の上面をも覆うように形成され、前記第１の絶縁膜の上面における前記第２の絶縁膜を貫通して設けられた導電体パターンをさらに具備するようにしてもよい。第２の絶縁膜を層間絶縁膜として第２の絶縁膜中に例えば配線を形成するものである。
【００２７】
また、本発明の実施態様としての半導体装置は、前記第１の絶縁膜に埋め込み形成された導電体パターンをさらに具備するようにしてもよい。第１の絶縁膜を層間絶縁膜として第１の絶縁膜中に例えば配線を形成するものである。
【００２８】
また、本発明の実施態様として、前記導電体パターンは銅を含むようにしてもよい。銅により例えば低抵抗の配線を形成する。
【００２９】
また、本発明の実施態様として、前記第１の絶縁膜が複数の層からなるようにしてもよい。複数の層により例えば多層配線を形成するものである。
【００３０】
また、本発明の実施態様として、前記第１の絶縁膜における前記欠損部の幅は０．５μｍ以上である。実験により得られた好ましい範囲である。
【００３１】
また、本発明の実施態様として、前記欠損部から前記半導体基板の周縁側における前記第１の絶縁膜の幅は０．５μｍ以上である。同上である。
【００３２】
また、実施態様として、前記第１の絶縁膜における前記欠損部の一辺は１ｍｍ以上である。これも同上である。
【００３３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す図である。図１（ａ）は上面図、同（ｂ）は図１（ａ）中に示す矢視Ａ−Ａａ断面図である。この半導体装置はいわゆるベアチップの状態を示したものである。必要に応じてこの後パッケージングがされたり実装に供されたりする。
【００３４】
図１（ａ）に示すように、この半導体装置は、半導体チップ１０の四隅近傍にこの四隅に沿うかぎ状のくぼみ１１ａ、１１ｂ、１１ｃ、１１ｄを有する。ここでかぎ形状の一辺の長さをＬとする。くぼみ１１ａ、１１ｂ、１１ｃ、１１ｄ付近の断面は、図１（ｂ）に示すような構造になっている。すなわち、半導体基板２０上ほぼ全面に層間絶縁膜２１が形成され、層間絶縁膜２１中には銅などの金属からなる下層の配線２１ａのパターンが埋め込み形成されている。層間絶縁膜２１は、いわゆるｌｏｗ−ｋ膜ではなく比誘電率が３．８超のものである（以下では、比誘電率が３．８超の層間絶縁膜を「通常の層間絶縁膜」ともいう。）。
【００３５】
層間絶縁膜２１の上側には、第１の絶縁膜としての層間絶縁膜２２、２３、２４が、順次、積層形成されており、これらの層間絶縁膜２２、２３、２４は、半導体チップの四隅近傍に沿ってこれらを貫通するように設けられた欠損部によって分断され、それぞれ欠損部の外側が層間絶縁膜の犠牲部２２Ａ、２３Ａ、２４Ａとされている。なお、図１（ｂ）中、犠牲部２２Ａ、２３Ａ、２４Ａの外側の側面は、図７に示したような半導体ウエハのダイシングの際のダイシング切断面に対応するものである。ここで欠損部の幅をＷＡとし、犠牲部２２Ａ、２３Ａ、２４Ａの幅をＷＢとする。欠損部の内側はいわゆる能動領域として用いられ、図示していないが基板２０上にはトランジスタなどの素子が形成されている。
【００３６】
層間絶縁膜２２、２３、２４、および犠牲部２２Ａ、２３Ａ、２４Ａは、対応する番号（参照符号）に応じて同時のプロセスにより形成されるｌｏｗ−ｋ膜である。その比誘電率は例えば２．７であり、また多孔質化されていてヤング率は例えば５ＧＰａと低いものを使用している。
【００３７】
層間絶縁膜２２、２３、２４中には、それぞれ銅などの金属からなる配線２２ａ、２３ａ、２４ａのパターンが埋め込み形成されている。これらの配線２２ａ、２３ａ、２４ａにより配線の多層化がなされる。各層ごとの配線同士を電気的に接続するための構造（層間接続）もあるが図示省略している（後述の図で説明する。）。なお、犠牲部２２Ａ、２３Ａ、２４Ａにも配線２２ａ、２３ａ、２４ａと同材質の導電体部が形成されているが、これは例えば製造工程においてマスク位置を合わせるためのダミーパターンやダイシングＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）のためのパターンとして形成されたものである。
【００３８】
層間絶縁膜２２、２３、２４、および犠牲部２２Ａ、２３Ａ、２４Ａの上側および欠損部における底面とこれらの側面には、第２の絶縁膜としての上層の層間絶縁膜２５が形成される。層間絶縁膜２５は、通常の層間絶縁膜である。層間絶縁膜２５中には、銅やアルミニウムなどの金属からなる上層の配線２５ａのパターンが埋め込み形成されている。また、欠損部において層間絶縁膜２５の側面および底面には金属膜２７が層間絶縁膜２５上に積層形成される。この金属膜２７は、配線２５ａを形成するときに同時に形成されたものである。さらに、図示しないパッド部を除く最上層全面にはパッシベーション膜２６が形成され、このパッシベーション膜２６表面には、半導体チップの四隅近傍に沿って層間絶縁膜２２、２３、２４に設けられた欠損部に由来するくぼみ１１ｂなどが形成されている。
【００３９】
このような構造、すなわちｌｏｗ−ｋの層間絶縁膜２２、２３、２４の欠損部外側（ダイシングライン側）に犠牲部２２Ａ、２３Ａ、２４Ａを設けた構造によると、ダイシング時の破砕片による機械的ダメージからｌｏｗ−ｋの層間絶縁膜２２、２３、２４を保護することが可能となる。また、ダイシングライン上に発生したクラックからの犠牲部２２Ａ、２３Ａ、２４Ａの膜剥がれは欠損部によって遮断され、犠牲部２２Ａ、２３Ａ、２４Ａに剥がれが発生しても半導体チップ１０内部へ進行することが回避される。
【００４０】
また、欠損部における層間絶縁膜２２、２３、２４の半導体基板２０中央側側面が、比誘電率が３．８超である層間絶縁膜２５によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。しかも、比誘電率が３．８超である層間絶縁膜２５は犠牲部２２Ａ、２３Ａ、２４Ａの欠損部側側面をも覆うことで、犠牲部２２Ａ、２３Ａ、２４Ａで発生した剥がれの内部への進行をくい止める障壁となって、膜剥がれや膜破壊に対する耐性が向上している。さらに金属膜２７やパッシベーション膜２６が、欠損部において比誘電率が３．８超である層間絶縁膜２５上に積層形成されることで、これらをいわゆるガードリングとして用いることも可能となり耐環境性、膜剥がれや膜破壊に対する耐性などの向上は一段と顕著になる。
【００４１】
なお、この実施形態では、欠損部を半導体チップ１０の四隅近傍に沿ってのみ設けているが、これは、形状的特性から特にこの部位がパッケージング工程時や半導体装置としての使用時の応力発生の大きい部位だからである。すなわち、応力発生による層間絶縁膜２２、２３、２４の剥がれや破壊に鑑み、特に重要な部位であることによる。
【００４２】
次に、図１に示した半導体装置の製造方法について図２ないし図４を参照して以下説明する。図２ないし図４は、図１に示した半導体装置を製造する工程を示す図である。これらの図において、図１中に示したものと同一相当の部位には同一番号を付してある。
【００４３】
まず、図２（ａ）に示す構造を形成する。すなわち、ダイシング前の半導体基板２０の能動領域３１上および合わせマーク配置領域３２上、さらに図示しないダイシングライン上に、層間絶縁膜２１、２２、２３、２４とこれらの層間絶縁膜２１、２２、２３、２４中の配線２１ａ、２２ａ、２３ａ、２４ａとを積層的に形成する。合わせマーク配置領域３２は、例えばマスク位置を合わせるためのダミーパターン（合わせマーク）を形成する領域である。能動領域３１と合わせマーク配置領域３２との間には欠損部を形成するための領域を設けておく。
【００４４】
より具体的には、基板２０上の能動領域３１にトランジスタ等の素子を周知の方法により形成した後、基板２０上に通常の層間絶縁膜２１および下層の配線２１ａを形成する。さらに、順次、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４および配線２２ａ、２３ａ、２４ａを形成する。ここで用いた層間絶縁膜２２、２３、２４は、比誘電率２．７、ヤング率５ＧＰａ、線膨張係数４０ｐｐｍ／℃の膜である。
【００４５】
図２（ｂ）は、配線２２ａを含む層間絶縁膜２２の構造をやや詳細に示すものである。層間絶縁膜２２と、層間絶縁膜２２上にｄ−ＴＥＯＳ（ｄ−テトラエチルオルソシリケートグラス）によるＳｉＯなどからなるキャッピング層２２ｃとを形成しておいてから、層間絶縁膜２２およびキャッピング膜２２ｃに対してリソグラフィー技術およびＲＩＥ法を適用してビアホールおよびトレンチを形成する。ビアホールにはビア（層間接続）２２ｂを、トレンチには配線２２ａをそれぞれ形成する。
【００４６】
ビアホールおよびトレンチを開孔後、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により例えばタンタル（Ｔａ）のバリア導電体部２２ａｂ、２２ｂｂとＣｕシード層とをこの順でビアホール内壁およびトレンチ内壁を含む全面に成膜する。そして、電解メッキにより銅（Ｃｕ）膜を形成してビアホール内およびトレンチ内を銅で埋め、ビア体部２２ｂａと配線体部２２ａａとを形成する。
【００４７】
続いて、成膜された銅膜に所望の熱処理（アニール）を加えたあと、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法によりキャッピング膜２２ｃ上の余剰銅膜、バリア導電体膜を取り除く。さらに洗浄処理を行ないＳｉＣＮなどからなるトップバリア膜２２ｄを全面的に例えば５０ｎｍ成膜する。トップバリア膜２２ｄは絶縁膜であり、上側に位置するビアとの接続を要する位置では、上層の層間絶縁膜２３に対するビアホールの開孔時に除去される。なお、図２（ｂ）を除く各図では各配線２２ａなどにつながるビアを図示省略している。
【００４８】
以上の配線２２ａおよびビア２２ｂの形成は、他の各層間絶縁膜２１、２３、２４の配線２１ａ、２３ａ、２４ａについて同様である。ただし、このうち層間絶縁膜２１は通常の層間絶縁膜であり、この層においてキャッピング膜の有無などは上記と同じでなくてもよい。このように、各層間絶縁膜２１、２２、２３、２４を下層からそれぞれ形成して、そのたびに配線２１ａ、２２ａ、２３ａ、２４ａを形成するという工程を繰り返す。なおここでは、いわゆるＣｕダマシーン技術によって多層配線層を形成するプロセスを示したが、配線はＡｌやＡｇなどからなるものであってもよく、またリソグラフィー技術およびＲＩＥ法により配線のパターニングを行ってもよい。
【００４９】
次に、図２（ｃ）に示すように、リソグラフィー技術およびＲＩＥ法により、半導体チップとしての四隅付近でかつ合わせマーク配置領域３２より内側の部位に幅が例えばＷＡ＝０．５μｍの欠損部を、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４の下側に位置する層間絶縁膜２１に達するまで形成する。これにより犠牲部２２Ａ、２３Ａ、２４Ａが欠損部の外側に分断形成される。なおここで、欠損部が層間絶縁膜２１にも貫通するように形成されても構わない。また、上記ＲＩＥ法に代えてレーザーアブレーションによる加工を行なってもよい。
【００５０】
次に、図３（ａ）に示すように、最上層配線を有する層間絶縁膜２５として、これをｄ−ＴＥＯＳ（比誘電率は４．２程度）により形成する。この層間絶縁膜２５は、上記欠損部の底面および側面をも覆うことになる。そして、配線２２ａと同様な構造の配線２５ａを層間絶縁膜２５に形成する。このとき、欠損部に位置する層間絶縁膜２５の側面および底面上には銅の金属膜２７が形成される。さらに、図３（ｂ）に示すように、ＳｉＮなどからなるパッシベーション膜をその上全体に例えばプラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【００５１】
次に、図４に示すように、ダイシング刃３９により犠牲部２２Ａ、２３Ａ、２４Ａの幅が例えばＷＢ＝０．５μｍとなるように半導体ウエハを切断する。これにより図１に示した半導体装置を得ることができる。
【００５２】
次に、図１に示した実施形態とは異なる実施形態について図５を参照して説明する。図５は、本発明の別の実施形態に係る半導体装置を示す上面図である。この実施形態に係る半導体装置では、図示するように、かぎ状のくぼみ１１ａ、１１ｂ、１１ｃ、１１ｄに代わり、リング状（周状）のくぼみ１１が半導体チップ１０Ａの周縁近傍に設けられる。図５におけるＡ−Ａａ断面の構造は図１（ｂ）に示すものと同様になる。
【００５３】
この実施形態では、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４における四隅のかぎ状の欠損部が、半導体体チップ１０Ａの周縁に沿ってつながるようにリング状に設けられる。したがって、四隅近傍に限らず、層間絶縁膜２２、２３、２４の剥がれや破壊が生じにくくなる。よって応力発生による層間絶縁膜２２、２３、２４の剥がれや破壊に対する耐性をさらに高めることができる。
【００５４】
なお、図１、図５に示した実施形態において、層間絶縁膜２２、２３、２４の欠損部は半導体チップの四隅近傍でかぎ状に設けられたが、リソグラフィー工程の許容範囲内で適宜変形は可能であり、少なくとも半導体チップの四隅に沿う部位が欠損部となって膜剥がれの進行を遮断できるものであれば、他の形状であってもよい。また、半導体チップの四隅あるいは周縁から半導体基板中央側に向かって複数列の欠損部が設けられてもよく、さらに欠損部の半導体基板中央側に、配線２１ａ、２２ａ、２３ａ、２４ａ、２５ａ（１２５ａ）と同時のプロセスによりいわゆるガードリングが別設されてもよい。
【００５５】
次に、図１、図５に示した実施形態とは異なる実施形態について図６を参照して説明する。図６は、本発明のさらに別の実施形態に係る半導体装置の構造を模式的に示す図である。図６（ａ）は上面図、同（ｂ）は図６（ａ）中に示す矢視Ｂ−Ｂａ断面図である。図６において、すでに説明した部位と同一相当の部位には同一番号を付しその説明を省略する。
【００５６】
この実施形態では、半導体チップ４０の四隅近傍にこの四隅に沿うかぎ状のくぼみ４１ａ、４１ｂ、４１ｃ、４１ｄが存在する。くぼみ４１ａ、４１ｂ、４１ｃ、４１ｄ付近の断面は、図４（ｂ）に示すような構造になっている。すなわち、図１に示した実施形態における半導体装置との違いは、欠損部がｌｏｗ−ｋの層間絶縁膜２２、２３、２４に加えてそれらの上側に位置する通常の層間絶縁膜１２５をも貫通していることである。層間絶縁膜１２５には、配線１２５ａが生み込み形成される。この配線１２５ａの構造はビア部分を含めて先に述べたもの（配線２２ａ）と同様である。
【００５７】
このような半導体チップ４０では、通常の層間絶縁膜１２５においても欠損部の外側に犠牲部１２５Ａが形成される。さらに、この欠損部の側面上および底面上を含めて全面に第２の絶縁膜としてＳｉＮなどからなるパッシベーション膜１２６が形成される。
【００５８】
このような構造の製造工程について述べると、まず、図２（ａ）に示した状態に続けて層間絶縁膜１２５の堆積および配線１２５ａの形成を行ない、その積層状態で欠損部をリソグラフィー技術およびＲＩＥ法により形成する。そして欠損部の側面および底面を含めてパッシベーション膜１２６を全面に形成することで図示の構造が得られる。ＲＩＥ法に代えてレーザーアブレーションによる加工によってもよい。
【００５９】
この実施形態によっても、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４の欠損部外側（ダイシングライン側）に犠牲部２２Ａ、２３Ａ、２４Ａを設けているので、ダイシング時の破砕片による機械的ダメージからｌｏｗ−ｋの層間絶縁膜２２、２３、２４を保護することが可能となる。また、ダイシングライン上に発生したクラックからの犠牲部２２Ａ、２３Ａ、２４Ａの膜剥がれは欠損部によって遮断され、犠牲部２２Ａ、２３Ａ、２４Ａに剥がれが発生しても半導体チップ４０内部へ進行することが回避される。
【００６０】
また、欠損部における層間絶縁膜２２、２３、２４の半導体基板２０中央側側面が、比誘電率が３．８超であるパッシベーション膜１２６によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。しかも、パッシベーション膜１２６は犠牲部２２Ａ、２３Ａ、２４Ａ、１２５Ａの欠損部側側面をも覆うことで、犠牲部２２Ａ、２３Ａ、２４Ａ、１２５Ａで発生した剥がれの内部への進行をくい止める障壁となって、膜剥がれや膜破壊に対する耐性が向上している。
【００６１】
次に、以上述べた実施形態たる半導体装置について試験を行なった結果について説明する。試験対象は、図１に示した実施形態であって欠損部をＲＩＥ法で加工・形成したもの（試験対象１）、図６に示した実施形態であって欠損部をＲＩＥ法で加工・形成したもの（試験対象２）、図１に示した実施形態であって欠損部をレーザーアブレーションで加工・形成したもの（試験対象３）、図６に示した実施形態であって欠損部をレーザーアブレーションで加工・形成したもの（試験対象４）の４種である。
【００６２】
ダイシング後得られた半導体チップ１０、４０を、パッケージング工程と同様にセラミック基板上に接着樹脂で固定した。そしてワイヤーボンディングを行うことにより半導体チップ１０、４０とパッケージ側の配線板とを導通後、モールド樹脂により半導体チップ１０、４０を封止した。このような試料１、２、３、４（それぞれ上記試験対象１、２、３、４に対応）をそれぞれ５０個用意した。
【００６３】
各試料に対し、高温側１２５℃、低温側−６５℃のＴＣＴ（ｔｅｍｐｅｒａｔｕｒｅ ｃｙｃｌｅ ｔｅｓｔ）を１０００サイクル行なった。試験では、１００サイクルごとに試料を取り出し、電気特性の測定によって健全性を調べた。その結果、上記４種の試料すべてに関して１０００サイクルの試験で不良は観察されなかった。
【００６４】
また、ＴＣＴ後の試料についてモールド樹脂を剥離して超音波顕微鏡で半導体チップ１０、４０の観察を行なったが、半導体チップ１０、４０での層間絶縁膜２２、２３、２４の剥離は観察されなかった。さらに、半導体チップ１０、４０を切断し断面を表出させてＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）で観察を行なったところ、犠牲部２２Ａ、２３Ａ、２４Ａにはダイシング端側からその剥がれが観察されたが、そのダイシング端側から発生した剥がれが欠損部で止まっていることが明らかとなった。
【００６５】
次に、比較例１として、上記各実施形態と同様な多層配線形成プロセスを用いかつ欠損部を設けないプロセスによるものをダイヤモンド刃でダイシングして半導体チップとして得、これを上記のように封止して試料とし、同様なＴＣＴを行なった。
【００６６】
この場合には、すでに、ＴＣＴを行なう前のモールド樹脂封止後の状態において、２０％の試料に導通不良が発生した。さらに、その時点で健全であった残りの試料に対し１００サイクルのＴＣＴを行うと、すべて（１００％）の試料が導通不良となっていた。この１００サイクルＴＣＴの後の試料を解体・検査したところ、チップ四隅の層間絶縁膜に剥がれが生じており、その剥がれがダイヤモンド刃によりダイシングされた端部から進行していることが確認された。また、チップを切断して断面を観察すると、剥がれ界面はｌｏｗ−ｋ膜とトップバリア膜との界面であった。
【００６７】
次に、比較例２、３として、図１に示した実施形態において欠損部の深さを層間絶縁膜２２（ｌｏｗ−ｋ膜の最下層のもの）を残す深さとするプロセスによるもの、同様に欠損部の深さを層間絶縁膜２３（ｌｏｗ−ｋ膜の中間層のもの）を残す深さとするプロセスによるものをそれぞれダイヤモンド刃でダイシングして半導体チップとして得、これを上記のように封止して試料とし、同様なＴＣＴを行なった。
【００６８】
この場合でも、比較例１と同様に、ＴＣＴを行なう前のモールド樹脂封止後の導通試験で２０％の試料に不良がみられ、１００サイクルのＴＣＴの後では１００％の試料に導通不良が発生した。これにより、ｌｏｗ−ｋの層間絶縁膜の剥がれ防止を達成するためには欠損部をダイシング破断端よりチップ内側に形成することが必要であり、かつ欠損部の深さはｌｏｗ−ｋの層間絶縁膜全層を貫通する深さであることが必要であると判明した。
【００６９】
次に、欠損部の幅ＷＡの所望値を検討するため実験を行なった結果について述べる。試料２において、半導体チップ４０における欠損部の幅ＷＡを０．２μｍ、０．５μｍ、１μｍ、２μｍ、５μｍとした５種類のものを用意した（なお犠牲部幅ＷＢは０．５μｍ）。これら５種類の試料に対して上記温度サイクルのＴＣＴを行なった結果では、１０００サイクルの試験後においても不良がみられなかった。
【００７０】
さらに、耐湿試験として１００℃、１００％Ｈ２Ｏ環境保持での加速試験を行なった結果では、ＷＡ＝０．２μｍの試料において５００時間の試験後にて５％の導通不良が発生した。この不良を半導体チップ４０の切断により断面を表出して調べたところ、パッシベーション膜１２６が底部まで達しておらず、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４の配線２２ａ、２３ａ、２４ａにはコロージョンが発生していることが確認された。よって、この不良はパッシベーション被覆不足によると判明した。
【００７１】
以上の結果から、層間絶縁膜の剥がれに関しては欠損部の幅ＷＡによる依存性はみられないものの、耐コロージョン性の観点より０．５μｍ以上の幅を有することが望ましいと結論づけられる。
【００７２】
次に、犠牲部の幅ＷＢの所望値を検討するため実験を行なった結果について述べる。試料１において、半導体チップ１０における犠牲部の幅ＷＢを０．２μｍ、０．３μｍ、０．５μｍ、１μｍ、２μｍ、５μｍとした６種類のものを用意した（なお欠損部幅ＷＡは０．５μｍ）。これら６種類の試料に対して上記温度サイクルのＴＣＴを行なった結果では、１０００サイクルの試験後において、ＷＢ＝０．２μｍ、０．３μｍの２種のものにそれぞれ２％の不良が発生した。一方、ＷＢ＝０．５μｍ以上の犠牲部を有する各試料においては不良は発生しなかった。
【００７３】
以上の結果から、犠牲部の幅ＷＢについては０．５μｍ以上の幅を有することが望ましいと結論づけられる。なお、参考までに試料２において、犠牲部の幅ＷＢ＝０としたものに関し同様な試験を行なったところでも、１０００サイクル試験後に２％の不良が発生したので犠牲部は必要である。この場合、ダイシング破砕片が層間絶縁膜２２、２３、２４側面を覆うパッシベーション膜１２６に直接機械的ダメージを与えたことに起因する膜剥がれが生じていることが不良解析の結果判明した。
【００７４】
さらに、欠損部の一辺の長さ（層間絶縁膜の欠損によるくぼみの一辺長さＬに対応）の所望値を検討するため実験を行なった結果について述べる。試料１、２、３、４において、層間絶縁膜２２、２３、２４の欠損部の一辺長さを１ｍｍとしたプロセスによるものを用意した。これらの試料に対して上記温度サイクルのＴＣＴを行なった結果では、１０００サイクル試験後も不良は発生しなかった。このことから欠損部の一辺の長さは１ｍｍ以上あれば好ましいと結論づけられる。
【００７５】
なお、以上の実施形態では説明を省略したが、各実施形態に示したようにｌｏｗ−ｋの層間絶縁膜２２、２３、２４に欠損部を設けることにより、製造途中において半導体ウエハの反りが低減されるという効果もある。これは、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４がウエハ上で少なくとも所々分断されるからであり、反りの低減により、その後の工程が適用しにくくなる悪影響が排除できる。
【００７６】
【発明の効果】
以上詳述したように、本発明によれば、ダイシング時の破砕に由来する低比誘電率膜の剥がれや破壊が欠損部による分断により半導体装置の中央側には広がらない。また、欠損部における絶縁膜の半導体基板中央側側面が、比誘電率が３．８超である第２の絶縁膜によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。よって、絶縁膜の剥がれや破壊に耐性を有し信頼性向上の達成された半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す図。
【図２】図１に示した半導体装置を製造する工程を示す図。
【図３】図２の続図であって、図１に示した半導体装置を製造する工程を示す図。
【図４】図３の続図であって、図１に示した半導体装置を製造する工程を示す図。
【図５】本発明の別の実施形態に係る半導体装置を示す上面図。
【図６】本発明のさらに別の実施形態に係る半導体装置の構造を模式的に示す図。
【図７】半導体ウエハをダイシングする工程を模式的に示す参考図。
【符号の説明】
１０、１０Ａ、４０…半導体チップ １１、１１ａ、１１ｂ、１１ｃ、１１ｄ、４１ａ、４１ｂ、４１ｃ、４１ｄ…層間絶縁膜の欠損によるくぼみ ２０…半導体基板 ２１…層間絶縁膜 ２１ａ…配線 ２２、２３、２４…層間絶縁膜（ｌｏｗ−ｋ膜） ２２Ａ、２３Ａ、２４Ａ…層間絶縁膜の犠牲部（ｌｏｗ−ｋ膜） ２２ａ、２３ａ、２４ａ…配線 ２２ａａ…配線体部 ２２ａｂ…バリア導電体部 ２２ｂ…ビア ２２ｂａ…ビア体部 ２２ｂｂ…バリア導電体部 ２２ｃ…キャッピング膜 ２２ｄ…トップバリア膜 ２５、１２５…層間絶縁膜 ２５ａ、１２５ａ…配線 ２６、１２６…パッシベーション膜 ２７…金属膜 ３１…能動領域 ３２…合わせマーク配置領域 ３９…ダイシング刃 １２５Ａ…層間絶縁膜の犠牲部
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、比誘電率が３．８以下の絶縁膜を有する半導体装置に関する。
【０００２】
【従来の技術】
層間絶縁膜を有する半導体装置（半導体チップ）において、層間絶縁膜の側面、すなわち半導体チップの周縁をシールしてその信頼性を向上する構造の例として下記特許文献１に開示されたものがある。これによるとシールする部材には配線と同材質の導電体が用いられている。製造工程としては、層間絶縁膜の側面への上記シールが形成されたあと、半導体ウエハがダイシングされて半導体チップに切り出される。
【０００３】
【特許文献１】
特開２０００−２７７４６５号公報
【０００４】
【発明が解決しようとする課題】
近年、半導体装置のさらなる動作速度向上のため、配線抵抗の低抵抗化や、層間絶縁膜の低誘電率化などが進められている。具体的には、配線の材料がアルミニウム（Ａｌ）から銅（Ｃｕ）へ移行されている。また、層間絶縁膜も単純なＳｉＯ２膜からフッ素をドープしたＳｉＯ２膜や、あるいは有機成分を含むＳｉＯ２膜をはじめとする低比誘電率膜（ｌｏｗ−ｋ膜）の採用が図られている。
【０００５】
低比誘電率膜は、例えば、その材料の密度を小さくしたり、あるいは材料中の誘電分極性を排除するなどして得られる。材料密度の低減は、例えば材料を多孔質化（ポーラス化）することにより達成されるが、このような低比誘電率膜はヤング率などの機械的物性値が低い。すなわち、低比誘電率膜は、一般的にその材料自体の機械的強度が低い場合が多い。
【０００６】
また、低比誘電率膜には、膜中の誘電率を下げるため極性の低い膜構造を採用したものがある。これによると、低比誘電率膜同士、あるいは低比誘電率膜と他の膜とを積層した積層膜の積層界面における密着強度が小さくなる。
【０００７】
低比誘電率膜自体の機械的強度の低さや、低比誘電率膜を含む積層膜の界面における密着強度の低さは、その後の工程での不都合を生じる原因となる可能性がある。その結果半導体装置としての信頼性を損なうことが考えられる。なお、上記の特許文献１では、層間絶縁膜の機械的強度の低さや界面における密着強度の低さに何らかの対応を講ずることについて言及はない。
【０００８】
本発明は、上記した事情を考慮してなされたもので、絶縁膜として低比誘電率膜を有する半導体装置において、絶縁膜の剥がれや破壊に耐性を有し信頼性向上が達成される半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に少なくとも１層以上形成され、前記半導体基板の少なくとも四隅近傍で該四隅に沿う形状の欠損部によって全層が分断されており、かつ比誘電率が３．８以下である第１の絶縁膜と、前記欠損部における前記半導体基板中央側で前記第１の絶縁膜の全層の側面を覆うように形成され、比誘電率が３．８超である第２の絶縁膜とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
本発明の一態様に係る半導体装置によれば、低比誘電率膜である比誘電率３．８以下の絶縁膜は、半導体基板の少なくとも四隅近傍でこの四隅に沿う形状の欠損部によって分断されている。さらに、この欠損部における絶縁膜の半導体基板中央側側面は、比誘電率が３．８超である第２の絶縁膜によって覆われる。
【００１１】
このような構造により、ダイシング時の破砕に由来する低比誘電率膜の剥がれや破壊はこの分断により半導体装置の中央側には広がらない。また、欠損部における絶縁膜の半導体基板中央側側面が、比誘電率が３．８超である第２の絶縁膜によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。よって、絶縁膜の剥がれや破壊に耐性を有し信頼性向上の達成された半導体装置が提供される。
【００１２】
なお、比誘電率が３．８以下の低比誘電率膜には、フッ素がドープされたＳｉＯ２膜（ＳｉＯＦ膜：κ＝３．４〜３．７）、有機シリカ膜（κ＝２．５〜３．０）、ＭＳＱ膜（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ膜：κ＝２．７〜３．０、多孔質化することによりκ＝２．０〜２．５）、ＨＳＱ膜（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ 膜：κ＝３．５〜３．８、多孔質化することによりκ≒２．２）、ＰＡＥ膜（ｐｏｌｙａｒｙｌｅｔｈｅｒ 膜：κ＝２．７〜２．９、多孔質化することによりκ＝２．０〜２．２）、ＰＴＦＥ膜（ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ膜：κ＝２．１）などがある。ちなみに、例えばフッ素がドープされたＳｉＯ２膜のヤング率は約４０ＧＰａと比較的小さな値である。一方、比誘電率が３．８超の第２の絶縁膜としては、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮなどから適宜選択して用いることができる。
【００１３】
ここで、絶縁膜の欠損部は、例えばＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）加工により形成することができるが、これに代えてレーザー加工など、絶縁膜自体およびその界面に剥がれ起点となる粗大または微細クラックが形成されない溝形成方法を用いることもできる。ＲＩＥ加工では、平滑な加工が可能であり、またレーザー加工では、アブレーション（ａｂｌａｔｉｏｎ）効果による加工のため、絶縁膜にクラックが発生しない上に、熱のリフロー効果により側面が滑らかになり界面が強化される利点がある。
【００１４】
基板上の絶縁層を含む部位、すなわち多層配線層が形成された部位をダイシングする手法は多種提案されているが、最終的に基板であるＳｉなどを切断するためには、少なくともダイヤモンド刃を用いた従来のまたは改良された形での機械的切断が必要である。本発明の一態様に係る上記半導体装置では、Ｓｉなどの基板のみダイヤモンド刃を用いてダイシングする手法で生じる機械的ダメージから半導体装置を保護することも可能である。
【００１５】
本発明者らは、半導体基板上に形成される絶縁膜（層間絶縁膜）に比誘電率が３．８以下であるようなｌｏｗ−ｋ膜を用いると、半導体チップをパッケージングする工程で膜剥がれ・膜破壊が生じ大きな問題となることを見出した。この膜剥がれ・膜破壊の主たる原因は、ダイシングして半導体チップに小片化するときにその端面に剥がれ起点が多数生起することによる。
【００１６】
より具体的には、ダイシング自体が破砕工程であることより、切断面の絶縁膜界面または絶縁膜自体が大きな破壊ダメージを受け、剥離起点が多数できることによる。このような破壊ダメージは、特に配線を多層に形成する構造、すなわち配線を含む絶縁層が多層になる構造では発生頻度がより増加する。
【００１７】
本発明の一態様に係る上記半導体装置は、パッケージング工程で応力集中度の高い半導体基板四隅近傍の上記ダメージによる影響を排除することにより、絶縁膜の剥離起点を実質的になくす。
【００１８】
破壊ダメージの一例を図７を参照して説明する。図７は、半導体ウエハをダイシングする工程を模式的に示す参考図である。図７に示すように、多層配線を有する半導体装置が多数形成された半導体ウエハ５１をダイシングすると、ダイヤモンドを含む刃５２で、半導体基板上に形成された多層配線を含む絶縁膜をもが破断される。そこで絶縁膜がｌｏｗ−ｋ膜であると、図７に示すように、絶縁膜に微小な剥がれ５３の発生が観察される。その後、パッケージング工程において樹脂封止を行なうと発生する熱応力により剥がれが拡大し、さらにその後ＴＣＴ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｙｃｌｅ Ｔｅｓｔ）を行なうと相当数の半導体チップが絶縁膜の剥がれ不良に至る。
【００１９】
なお、このような不良発生を克服するためには、界面処理技術やＲＩＥ加工時のプロセスの最適化などによって、低比誘電率膜の膜強度や、低比誘電率膜を含む積層膜の界面における密着強度の向上を図ることも意味があると一応は考えられる。また、ダイシング砥粒の粒度をコントロールして破壊ダメージの軽減を図ることや、金属のガードリング（ｇｕａｒｄ ｒｉｎｇ）を半導体チップのへり近くに配設することにより剥がれの内部への進行をくい止めることも意味があると一応は考えられる。
【００２０】
さらに本発明者らは、ｌｏｗ−ｋ膜は透湿性が高く、ダイシング切断面や剥がれ面より、水分、プロセスガスが浸入し、バリアメタルやＣｕ配線のコロージョンを引き起こすので、耐環境性の向上が必要であることも見出した。このためには、金属のガードリングにより湿度などの環境因子の進入を封止することも考えられるが、このガードリングの材質自体は耐食性が低いので、長期間の信頼性保持の点からさらなる耐性向上策が望まれるとの結論を得た。
【００２１】
また、ダイシング工程として、レーザーアブレーション（ｌａｓｅｒ ａｂｌａｔｉｏｎ）を利用した技術が近年実用化されつつあるが、この方法を利用する場合でも、絶縁層を加工した後のＳｉなど半導体基板自体のダイシングはダイヤモンド刃により行われるので、破砕片が露出したｌｏｗ−ｋ膜にダメージを与え、剥がれ起点となることが危惧されるとの結論を得た。
【００２２】
本発明の実施態様としては、前記第１の絶縁膜における前記欠損部が、前記半導体基板の周縁近傍でリング状に形成されているようにしてもよい。欠損部がリング状になるので第１の絶縁膜のダメージの発生はさらに小さくなる。
【００２３】
また、本発明の実施態様としての半導体装置において、前記第２の絶縁膜は、前記欠損部における前記半導体基板周縁側でも前記第１の絶縁膜の全層の側面を覆うように形成されてもよい。欠損部の半導体基板周縁に形成された第２の絶縁膜が剥がれのチップ内部への進行をくい止める障壁となるので、膜剥がれや膜破壊に対する耐性はさらに向上する。
【００２４】
また、本発明の実施態様としての半導体装置は、前記欠損部における前記第２の絶縁膜上に形成された導電体膜をさらに具備するようにしてもよい。第２の絶縁膜を最も外側の膜（いわゆるパッシベーション膜）としない例である。
【００２５】
また、本発明の実施態様としての半導体装置は、前記導電体膜上に形成され、比誘電率が３．８超である第３の絶縁膜をさらに具備するようにしてもよい。例えば第３の絶縁膜はパッシペーション膜である。
【００２６】
また、本発明の実施態様としての半導体装置において、前記第２の絶縁膜は、前記第１の絶縁膜の上面をも覆うように形成され、前記第１の絶縁膜の上面における前記第２の絶縁膜を貫通して設けられた導電体パターンをさらに具備するようにしてもよい。第２の絶縁膜を層間絶縁膜として第２の絶縁膜中に例えば配線を形成するものである。
【００２７】
また、本発明の実施態様としての半導体装置は、前記第１の絶縁膜に埋め込み形成された導電体パターンをさらに具備するようにしてもよい。第１の絶縁膜を層間絶縁膜として第１の絶縁膜中に例えば配線を形成するものである。
【００２８】
また、本発明の実施態様として、前記導電体パターンは銅を含むようにしてもよい。銅により例えば低抵抗の配線を形成する。
【００２９】
また、本発明の実施態様として、前記第１の絶縁膜が複数の層からなるようにしてもよい。複数の層により例えば多層配線を形成するものである。
【００３０】
また、本発明の実施態様として、前記第１の絶縁膜における前記欠損部の幅は０．５μｍ以上である。実験により得られた好ましい範囲である。
【００３１】
また、本発明の実施態様として、前記欠損部から前記半導体基板の周縁側における前記第１の絶縁膜の幅は０．５μｍ以上である。同上である。
【００３２】
また、実施態様として、前記第１の絶縁膜における前記欠損部の一辺は１ｍｍ以上である。これも同上である。
【００３３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す図である。図１（ａ）は上面図、同（ｂ）は図１（ａ）中に示す矢視Ａ−Ａａ断面図である。この半導体装置はいわゆるベアチップの状態を示したものである。必要に応じてこの後パッケージングがされたり実装に供されたりする。
【００３４】
図１（ａ）に示すように、この半導体装置は、半導体チップ１０の四隅近傍にこの四隅に沿うかぎ状のくぼみ１１ａ、１１ｂ、１１ｃ、１１ｄを有する。ここでかぎ形状の一辺の長さをＬとする。くぼみ１１ａ、１１ｂ、１１ｃ、１１ｄ付近の断面は、図１（ｂ）に示すような構造になっている。すなわち、半導体基板２０上ほぼ全面に層間絶縁膜２１が形成され、層間絶縁膜２１中には銅などの金属からなる下層の配線２１ａのパターンが埋め込み形成されている。層間絶縁膜２１は、いわゆるｌｏｗ−ｋ膜ではなく比誘電率が３．８超のものである（以下では、比誘電率が３．８超の層間絶縁膜を「通常の層間絶縁膜」ともいう。）。
【００３５】
層間絶縁膜２１の上側には、第１の絶縁膜としての層間絶縁膜２２、２３、２４が、順次、積層形成されており、これらの層間絶縁膜２２、２３、２４は、半導体チップの四隅近傍に沿ってこれらを貫通するように設けられた欠損部によって分断され、それぞれ欠損部の外側が層間絶縁膜の犠牲部２２Ａ、２３Ａ、２４Ａとされている。なお、図１（ｂ）中、犠牲部２２Ａ、２３Ａ、２４Ａの外側の側面は、図７に示したような半導体ウエハのダイシングの際のダイシング切断面に対応するものである。ここで欠損部の幅をＷＡとし、犠牲部２２Ａ、２３Ａ、２４Ａの幅をＷＢとする。欠損部の内側はいわゆる能動領域として用いられ、図示していないが基板２０上にはトランジスタなどの素子が形成されている。
【００３６】
層間絶縁膜２２、２３、２４、および犠牲部２２Ａ、２３Ａ、２４Ａは、対応する番号（参照符号）に応じて同時のプロセスにより形成されるｌｏｗ−ｋ膜である。その比誘電率は例えば２．７であり、また多孔質化されていてヤング率は例えば５ＧＰａと低いものを使用している。
【００３７】
層間絶縁膜２２、２３、２４中には、それぞれ銅などの金属からなる配線２２ａ、２３ａ、２４ａのパターンが埋め込み形成されている。これらの配線２２ａ、２３ａ、２４ａにより配線の多層化がなされる。各層ごとの配線同士を電気的に接続するための構造（層間接続）もあるが図示省略している（後述の図で説明する。）。なお、犠牲部２２Ａ、２３Ａ、２４Ａにも配線２２ａ、２３ａ、２４ａと同材質の導電体部が形成されているが、これは例えば製造工程においてマスク位置を合わせるためのダミーパターンやダイシングＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）のためのパターンとして形成されたものである。
【００３８】
層間絶縁膜２２、２３、２４、および犠牲部２２Ａ、２３Ａ、２４Ａの上側および欠損部における底面とこれらの側面には、第２の絶縁膜としての上層の層間絶縁膜２５が形成される。層間絶縁膜２５は、通常の層間絶縁膜である。層間絶縁膜２５中には、銅やアルミニウムなどの金属からなる上層の配線２５ａのパターンが埋め込み形成されている。また、欠損部において層間絶縁膜２５の側面および底面には金属膜２７が層間絶縁膜２５上に積層形成される。この金属膜２７は、配線２５ａを形成するときに同時に形成されたものである。さらに、図示しないパッド部を除く最上層全面にはパッシベーション膜２６が形成され、このパッシベーション膜２６表面には、半導体チップの四隅近傍に沿って層間絶縁膜２２、２３、２４に設けられた欠損部に由来するくぼみ１１ｂなどが形成されている。
【００３９】
このような構造、すなわちｌｏｗ−ｋの層間絶縁膜２２、２３、２４の欠損部外側（ダイシングライン側）に犠牲部２２Ａ、２３Ａ、２４Ａを設けた構造によると、ダイシング時の破砕片による機械的ダメージからｌｏｗ−ｋの層間絶縁膜２２、２３、２４を保護することが可能となる。また、ダイシングライン上に発生したクラックからの犠牲部２２Ａ、２３Ａ、２４Ａの膜剥がれは欠損部によって遮断され、犠牲部２２Ａ、２３Ａ、２４Ａに剥がれが発生しても半導体チップ１０内部へ進行することが回避される。
【００４０】
また、欠損部における層間絶縁膜２２、２３、２４の半導体基板２０中央側側面が、比誘電率が３．８超である層間絶縁膜２５によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。しかも、比誘電率が３．８超である層間絶縁膜２５は犠牲部２２Ａ、２３Ａ、２４Ａの欠損部側側面をも覆うことで、犠牲部２２Ａ、２３Ａ、２４Ａで発生した剥がれの内部への進行をくい止める障壁となって、膜剥がれや膜破壊に対する耐性が向上している。さらに金属膜２７やパッシベーション膜２６が、欠損部において比誘電率が３．８超である層間絶縁膜２５上に積層形成されることで、これらをいわゆるガードリングとして用いることも可能となり耐環境性、膜剥がれや膜破壊に対する耐性などの向上は一段と顕著になる。
【００４１】
なお、この実施形態では、欠損部を半導体チップ１０の四隅近傍に沿ってのみ設けているが、これは、形状的特性から特にこの部位がパッケージング工程時や半導体装置としての使用時の応力発生の大きい部位だからである。すなわち、応力発生による層間絶縁膜２２、２３、２４の剥がれや破壊に鑑み、特に重要な部位であることによる。
【００４２】
次に、図１に示した半導体装置の製造方法について図２ないし図４を参照して以下説明する。図２ないし図４は、図１に示した半導体装置を製造する工程を示す図である。これらの図において、図１中に示したものと同一相当の部位には同一番号を付してある。
【００４３】
まず、図２（ａ）に示す構造を形成する。すなわち、ダイシング前の半導体基板２０の能動領域３１上および合わせマーク配置領域３２上、さらに図示しないダイシングライン上に、層間絶縁膜２１、２２、２３、２４とこれらの層間絶縁膜２１、２２、２３、２４中の配線２１ａ、２２ａ、２３ａ、２４ａとを積層的に形成する。合わせマーク配置領域３２は、例えばマスク位置を合わせるためのダミーパターン（合わせマーク）を形成する領域である。能動領域３１と合わせマーク配置領域３２との間には欠損部を形成するための領域を設けておく。
【００４４】
より具体的には、基板２０上の能動領域３１にトランジスタ等の素子を周知の方法により形成した後、基板２０上に通常の層間絶縁膜２１および下層の配線２１ａを形成する。さらに、順次、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４および配線２２ａ、２３ａ、２４ａを形成する。ここで用いた層間絶縁膜２２、２３、２４は、比誘電率２．７、ヤング率５ＧＰａ、線膨張係数４０ｐｐｍ／℃の膜である。
【００４５】
図２（ｂ）は、配線２２ａを含む層間絶縁膜２２の構造をやや詳細に示すものである。層間絶縁膜２２と、層間絶縁膜２２上にｄ−ＴＥＯＳ（ｄ−テトラエチルオルソシリケートグラス）によるＳｉＯなどからなるキャッピング層２２ｃとを形成しておいてから、層間絶縁膜２２およびキャッピング膜２２ｃに対してリソグラフィー技術およびＲＩＥ法を適用してビアホールおよびトレンチを形成する。ビアホールにはビア（層間接続）２２ｂを、トレンチには配線２２ａをそれぞれ形成する。
【００４６】
ビアホールおよびトレンチを開孔後、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により例えばタンタル（Ｔａ）のバリア導電体部２２ａｂ、２２ｂｂとＣｕシード層とをこの順でビアホール内壁およびトレンチ内壁を含む全面に成膜する。そして、電解メッキにより銅（Ｃｕ）膜を形成してビアホール内およびトレンチ内を銅で埋め、ビア体部２２ｂａと配線体部２２ａａとを形成する。
【００４７】
続いて、成膜された銅膜に所望の熱処理（アニール）を加えたあと、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法によりキャッピング膜２２ｃ上の余剰銅膜、バリア導電体膜を取り除く。さらに洗浄処理を行ないＳｉＣＮなどからなるトップバリア膜２２ｄを全面的に例えば５０ｎｍ成膜する。トップバリア膜２２ｄは絶縁膜であり、上側に位置するビアとの接続を要する位置では、上層の層間絶縁膜２３に対するビアホールの開孔時に除去される。なお、図２（ｂ）を除く各図では各配線２２ａなどにつながるビアを図示省略している。
【００４８】
以上の配線２２ａおよびビア２２ｂの形成は、他の各層間絶縁膜２１、２３、２４の配線２１ａ、２３ａ、２４ａについて同様である。ただし、このうち層間絶縁膜２１は通常の層間絶縁膜であり、この層においてキャッピング膜の有無などは上記と同じでなくてもよい。このように、各層間絶縁膜２１、２２、２３、２４を下層からそれぞれ形成して、そのたびに配線２１ａ、２２ａ、２３ａ、２４ａを形成するという工程を繰り返す。なおここでは、いわゆるＣｕダマシーン技術によって多層配線層を形成するプロセスを示したが、配線はＡｌやＡｇなどからなるものであってもよく、またリソグラフィー技術およびＲＩＥ法により配線のパターニングを行ってもよい。
【００４９】
次に、図２（ｃ）に示すように、リソグラフィー技術およびＲＩＥ法により、半導体チップとしての四隅付近でかつ合わせマーク配置領域３２より内側の部位に幅が例えばＷＡ＝０．５μｍの欠損部を、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４の下側に位置する層間絶縁膜２１に達するまで形成する。これにより犠牲部２２Ａ、２３Ａ、２４Ａが欠損部の外側に分断形成される。なおここで、欠損部が層間絶縁膜２１にも貫通するように形成されても構わない。また、上記ＲＩＥ法に代えてレーザーアブレーションによる加工を行なってもよい。
【００５０】
次に、図３（ａ）に示すように、最上層配線を有する層間絶縁膜２５として、これをｄ−ＴＥＯＳ（比誘電率は４．２程度）により形成する。この層間絶縁膜２５は、上記欠損部の底面および側面をも覆うことになる。そして、配線２２ａと同様な構造の配線２５ａを層間絶縁膜２５に形成する。このとき、欠損部に位置する層間絶縁膜２５の側面および底面上には銅の金属膜２７が形成される。さらに、図３（ｂ）に示すように、ＳｉＮなどからなるパッシベーション膜をその上全体に例えばプラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【００５１】
次に、図４に示すように、ダイシング刃３９により犠牲部２２Ａ、２３Ａ、２４Ａの幅が例えばＷＢ＝０．５μｍとなるように半導体ウエハを切断する。これにより図１に示した半導体装置を得ることができる。
【００５２】
次に、図１に示した実施形態とは異なる実施形態について図５を参照して説明する。図５は、本発明の別の実施形態に係る半導体装置を示す上面図である。この実施形態に係る半導体装置では、図示するように、かぎ状のくぼみ１１ａ、１１ｂ、１１ｃ、１１ｄに代わり、リング状（周状）のくぼみ１１が半導体チップ１０Ａの周縁近傍に設けられる。図５におけるＡ−Ａａ断面の構造は図１（ｂ）に示すものと同様になる。
【００５３】
この実施形態では、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４における四隅のかぎ状の欠損部が、半導体体チップ１０Ａの周縁に沿ってつながるようにリング状に設けられる。したがって、四隅近傍に限らず、層間絶縁膜２２、２３、２４の剥がれや破壊が生じにくくなる。よって応力発生による層間絶縁膜２２、２３、２４の剥がれや破壊に対する耐性をさらに高めることができる。
【００５４】
なお、図１、図５に示した実施形態において、層間絶縁膜２２、２３、２４の欠損部は半導体チップの四隅近傍でかぎ状に設けられたが、リソグラフィー工程の許容範囲内で適宜変形は可能であり、少なくとも半導体チップの四隅に沿う部位が欠損部となって膜剥がれの進行を遮断できるものであれば、他の形状であってもよい。また、半導体チップの四隅あるいは周縁から半導体基板中央側に向かって複数列の欠損部が設けられてもよく、さらに欠損部の半導体基板中央側に、配線２１ａ、２２ａ、２３ａ、２４ａ、２５ａ（１２５ａ）と同時のプロセスによりいわゆるガードリングが別設されてもよい。
【００５５】
次に、図１、図５に示した実施形態とは異なる実施形態について図６を参照して説明する。図６は、本発明のさらに別の実施形態に係る半導体装置の構造を模式的に示す図である。図６（ａ）は上面図、同（ｂ）は図６（ａ）中に示す矢視Ｂ−Ｂａ断面図である。図６において、すでに説明した部位と同一相当の部位には同一番号を付しその説明を省略する。
【００５６】
この実施形態では、半導体チップ４０の四隅近傍にこの四隅に沿うかぎ状のくぼみ４１ａ、４１ｂ、４１ｃ、４１ｄが存在する。くぼみ４１ａ、４１ｂ、４１ｃ、４１ｄ付近の断面は、図４（ｂ）に示すような構造になっている。すなわち、図１に示した実施形態における半導体装置との違いは、欠損部がｌｏｗ−ｋの層間絶縁膜２２、２３、２４に加えてそれらの上側に位置する通常の層間絶縁膜１２５をも貫通していることである。層間絶縁膜１２５には、配線１２５ａが生み込み形成される。この配線１２５ａの構造はビア部分を含めて先に述べたもの（配線２２ａ）と同様である。
【００５７】
このような半導体チップ４０では、通常の層間絶縁膜１２５においても欠損部の外側に犠牲部１２５Ａが形成される。さらに、この欠損部の側面上および底面上を含めて全面に第２の絶縁膜としてＳｉＮなどからなるパッシベーション膜１２６が形成される。
【００５８】
このような構造の製造工程について述べると、まず、図２（ａ）に示した状態に続けて層間絶縁膜１２５の堆積および配線１２５ａの形成を行ない、その積層状態で欠損部をリソグラフィー技術およびＲＩＥ法により形成する。そして欠損部の側面および底面を含めてパッシベーション膜１２６を全面に形成することで図示の構造が得られる。ＲＩＥ法に代えてレーザーアブレーションによる加工によってもよい。
【００５９】
この実施形態によっても、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４の欠損部外側（ダイシングライン側）に犠牲部２２Ａ、２３Ａ、２４Ａを設けているので、ダイシング時の破砕片による機械的ダメージからｌｏｗ−ｋの層間絶縁膜２２、２３、２４を保護することが可能となる。また、ダイシングライン上に発生したクラックからの犠牲部２２Ａ、２３Ａ、２４Ａの膜剥がれは欠損部によって遮断され、犠牲部２２Ａ、２３Ａ、２４Ａに剥がれが発生しても半導体チップ４０内部へ進行することが回避される。
【００６０】
また、欠損部における層間絶縁膜２２、２３、２４の半導体基板２０中央側側面が、比誘電率が３．８超であるパッシベーション膜１２６によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。しかも、パッシベーション膜１２６は犠牲部２２Ａ、２３Ａ、２４Ａ、１２５Ａの欠損部側側面をも覆うことで、犠牲部２２Ａ、２３Ａ、２４Ａ、１２５Ａで発生した剥がれの内部への進行をくい止める障壁となって、膜剥がれや膜破壊に対する耐性が向上している。
【００６１】
次に、以上述べた実施形態たる半導体装置について試験を行なった結果について説明する。試験対象は、図１に示した実施形態であって欠損部をＲＩＥ法で加工・形成したもの（試験対象１）、図６に示した実施形態であって欠損部をＲＩＥ法で加工・形成したもの（試験対象２）、図１に示した実施形態であって欠損部をレーザーアブレーションで加工・形成したもの（試験対象３）、図６に示した実施形態であって欠損部をレーザーアブレーションで加工・形成したもの（試験対象４）の４種である。
【００６２】
ダイシング後得られた半導体チップ１０、４０を、パッケージング工程と同様にセラミック基板上に接着樹脂で固定した。そしてワイヤーボンディングを行うことにより半導体チップ１０、４０とパッケージ側の配線板とを導通後、モールド樹脂により半導体チップ１０、４０を封止した。このような試料１、２、３、４（それぞれ上記試験対象１、２、３、４に対応）をそれぞれ５０個用意した。
【００６３】
各試料に対し、高温側１２５℃、低温側−６５℃のＴＣＴ（ｔｅｍｐｅｒａｔｕｒｅ ｃｙｃｌｅ ｔｅｓｔ）を１０００サイクル行なった。試験では、１００サイクルごとに試料を取り出し、電気特性の測定によって健全性を調べた。その結果、上記４種の試料すべてに関して１０００サイクルの試験で不良は観察されなかった。
【００６４】
また、ＴＣＴ後の試料についてモールド樹脂を剥離して超音波顕微鏡で半導体チップ１０、４０の観察を行なったが、半導体チップ１０、４０での層間絶縁膜２２、２３、２４の剥離は観察されなかった。さらに、半導体チップ１０、４０を切断し断面を表出させてＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）で観察を行なったところ、犠牲部２２Ａ、２３Ａ、２４Ａにはダイシング端側からその剥がれが観察されたが、そのダイシング端側から発生した剥がれが欠損部で止まっていることが明らかとなった。
【００６５】
次に、比較例１として、上記各実施形態と同様な多層配線形成プロセスを用いかつ欠損部を設けないプロセスによるものをダイヤモンド刃でダイシングして半導体チップとして得、これを上記のように封止して試料とし、同様なＴＣＴを行なった。
【００６６】
この場合には、すでに、ＴＣＴを行なう前のモールド樹脂封止後の状態において、２０％の試料に導通不良が発生した。さらに、その時点で健全であった残りの試料に対し１００サイクルのＴＣＴを行うと、すべて（１００％）の試料が導通不良となっていた。この１００サイクルＴＣＴの後の試料を解体・検査したところ、チップ四隅の層間絶縁膜に剥がれが生じており、その剥がれがダイヤモンド刃によりダイシングされた端部から進行していることが確認された。また、チップを切断して断面を観察すると、剥がれ界面はｌｏｗ−ｋ膜とトップバリア膜との界面であった。
【００６７】
次に、比較例２、３として、図１に示した実施形態において欠損部の深さを層間絶縁膜２２（ｌｏｗ−ｋ膜の最下層のもの）を残す深さとするプロセスによるもの、同様に欠損部の深さを層間絶縁膜２３（ｌｏｗ−ｋ膜の中間層のもの）を残す深さとするプロセスによるものをそれぞれダイヤモンド刃でダイシングして半導体チップとして得、これを上記のように封止して試料とし、同様なＴＣＴを行なった。
【００６８】
この場合でも、比較例１と同様に、ＴＣＴを行なう前のモールド樹脂封止後の導通試験で２０％の試料に不良がみられ、１００サイクルのＴＣＴの後では１００％の試料に導通不良が発生した。これにより、ｌｏｗ−ｋの層間絶縁膜の剥がれ防止を達成するためには欠損部をダイシング破断端よりチップ内側に形成することが必要であり、かつ欠損部の深さはｌｏｗ−ｋの層間絶縁膜全層を貫通する深さであることが必要であると判明した。
【００６９】
次に、欠損部の幅ＷＡの所望値を検討するため実験を行なった結果について述べる。試料２において、半導体チップ４０における欠損部の幅ＷＡを０．２μｍ、０．５μｍ、１μｍ、２μｍ、５μｍとした５種類のものを用意した（なお犠牲部幅ＷＢは０．５μｍ）。これら５種類の試料に対して上記温度サイクルのＴＣＴを行なった結果では、１０００サイクルの試験後においても不良がみられなかった。
【００７０】
さらに、耐湿試験として１００℃、１００％Ｈ２Ｏ環境保持での加速試験を行なった結果では、ＷＡ＝０．２μｍの試料において５００時間の試験後にて５％の導通不良が発生した。この不良を半導体チップ４０の切断により断面を表出して調べたところ、パッシベーション膜１２６が底部まで達しておらず、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４の配線２２ａ、２３ａ、２４ａにはコロージョンが発生していることが確認された。よって、この不良はパッシベーション被覆不足によると判明した。
【００７１】
以上の結果から、層間絶縁膜の剥がれに関しては欠損部の幅ＷＡによる依存性はみられないものの、耐コロージョン性の観点より０．５μｍ以上の幅を有することが望ましいと結論づけられる。
【００７２】
次に、犠牲部の幅ＷＢの所望値を検討するため実験を行なった結果について述べる。試料１において、半導体チップ１０における犠牲部の幅ＷＢを０．２μｍ、０．３μｍ、０．５μｍ、１μｍ、２μｍ、５μｍとした６種類のものを用意した（なお欠損部幅ＷＡは０．５μｍ）。これら６種類の試料に対して上記温度サイクルのＴＣＴを行なった結果では、１０００サイクルの試験後において、ＷＢ＝０．２μｍ、０．３μｍの２種のものにそれぞれ２％の不良が発生した。一方、ＷＢ＝０．５μｍ以上の犠牲部を有する各試料においては不良は発生しなかった。
【００７３】
以上の結果から、犠牲部の幅ＷＢについては０．５μｍ以上の幅を有することが望ましいと結論づけられる。なお、参考までに試料２において、犠牲部の幅ＷＢ＝０としたものに関し同様な試験を行なったところでも、１０００サイクル試験後に２％の不良が発生したので犠牲部は必要である。この場合、ダイシング破砕片が層間絶縁膜２２、２３、２４側面を覆うパッシベーション膜１２６に直接機械的ダメージを与えたことに起因する膜剥がれが生じていることが不良解析の結果判明した。
【００７４】
さらに、欠損部の一辺の長さ（層間絶縁膜の欠損によるくぼみの一辺長さＬに対応）の所望値を検討するため実験を行なった結果について述べる。試料１、２、３、４において、層間絶縁膜２２、２３、２４の欠損部の一辺長さを１ｍｍとしたプロセスによるものを用意した。これらの試料に対して上記温度サイクルのＴＣＴを行なった結果では、１０００サイクル試験後も不良は発生しなかった。このことから欠損部の一辺の長さは１ｍｍ以上あれば好ましいと結論づけられる。
【００７５】
なお、以上の実施形態では説明を省略したが、各実施形態に示したようにｌｏｗ−ｋの層間絶縁膜２２、２３、２４に欠損部を設けることにより、製造途中において半導体ウエハの反りが低減されるという効果もある。これは、ｌｏｗ−ｋの層間絶縁膜２２、２３、２４がウエハ上で少なくとも所々分断されるからであり、反りの低減により、その後の工程が適用しにくくなる悪影響が排除できる。
【００７６】
【発明の効果】
以上詳述したように、本発明によれば、ダイシング時の破砕に由来する低比誘電率膜の剥がれや破壊が欠損部による分断により半導体装置の中央側には広がらない。また、欠損部における絶縁膜の半導体基板中央側側面が、比誘電率が３．８超である第２の絶縁膜によって覆われることから耐湿性など耐環境性が向上するとともに機械的強度も改善される。よって、絶縁膜の剥がれや破壊に耐性を有し信頼性向上の達成された半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す図。
【図２】図１に示した半導体装置を製造する工程を示す図。
【図３】図２の続図であって、図１に示した半導体装置を製造する工程を示す図。
【図４】図３の続図であって、図１に示した半導体装置を製造する工程を示す図。
【図５】本発明の別の実施形態に係る半導体装置を示す上面図。
【図６】本発明のさらに別の実施形態に係る半導体装置の構造を模式的に示す図。
【図７】半導体ウエハをダイシングする工程を模式的に示す参考図。
【符号の説明】
１０、１０Ａ、４０…半導体チップ １１、１１ａ、１１ｂ、１１ｃ、１１ｄ、４１ａ、４１ｂ、４１ｃ、４１ｄ…層間絶縁膜の欠損によるくぼみ ２０…半導体基板 ２１…層間絶縁膜 ２１ａ…配線 ２２、２３、２４…層間絶縁膜（ｌｏｗ−ｋ膜） ２２Ａ、２３Ａ、２４Ａ…層間絶縁膜の犠牲部（ｌｏｗ−ｋ膜） ２２ａ、２３ａ、２４ａ…配線 ２２ａａ…配線体部 ２２ａｂ…バリア導電体部 ２２ｂ…ビア ２２ｂａ…ビア体部 ２２ｂｂ…バリア導電体部 ２２ｃ…キャッピング膜 ２２ｄ…トップバリア膜 ２５、１２５…層間絶縁膜 ２５ａ、１２５ａ…配線 ２６、１２６…パッシベーション膜 ２７…金属膜 ３１…能動領域 ３２…合わせマーク配置領域 ３９…ダイシング刃 １２５Ａ…層間絶縁膜の犠牲部
Claims (12)
- 半導体基板と、
前記半導体基板上に少なくとも１層以上形成され、前記半導体基板の少なくとも四隅近傍で該四隅に沿う形状の欠損部によって全層が分断されており、かつ比誘電率が３．８以下である第１の絶縁膜と、
前記欠損部における前記半導体基板中央側で前記第１の絶縁膜の全層の側面を覆うように形成され、比誘電率が３．８超である第２の絶縁膜と
を具備することを特徴とする半導体装置。 - 前記第１の絶縁膜における前記欠損部が、前記半導体基板の周縁近傍でリング状に形成されていることを特徴とする請求項１記載の半導体装置。
- 前記第２の絶縁膜は、前記欠損部における前記半導体基板周縁側でも前記第１の絶縁膜の全層の側面を覆うように形成されていることを特徴とする請求項１記載の半導体装置。
- 前記欠損部における前記第２の絶縁膜上に積層形成された導電体膜をさらに具備することを特徴とする請求項１記載の半導体装置。
- 前記導電体膜上に積層形成された、比誘電率が３．８超である第３の絶縁膜をさらに具備することを特徴とする請求項４記載の半導体装置。
- 前記第２の絶縁膜は、前記第１の絶縁膜の上面をも覆うように形成され、
前記第１の絶縁膜の上面における前記第２の絶縁膜を貫通して設けられた導電体パターンをさらに具備することを特徴とする請求項１記載の半導体装置。 - 前記第１の絶縁膜に埋め込み形成された導電体パターンをさらに具備することを特徴とする請求項１記載の半導体装置。
- 前記導電体パターンは銅を含むことを特徴とする請求項６または７記載の半導体装置。
- 前記第１の絶縁膜が、複数の層からなることを特徴とする請求項１記載の半導体装置。
- 前記第１の絶縁膜における前記欠損部の幅が、０．５μｍ以上であることを特徴とする請求項１記載の半導体装置。
- 前記欠損部から前記半導体基板周縁側における前記第１の絶縁膜の幅が、０．５μｍ以上であることを特徴とする請求項１記載の半導体装置。
- 前記第１の絶縁膜における前記欠損部の一辺の長さが１ｍｍ以上であることを特徴とする請求項１記載の半導体装置。
Priority Applications (4)
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