KR100467815B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 제조 방법에 관한 것으로, 그 목적은 감광막 패턴이 오정렬된 경우, 비아홀 형성을 위한 절연막 식각시 하부 금속배선 측방의 층간절연막이 과도식각되는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 반도체 기판의 구조물 상에 하부절연막 및 베리어절연막을 차례로 형성하는 단계; 하부절연막 및 베리어절연막을 부분적으로 식각하여 하부 금속배선구를 형성하는 단계; 하부 금속배선구의 내부 및 베리어절연막 상에 제1금속박막을 형성한 후, 베리어절연막이 노출될 때까지 제1금속박막을 화학기계적 연마하는 단계; 제1금속박막 및 베리어절연막 상에 층간절연막을 형성하는 단계; 층간절연막을 부분적으로 식각하여 제1금속박막 상면의 적어도 일부분을 노출시키는 비아홀을 형성하는 단계; 비아홀의 내부를 포함하여 층간절연막 상에 제2금속박막을 형성하는 단계를 포함하여 반도체 소자를 제조한다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and fabrication method thereof}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정 중 금속 배선층과 금속 배선층을 전기적으로 연결하기 위한 비아홀(via hole)을 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
이러한 다층 배선 기술을 실현하기 위해, 감광막 패턴을 마스크로 이용하여 절연막을 선택적으로 건식 식각함으로써, 하부 배선층까지 연결되는 비아홀을 형성한 후 비아홀 내에 비아 금속을 충진시키고 비아 금속과 접촉하는 상부 배선층을 형성한다.
그러나, 최근 반도체 소자의 고집적화 추세에 따라 금속배선의 선폭이 좁아질수록 금속배선 상부의 정확한 위치에 비아홀을 형성하는 것이 기술적으로 매우 어려워지고 있다.
도 1a 내지 1c는 종래 반도체 소자 제조 방법에 따라 비아홀을 형성하는 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 먼저, 반도체 기판의 구조물(1), 즉 개별 소자가 형성된 반도체 기판 또는 금속 배선층 상부에 산화막 등으로 이루어진 하부절연막(2)을 형성하고, 하부절연막(2) 상에 금속배선막을 형성하고 패터닝하여 하부 금속배선(3)을 형성한 다음, 하부 금속배선(3)을 포함한 상부 전면에 층간절연막(4)을 증착하고 화학기계적 연마하여 상면을 평탄화한다.
이어서, 층간절연막(4) 상에 감광막을 도포하고 노광 및 현상하여 하부 금속배선(3) 상부에 해당하는 영역의 층간절연막을 노출시키는 감광막 패턴(5)을 형성한다. 이 때, 반도체 소자의 고집적화 추세에 따라 일부 소자에서는 종종 감광막 패턴(5)의 오프닝된 부분이 하부 금속배선(3)의 상부를 벗어나도록, 즉 감광막 패턴(5)이 A만큼 오정렬(mis-align)될 수 있다.
다음, 도 1b에 도시된 바와 같이, 오정렬된 감광막 패턴(5)을 마스크로 하여노출된 층간절연막(4)을 식각하여 비아홀(100)을 형성하는데, 이 때 하부 금속배선(3) 측방의 층간절연막(4) 일부분이 과도 식각되어 과도식각홀(101)이 형성된다.
다음, 도 1c에 도시된 바와 같이, 비아홀(100) 및 과도식각홀(101)의 내부를 포함하여 층간절연막(4)의 상부 전면에 금속막을 증착하고 소정폭으로 식각하여 상부 금속배선(5)을 형성한다. 이 때 과도식각홀(101) 내에도 금속막이 증착되는데 이는 비아 저항 증가의 원인이 된다.
이와 같이 종래의 방법에서는 감광막 패턴의 오정렬로 인해 비아 형성을 위한 층간절연막 식각시 하부금속배선 측방의 노출된 층간절연막이 함께 식각되어 과도식각홀을 형성하게 되는데, 이로 인해 비아 저항이 증가하고 금속배선간 누설전류가 증가하는 등 소자의 정상적인 작동을 어렵게 하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 감광막 패턴이 오정렬된 경우, 비아홀 형성을 위한 절연막 식각시 하부 금속배선 측방의 층간절연막이 과도식각되는 것을 방지하는 데 있다.
도 1a 내지 1c는 종래 반도체 소자 제조 방법에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 하부 금속배선 주변의 절연막 상에 하부 금속배선의 상면과 동일 높이로 베리어절연막을 형성함으로써, 비아홀의 위치가 오정렬된 경우, 비아 형성을 위한 절연막 식각시 하부 금속배선 측방에서 절연막을 식각으로부터 보호하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 하부절연막 및 베리어절연막을 차례로 형성하는 단계; 하부절연막 및 베리어절연막을 부분적으로 식각하여 하부 금속배선구를 형성하는 단계; 하부 금속배선구의 내부에 베리어절연막의 상면과 같은 높이가 되도록 제1금속박막을 형성하는 단계; 제1금속박막 및 베리어절연막 상에 층간절연막을 형성하는 단계; 층간절연막을 부분적으로 식각하여 제1금속박막 상면의 적어도 일부분을 노출시키는 비아홀을 형성하는 단계; 비아홀의 내부를 포함하여 층간절연막 상에 제2금속박막을 형성하는 단계를 포함하여 이루어진다.
이 때, 하부 금속배선구의 내부에 베리어절연막의 상면과 같은 높이가 되도록 제1금속박막을 형성하는 단계는, 하부 금속배선구의 내부 및 베리어절연막 상에 제1금속박막을 형성하는 단계; 및 베리어절연막이 노출될 때까지 제1금속박막을 화학기계적 연마하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 본 발명에 따른 반도체 소자의 구조에 대해 도 2d를 참조하여 설명하면 다음과 같다.
본 발명에 따른 반도체 소자에는, 도 2d에 도시된 바와 같이, 반도체 기판의 구조물(11) 상에 소정폭의 하부 금속배선(16)이 형성되어 있고, 하부 금속배선(16)을 제외한 나머지 영역의 구조물(11) 상에는 하부 금속배선(16) 보다 낮은 높이를 가지는 하부절연막(12)이 형성되어 있으며, 하부절연막(12) 상에는 상면이 하부 금속배선(16)의 상면과 동일높이인 베리어절연막(13)이 형성되어 있다.
여기서, 베리어절연막(13)은 C 및 N 중의 어느 하나를 함유하는 산화막으로 이루어지며, 100~600Å의 두께를 가진다.
또한, 하부절연막(12) 및 베리어절연막(13)과, 하부 금속배선(16)과의 계면에는, C 또는 N을 함유하는 금속합금으로 이루어지는 제1베리어금속막(15)이 형성될 수 있다.
베리어절연막(13) 상에는 층간절연막(17)이 형성되어 있고, 층간절연막(17)은 부분적으로 식각되어 하부 금속배선(16) 상면의 일부분을 노출시키는 비아홀(200)이 형성되어 있고, 비아홀(200)의 내부를 포함하여 층간절연막(17) 상에는 소정폭의 상부 금속배선(20)이 형성되어 있다.
상부 금속배선(20)의 상면 및 하면 중의 어느 하나 이상에는, Si, Ti, TiN, Ta, TaN, TiCN, 또는 TaCN 등의 리프렉토리금속으로 이루어지는 제2베리어금속막(19)이 형성될 수 있다.
상기한 바와 같은 구조의 본 발명에 따른 반도체 소자를 제조하는 방법에 대해 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 구조물(11), 즉 개별 소자가 형성된 반도체 기판 또는 금속 배선층 상부에 산화막 등으로 이루어진 하부절연막(12)을 형성하고, 하부절연막(12) 상에 베리어절연막(13)을 형성한다.
베리어절연막(13)으로는 C 또는 N 등을 함유하는 산화막을 300~1000Å 두께로 형성하며, 바람직한 베리어절연막(13)의 두께는 700Å이다.
이어서, 베리어절연막(13)의 상면에 감광막을 도포하고 노광 및 현상하여 베리어절연막(13)의 일부분을 노출시키는 제1감광막 패턴(14)을 형성한다.
다음, 도 2b에 도시된 바와 같이, 제1감광막 패턴(14)을 마스크로 하여 노출된 베리어절연막(13)과 그 하부의 하부절연막(12)을 건식식각하여 하부 금속배선구(150)를 형성한 후, 제1감광막 패턴(14)을 제거하고 세정공정을 수행한다.
다음, 하부 금속배선구(150) 내부를 포함하여 베리어절연막(13)의 상부 전면에 제1베리어금속막(15)을 얇게 증착한 후, 제1베리어금속막(15) 상에 제1금속박막(16)을 하부 금속배선구(150)가 충분히 매립되도록 두껍게 형성한다.
다음, 도 2c에 도시된 바와 같이, 베리어절연막(13)이 노출될 때까지 화학기계적 연마하여 베리어절연막(13) 상에 형성된 제1금속박막(16)과 제1베리어금속막(15)을 제거하고, 제1금속박막(16)과 제1베리어금속막(15)의 상면이 베리어절연막(13)의 상면과 동일 높이가 되도록 평탄화함으로써, 제1베리어금속막(15) 및 제1금속박막(16)을 하부 금속배선구의 내부에만 남긴다. 이로써, 하부 금속배선이 형성된다.
화학기계적 연마할 때 베리어절연막(13)이 노출된 이후에 베리어절연막(13)을 소정두께 더 연마하게 제거할 수도 있으며, 이 경우 화학기계적 연마한 후 남아있는 베리어절연막(13)의 두께는 100~600Å가 되도록 하고, 바람직하게는 300Å이되도록 한다.
화학기계적 연마 공정 후, 상면에 잔존하는 습기 및 잔유물 등의 제거를 목적으로 열처리를 수행할 수도 있고, 이 때 열처리는 350~450℃의 온도로 10~60분의 시간동안 수행하며, 바람직한 열처리 온도 및 시간은 400℃ 및 30분이다.
이어서, 평탄화된 베리어절연막(13), 제1베리어금속막(15), 및 제1금속박막(16) 상에 층간절연막(17)을 형성하고 화학기계적 연마하여 상면을 평탄화한 후, 층간절연막(17) 상에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역의 상부에 해당하는 층간절연막(17)을 노출시키는 제2감광막 패턴(18)을 형성한다. 이 때, 반도체 소자의 집적도가 높이질수록 제2감광막 패턴(18)이 오정렬되는 가능성이 커지는데, 여기서는 A'만큼 오정렬된 것으로 가정하여 설명한다. 오정렬된 폭은 0.05 ㎛ 이하인 것이 바람직하다.
이 때, 제1베리어금속막(15)으로는 C 또는 N 등을 함유하는 금속합금을 사용할 수 있으며, 제1금속박막(16)으로는 Al, Al합금, 또는 Cu 등을 사용할 수 있다.
다음, 도 2d에 도시된 바와 같이, 제2감광막 패턴(18)을 마스크로 하여 노출된 층간절연막(17)을 건식식각하여 제1금속박막(16)을 노출시키는 비아홀(200)을 형성한다. 이 때 층간절연막(17)의 하면에는 베리어절연막(13)이 형성되어 있기 때문에 제2감광막 패턴(18)이 오정렬된 경우 제1금속박막(16)의 측방에서 하부절연막(12)이 과도식각되는 일은 거의 없다. 또한, 제1금속박막(16)은 층간절연막(17)에 비해 식각률이 낮기 때문에, 비아홀(200) 형성을 위한 층간절연막(17)의 건식식각 시 제1금속박막(16)이 손상되는 일은 거의 없다.
여기서, 비아홀의 직경은 0.3 ㎛ 이하인 것이 바람직하다.
이어서, 비아홀(200)의 내벽을 포함하여 층간절연막 상에 제2베리어금속막(19)을 형성하고, 제2베리어금속막 상에 비아홀(200)을 충분히 매립하도록 제2금속박막(20)을 형성한 후, 제2금속박막(20) 및 제2베리어금속막(19)을 부분적으로 식각함으로써, 비아(200)를 통해 하부 금속배선과 연결되는 상부 금속배선을 형성한다.
제2베리어금속막(19)으로는 Si, Ti, TiN, Ta, TaN, TiCN, TaCN 등의 리프렉토리금속막을 형성할 수 있으며, 이러한 리프렉토리금속막을 제2금속박막(20) 상에 하나 더 형성할 수도 있다.
제2금속박막(20)으로는 Al, Al합금, 또는 Cu 등을 사용할 수 있으며, 제2금속박막(20) 증착 전에 비아(200)의 내벽에 자연적으로 형성된 산화막까지 모두 제거한 후, 제2금속박막을 증착하는 것이 바람직하다.
또한, 제2금속박막(20) 증착 후에는 결정립 증가에 의한 저항 감소, 습기 제거, 잔유물 제거 등의 목적으로 400~500℃의 온도로 10~60분의 시간 동안 열처리할 수 있으며, 바람직한 열처리 온도 및 시간은 450℃ 및 30분이다.
상술한 바와 같이, 본 발명에서는 하부 금속배선 주변의 절연막 상에 하부 금속배선의 상면과 동일 높이로 베리어절연막이 형성되어 있기 때문에, 이 베리어절연막이, 비아홀 형성을 위한 감광막 패턴의 위치가 오정렬된 경우, 절연막 식각시 하부 금속배선 측방에서 절연막을 식각으로부터 보호해주는 역할을 하며, 따라서, 종래 기술에서 문제가 되었던 절연막이 함께 식각되어 과도식각홀을 형성하던 것이 방지되는 효과가 있고, 이로 인해 금속배선간 누설전류 증가 문제를 해결하는 효과가 있다.

Claims (15)

  1. 반도체 기판의 구조물 상에 형성된 소정폭의 하부 금속배선과;
    상기 하부 금속배선 및 상기 반도체 기판의 구조물 상에 형성되고, 상기 하부 금속배선 상면의 일부분을 노출시키는 비아홀을 가지는 층간절연막과;
    상기 비아홀의 내부를 포함하여 상기 층간절연막 상에 형성된 소정폭의 상부 금속배선을 포함하는 반도체 소자에 있어서,
    상기 층간절연막은, 상기 반도체 기판의 구조물 상에 형성되고 상기 하부 금속배선 보다 낮은 높이를 가지는 하부절연막과;
    상기 하부절연막 상에 형성되고 상면이 상기 하부 금속배선의 상면과 동일 높이를 가지는 베리어절연막과;
    상기 베리어절연막 상에 형성된 상부절연막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 베리어절연막은 100~600Å의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 베리어절연막은 C 및 N 중의 어느 하나를 함유하는 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 하부절연막 및 베리어절연막과, 상기 하부 금속배선과의 계면에 형성된 제1베리어금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    제1베리어금속막은 C 및 N 중의 어느 하나를 함유하는 금속합금으로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 상부 금속배선의 상면 및 하면 중의 어느 하나 이상에 형성된 제2베리어금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2베리어금속막은 Si, Ti, TiN, Ta, TaN, TiCN, 및 TaCN 중의 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판의 구조물 상에 하부절연막 및 베리어절연막을 차례로 형성하는 단계;
    상기 하부절연막 및 베리어절연막을 부분적으로 식각하여 하부 금속배선구를 형성하는 단계;
    상기 하부 금속배선구의 내부에 상기 베리어절연막의 상면과 같은 높이가 되도록 제1금속박막을 형성하는 단계;
    상기 제1금속박막 및 상기 베리어절연막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 부분적으로 식각하여 상기 제1금속박막 상면의 적어도 일부분을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀의 내부를 포함하여 상기 층간절연막 상에 제2금속박막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 베리어절연막은 C 및 N 중의 어느 하나를 함유하는 산화막을 300~1000Å의 두께로 형성하는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 제2금속박막의 형성 전에, 상기 비아홀의 내부를 포함하여 상기 층간절연막 상에 제2베리어금속막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2베리어금속막은 Si, Ti, TiN, Ta, TaN, TiCN, TaCN 중의 어느 하나로 형성하는 반도체 소자 제조 방법.
  12. 제 8 항 내지 제 11 항 중의 어느 한 항에 있어서,
    상기 하부 금속배선구의 내부에 상기 베리어절연막의 상면과 같은 높이가 되도록 제1금속박막을 형성하는 단계는,
    상기 하부 금속배선구의 내부 및 상기 베리어절연막 상에 제1금속박막을 형성하는 단계; 및
    상기 베리어절연막이 노출될 때까지 상기 제1금속박막을 화학기계적 연마하는 단계로 이루어지는 반도체 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1금속박막을 화학기계적 연마할 때에는, 상기 베리어절연막이 노출된 이후에 상기 베리어절연막이 100~600Å이 될 때까지 더 연마하는 반도체 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 제1금속박막의 형성 전에, 상기 하부 금속배선구의 내부 및 상기 베리어절연막 상에 제1베리어금속막을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  15. 제 14 항에 있어서,
    상기 제1베리어금속막은 C 및 N 중의 어느 하나로 형성하는 반도체 소자 제조 방법.
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