CN117199118A - 一种屏蔽栅沟槽mosfet及其制备方法 - Google Patents

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唐玉玲
何明江
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Abstract

本发明提供一种屏蔽栅沟槽MOSFET及其制备方法，该屏蔽栅沟槽MOSFET包括衬底、外延层、遮蔽介质层、层间介质层、源极引出接触孔及源极导电层，其中，外延层位于衬底上表面，包括元胞沟槽结构、终端引出结构、源极引出结构、体区及源极区，源极引出结构包括源极引出导电层，遮蔽介质层及层间介质层依次堆叠于外延层的上方，源极引出接触孔贯穿层间介质层及遮蔽介质层并延伸至源极引出导电层中，源极导电层填充进源极引出接触孔。本发明通过于层间介质层与外延层之间形成一层与第三介电层之间具有高的选择刻蚀比的遮蔽介质层，利用遮蔽介质层遮蔽第三介电层，避免损伤第三介电层，并对层间介质层进行平坦化，避免接触孔曝光时的偏移。

Description

一种屏蔽栅沟槽MOSFET及其制备方法
技术领域
本发明属于半导体技术领域，涉及一种屏蔽栅沟槽MOSFET及其制备方法。
背景技术
在中低压功率MOSFET领域，屏蔽栅沟槽MOSFET具有比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点，在系统应用中拥有更低的导通损耗和更低的开关损耗，使系统拥有更高的转换和传输效率。
目前，对于低压屏蔽栅沟槽MOSFET(通常60V及其以下电压)，要求小线宽(CD)，小元胞单元尺寸(pitch)，但是，国内用于功率器件生产的光刻机能曝光最小尺寸约0.2～0.25μm、光刻机对位精度70nm，再者，晶圆在制造过程中带来的翘曲(Warpage)，接触孔蚀刻时特别容易在晶圆边缘接触孔偏移(Shift)，如图1所示，为形成源极引出接触孔位置偏移后的剖面结构示意图，包括衬底01、外延层02、元胞沟槽结构021、第一沟槽0211、第一屏蔽栅层0212、第一介电层0213、第一隔离介质层0214、栅介质层0215、第一栅导电层0216、终端引出结构022、第二沟槽0221、第二屏蔽栅层0222、第二介电层0223、第二隔离介质层0224、第二栅导电层0225、源极引出结构023、第三沟槽0231、第三介电层0232、源极引出导电层0233、层间介质层03、源极接触孔031、终端引出接触孔032、源极引出接触孔033及光刻胶层04，在源极引出接触孔的地方偏移就会对沟槽侧壁的氧化层损伤，接触孔钨淀积形成尖楔，在通电情况下形成电流的集中点，带来了使用风险。
因此，急需寻找一种避免制备屏蔽栅沟槽MOSFET过程中晶圆边缘的源极引出接触孔偏移及填充接触孔的导电柱形成尖楔的屏蔽栅沟槽MOSFET的制备方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽MOSFET及其制备方法，用于解决现有技术中屏蔽栅沟槽MOSFET制备的过程中晶圆边缘的源极接触孔偏移及填充接触孔的导电柱形成尖楔的问题。
为实现上述目的及其他相关目的，本发明提供了一种屏蔽栅沟槽MOSFET的制备方法，包括以下步骤：
提供一第一导电类型衬底，于所述衬底的上表面形成第一导电类型外延层；
于所述外延层中形成元胞沟槽结构、终端引出结构、源极引出结构、第二导电类型体区及第一导电类型源极区，所述源极引出结构包括源极引出导电层，所述体区位于相邻两个所述元胞沟槽结构之间及所述元胞沟槽结构与所述终端引出结构之间的所述外延层的上表层，所述源极区位于所述体区的上表层；
于所述外延层的上方依次形成位于所述外延层上方的遮蔽介质层及覆盖所述遮蔽介质层上表面的层间介质层，并平坦化所述层间介质层的上表面；
形成贯穿所述层间介质层与所述遮蔽介质层的源极引出接触孔，且所述源极引出接触孔的底部延伸至所述源极引出导电层中；
形成源极导电层于所述层间介质层的上表面，所述源极导电层还填充进所述源极引出接触孔中。
可选地，所述元胞沟槽结构包括第一沟槽、填充所述第一沟槽下部的第一屏蔽栅层、包裹所述第一屏蔽栅层底面与侧壁并位于所述第一沟槽内壁的第一介电层、覆盖所述第一屏蔽栅层和所述第一介电层上表面的第一隔离介质层、位于所述第一沟槽内壁并覆盖所述第一隔离介质层上表面的栅介电层及填充所述第一沟槽上部的第一栅导电层，所述终端引出结构包括第二沟槽、填充所述第二沟槽下部的第二屏蔽栅层、包裹所述第二屏蔽栅层底面与侧壁并位于所述第二沟槽内壁的第二介电层、覆盖所述第二屏蔽栅层和所述第二介电层上表面的第二隔离介质层、位于所述第二沟槽内壁并覆盖所述第二隔离介质层上表面的所述栅介电层及填充所述第二沟槽上部的第二栅导电层，所述源极引出结构包括第三沟槽及位于所述第三沟槽内壁的第三介电层，且所述源极引出导电层填充所述第三沟槽，所述栅介质层还覆盖所述外延层的上表面。
可选地，形成所述第一隔离介质层与所述第二隔离介质层包括以下步骤：于所述外延层的上表面形成隔离介质材料层，所述隔离介质材料层填充所述第一沟槽及所述第二沟槽，并平坦化所述隔离介质材料层的上表面；图案化所述隔离介质材料层以得到第一预设深度的开口部，且所述开口部的底面低于所述外延层的上表面；去除所述外延层上表面的所述隔离介质材料层，并加深所述开口部的底部至第二预设深度以得到所述第一隔离介质层及所述第二隔离介质层，且所述开口部的开口尺寸与所述第一沟槽的开口尺寸相同。
可选地，形成所述源极引出接触孔的同时还形成有源极接触孔及终端引出接触孔，且所述源极接触孔贯穿所述层间介质层及所述遮蔽介质层并延伸至所述体区中，所述终端引出接触孔贯穿所述层间介质层及所述遮蔽介质层并延伸至所述第二栅导电层。
可选地，所述遮蔽介质层的材质与所述第三介电层材质不同
可选地，所述遮蔽介质层的材质包括氮化硅。
可选地，平坦化所述层间介质层的方法包括化学机械研磨。
可选地，形成所述源极引出接触孔的方法包括干法刻蚀。
可选地，形成所述源极引出接触孔的过程还包括第一刻蚀阶段、第二刻蚀阶段及第三刻蚀阶段，且所述第一刻蚀阶段包括采用第一刻蚀条件刻蚀所述层间介质层直至显露所述遮蔽介质层，所述第二刻蚀阶段包括采用第二刻蚀条件刻蚀所述遮蔽介质层直至显露所述源极引出导电层，所述第三刻蚀阶段包括采用第三刻蚀条件刻蚀所述源极引出导电层。
本发明还提供了一种屏蔽栅沟槽MOSFET，包括：
第一导电类型衬底；
第一导电类型外延层，位于所述衬底的上表面，包括元胞沟槽结构、终端引出结构、源极引出结构、第二导电类型体区及第一导电类型源极区，其中所述源极引出结构包括源极引出导电层，所述体区位于相邻两个所述元胞沟槽结构中之间及所述元胞沟槽结构与所述终端引出结构之间的所述外延层的上表层，所述源极区位于所述体区的上表层；
遮蔽介质层，位于所述外延层的上方；
平坦化的层间介质层，位于所述遮蔽介质层的上表面；
源极引出接触孔，贯穿所层间介质层及所述遮蔽介质层并延伸至所述源极引出导电层中；
源极导电层，位于所述层间介质层的上表面，并填充所述源极引出接触孔。
如上所述，本发明的屏蔽栅沟槽MOSFET及其制备方法通过于形成所述元胞沟槽结构、所述终端引出结构及所述源极引出结构之后，形成所述层间介质层之前，于所述外延层的上表面形成一层所述遮蔽介质层，利用刻蚀所述源极引出接触孔的过程中所述遮蔽介质层与所述第三介电层具有高的选择比，在刻蚀所述源极引出导电层过程中，所述遮蔽介质层的开口大小不变，利用所述遮蔽介质层掩蔽所述第三介电层以防止接触孔的底部扩大，损伤所述第三介电层被刻蚀，影响器件的稳定性；并于所述遮蔽介质层的上表面形成所述层间介质层后，对所述层间介质层的上表面进行平坦化，以减少形成所述源极引出接触孔过程中曝光时的位置偏移引起的所述第三介电层损伤，导致填充所述源极引出接触孔的所述源极导电层与所述源极引出导电层之间的接触面积过小，继而形成尖楔，导致电流集中，影响器件的稳定性，且在无需增加高精度的设备及较复杂的工艺步骤情况下，保证了接触孔的良率，具有高度产业利用价值。
附图说明
图1显示为屏蔽栅沟槽MOSFET的制备方法形成的源极引出接触孔位置偏移后的剖面结构示意图。
图2显示为本发明的屏蔽栅沟槽MOSFET的制备方法的工艺流程图。
图3显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成第一沟槽、第二沟槽及第三沟槽后的剖面结构示意图。
图4显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成第一导电材料层后的剖面结构示意图。
图5显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成第一屏蔽栅层及第二屏蔽栅层后的剖面结构示意图。
图6显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成隔离介电材料层后的剖面结构示意图。
图7显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成第二导电材料层后的剖面结构示意图。
图8显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成源极区后的剖面结构示意图。
图9显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成层间介质层后的剖面结构示意图。
图10显示为本发明的屏蔽栅沟槽MOSFET的制备方法的形成源极接触孔、终端引出接触孔及源极引出接触孔后的剖面结构示意图。
图11显示为本发明的屏蔽栅沟槽MOSFET的剖面结构示意图。
元件标号说明
01 衬底
02 外延层
021 元胞沟槽结构
0211 第一沟槽
0212 第一屏蔽栅层
0213 第一介电层
0214 第一隔离介质层
0215 栅介质层
0216 第一栅导电层
022 终端引出结构
0221 第二沟槽
0222 第二屏蔽栅层
0223 第二介电层
0224 第二隔离介质层
0225 第二栅导电层
023 源极引出结构
0231 第三沟槽
0232 第三介电层
0233 源极引出导电层
03 层间介质层
031 源极接触孔
032 终端引出接触孔
033 源极引出接触孔
04 光刻胶层
1 衬底
2 外延层
21 元胞沟槽结构
211 第一沟槽
212 第一屏蔽栅层
213 第一介电层
214 第一隔离介质层
215 栅介质层
216 第一栅导电层
217 介电材料层
218 第一导电材料层
219 第二光刻胶层
22 终端引出结构
221 第二沟槽
222 第二屏蔽栅层
223 第二介电层
224 第二隔离介质层
225 第二栅导电层
226 隔离介质材料层
227 第二导电材料层
228 第二遮蔽层
23 源极引出结构
231 第三沟槽
232 第三介电层
233 源极引出导电层
3 遮蔽介质层
4 层间介质层
41 源极接触孔
42 终端引出接触孔
43 源极引出接触孔
44 第三光刻胶层
5 源极导电层
6 漏极导电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种屏蔽栅沟槽MOSFET的制备方法，如图2所示，为所述屏蔽栅沟槽MOSFET的制备方法的工艺流程图，包括以下步骤：
S1：提供一第一导电类型衬底，于所述衬底的上表面形成第一导电类型外延层；
S2：于所述外延层中形成元胞沟槽结构、终端引出结构、源极引出结构、第二导电类型体区及第一导电类型源极区，所述源极引出结构包括源极引出导电层，所述体区位于相邻两个所述元胞沟槽结构之间及所述元胞沟槽结构与所述终端引出结构之间的所述外延层的上表层，所述源极区位于所述体区的上表层；
S3：于所述外延层的上方依次形成位于所述外延层上方的遮蔽介质层及覆盖所述遮蔽介质层上表面的层间介质层，并平坦化所述层间介质层的上表面；
S4：形成贯穿所述层间介质层与所述遮蔽介质层的源极引出接触孔，且所述源极引出接触孔的底部延伸至所述源极引出导电层中；
S5：形成源极导电层于所述层间介质成的上表面，所述源极导电层还填充进所述源极引出接触孔中。
请参阅图3至图8，执行所述步骤S1及所述步骤S2：提供一第一导电类型衬底1，于所述衬底1的上表面形成第一导电类型外延层2；于所述外延层中形成元胞沟槽结构21、终端引出结构22、源极引出结构23、第二导电类型体区24及第一导电类型源极区25，所述源极引出结构23包括源极引出导电层233，所述体区24位于相邻两个所述元胞沟槽结构21之间及所述元胞沟槽结构21与所述终端引出结构22之间的所述外延层2的上表层，所述源极区25位于所述体区24的上表层。
具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
具体的，所述衬底1的材质包括硅衬底或者其他适合的材料。本实施例中，所述衬底1为硅衬底。
具体的，形成所述外延层2的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述衬底1的掺杂浓度可以根据实际情况进行选择，这里不再限制；所述外延层的掺杂浓度可以根据实际情况进行选择，这里不再限制。本实施例中，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度。
作为示例，所述元胞沟槽结构21包括第一沟槽211、填充所述第一沟槽211下部的第一屏蔽栅层212、包裹所述第一屏蔽栅层212底面与侧壁并位于所述第一沟槽211内壁的第一介电层213、覆盖所述第一屏蔽栅层212和所述第一介电层213上表面的第一隔离介质层214、位于所述第一沟槽211内壁并覆盖所述第一隔离介质层214上表面的栅介电层215及填充所述第一沟槽211上部的第一栅导电层216，所述终端引出结构22包括第二沟槽221、填充所述第二沟槽221下部的第二屏蔽栅层222、包裹所述第二屏蔽栅层222底面与侧壁并位于所述第二沟槽221内壁的第二介电层223、覆盖所述第二屏蔽栅层222和所述第二介电层223上表面的隔离介质层224、位于所述第二沟槽224内壁并覆盖所述第二隔离介质层224上表面的所述栅介电层215及填充所述第二沟槽221上部的第二栅导电层225，所述源极引出结构23包括第三沟槽231及位于所述第三沟槽231内壁的第三介电层232，且所述源极引出导电层233填充所述第三沟槽231，所述栅介质层215还覆盖所述外延层2的上表面。
具体的，如图3所示，为所述第一沟槽211、所述第二沟槽221及所述第三沟槽231后的剖面结构示意图，形成所述第一沟槽211、所述第二沟槽221及所述第三沟槽231还包括以下步骤：于所述外延层2的上表面形成一第一光刻胶层(未图示)，并图案化所述第一光刻胶层；基于图案化的所述第一光刻胶层形成所述第一沟槽211、所述第二沟槽221及所述第三沟槽231。
具体的，形成所述第一沟槽211的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第二沟槽221的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第三沟槽231的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。本实施例中，采用干法刻蚀同步形成所述第一沟槽211、所述第二沟槽221及所述第三沟槽231。
具体的，形成的所述第一沟槽211的尺寸可以根据实际情况进行选择，这里不再限制；形成的所述第二沟槽221的尺寸可以根据实际情况进行选择，这里不再限制；形成的所述第三沟槽231的尺寸可以根据实际情况进行选择，这里不再限制。本实施例中，所述第一沟槽211的开口尺寸小于所述第二沟槽221的开口尺寸。
具体的，如图4所示，为形成第一导电材料层217后的剖面结构示意图，所述第一屏蔽栅层212及所述第二屏蔽栅层222，形成所述第一屏蔽栅层212及所述第二屏蔽栅层222还包括以下步骤：形成介电材料层217于所述第一沟槽211、所述第二沟槽221和所述第三沟槽231的内壁及所述外延层2的上表面；形成覆盖所述介电材料层217上表面并填充于所述第一沟槽211、所述第二沟槽221及所述第三沟槽231的第一导电材料层218；去除所述外延层2上表面的所述介电材料层217及所述第一导电材料层218以得到所述源极引出导电层233及所述第三介电层232，并于所述外延层2的上表面形成一第二光刻胶层219；图案化所述第二光刻胶层219以使所述第二光刻胶层219遮蔽所述第三沟槽231的开口面，并刻蚀所述第一沟槽211及所述第二沟槽221中的所述第一导电材料层218至预设深度，以得到所述第一屏蔽栅层212及第二屏蔽栅层222。
具体的，形成所述介电层材料层217的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。
具体的，在保证器件耐压值的情况下，形成的所述介电层材料层217的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述介电层材料层217的材质包括氧化硅、氮化硅或者其他适合的介电材料。
具体的，形成所述第一导电材料层218的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述第一导电材料层218的材质包括多晶硅或者其他适合的导电材料。本实施例中，采用多晶硅作为所述第一导电材料层218。
具体的，如图5所示，为形成所述第一屏蔽栅层212及所述第二屏蔽栅层222后的剖面结构示意图，去除所述介电层材料层217上表面的所述第一导电材料层218的方法包括化学机械研磨或者其他适合的方法；去除所述外延层2上表面的所述介电层材料层217的方法包括化学机械研磨或者其他适合的方法。本实施例中，采用化学机械研磨的方法同步去除位于所述外延层2上方的所述介电层材料层217及所述第一导电材料层218。
具体的，形成所述第一屏蔽栅层212及所述第二屏蔽栅层222的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，去除所述第一沟槽211及所述第二沟槽221中所述第一导电材料层218的同时也可以同步去除位于所述第一沟槽211与所述第二沟槽221内壁的所述介电层材料层217，以得到所述第一介电层213及所述第二介电层223，使所述第一屏蔽栅层212的上表面与所述第一介电层213的上表面齐平，所述第二屏蔽栅层222的上表面与所述第二介电层223的上表面齐平，也可以仅去除所述第一沟槽211及所述第二沟槽221中的所述第一导电材料层218。本实施例中，同步去除所述第一沟槽211及所述第二沟槽221中的所述介电层材料层217与所述第一导电材料层218。
具体的，于所述第一沟槽211中形成的所述第一屏蔽栅层212的厚度可以根基实际情况进行选择，这里不再限制；于所述第二沟槽221中形成的所述第二屏蔽栅层222的厚度可以根基实际情况进行选择，这里不再限制。本实施例中，所述第一沟槽211中所述第一屏蔽栅层212的厚度与所述第二沟槽221中所述第二屏蔽栅层222的厚度相同。
具体的，形成所述第一屏蔽栅层212及所述第二屏蔽栅层222后，还包括去除所述第二光刻胶层219的步骤。
具体的，去除所述第二光刻胶层219之后还包括形成所述第一隔离介质层214及所述第二隔离介质层224的步骤。
具体的，所述第一隔离介质层214及所述第二隔离介质层224同步形成。
作为示例，如图6所示，为形成隔离介电材料层226后的剖面结构示意图，形成所述第一隔离介质层214及所述第二隔离介质层224包括以下步骤：于所述外延层2的上表面形成隔离介质材料层226，所述隔离介质材料层226填充所述第一沟槽211及所述第二沟槽221，并平坦化所述隔离介质材料层226的上表面；图案化所述隔离介质材料层226以得到第一预设深度的开口部(未图示)，且所述开口部的底面低于所述外延层2的上表面；去除所述外延层2上表面的所述隔离介质材料层226，并加深所述开口部的底部至第二预设深度以得到所述第一隔离介质层214及所述第二隔离介质层224，且所述口部的开口尺寸与所述第一沟槽211的开口尺寸相同。
具体的，形成所述隔离介质材料层226的方法包括高密度等离子体化学气相沉积或者其他适合的方法。
具体的，平坦化所述隔离介质材料层226之后，形成第一预设深度的所述开口部之前，还包括于所述隔离介质材料层226的上表面形成窗口，并基于所述窗口形成所述开口部。
具体的，平坦化所述隔离介质材料层226的方法包括化学机械研磨或者其他适合的方法；形成所述窗口的方法包括干法刻蚀或者其他适合的方法；形成第一预设深度的所述开口部的方法包括干法刻蚀或者其他适合的方法。
具体的，去除所述外延层2上表面的所述隔离介质材料层226之后，形成所述第一隔离介质层214及所述第二隔离介质层224之前，还包括形成覆盖所述第三沟槽231开口的第一遮蔽层的步骤。
具体的，去除所述外延层2上表面的所述隔离介质材料层226的方法包括化学机械研磨或者其他适合的方法；加深所述开口部底部的方法包括湿法刻蚀或者其他适合的方法。
具体的，所述开口部的开口尺寸与所述第一沟槽211的尺寸相同，以使所述第一沟槽211侧壁的所述隔离介质材料层226被刻蚀干净。
具体的，形成于所述第二沟槽221中的所述第二隔离层包括位于所述第二沟槽221侧壁的剩余预设厚度的所述隔离介质材料层226及覆盖所述第二介电层223与所述第二屏蔽栅层221的所述隔离介质材料层226。
具体的，形成所述第一隔离介质层214及所述第二隔离介质层224之后还包括去除所述第一遮蔽层及形成覆盖所述外延层2上表面的栅介质层215的步骤，且所述栅介质层215还覆盖所述第一沟槽211内壁、所述第一隔离介质层214的显露表面、所述第二隔离介质层224的显露表面、所述外延层2上表面及所述源极引出结构23上表面；形成所述栅介质层215的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。
具体的，在保证器件安全的情况下，于所述第一沟槽211中形成的所述第一隔离介质层214的厚度可以根据实际情况进行选择，这里不再限制；于所述第二沟槽221中形成的所述第二隔离介质层224的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述栅介质层215之后，形成所述遮蔽介质层3之前还包括形成所述第一栅导电层216及所述第二栅导电层225的步骤。
具体的，如图7所示，为形成第二导电材料层227后的剖面结构示意图，形成所述第一栅导电层216及所述第二栅导电层225包括以下步骤：于所述栅介质层215的上表面形成覆盖所述栅介质层215上表面的第二导电材料层227，且所述第二导电材料层227填充所述第一沟槽211及所述第二沟槽221，并去除所述栅介质层215上表面的所述第二导电材料层227；于所述栅介质层215的上表面形成图案化的第二遮蔽层228，并基于图案化的所述第二遮蔽层228刻蚀所述第二导电材料层227以得到所述第一栅导电层216及所述第二栅导电层225，且所述第一栅导电层216及所述第二栅导电层225的上表面均低于所述外延层2的上表面。
具体的，所述第二遮蔽层258覆盖所述外延层2及所述源极引出结构23的上表面，且所述第二遮蔽层228显露出所述终端引出结构22的上表面、位于所述终端引出结构22与所述元胞沟槽结构21之间的所述外延层2的上表面、位于相邻两个所述元胞沟槽结构21之间的所述外延层2的上表面及所述元胞沟槽结构21的上表面。
具体的，形成所述第二导电材料层227的方法包括化学气相沉积、物理气相沉积或者其他适合的方法；去除所述栅介质层215上表面的所述第二导电材料层227的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法；去除所述第一沟槽211及所述第二沟槽221中的所述第二导电材料层227的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，形成所述第一栅导电层216及所述第二栅导电层225之后，形成所述遮蔽介质层之前，还包括依次形成所述体区24及所述源极区25的步骤，且所述体区24位于所述相邻两个所述元胞沟槽结构21之间及所述元胞沟槽结构21与所述终端引出结构22之间的所述外延层2的上表层，所述源极区25位于所述体区24上表层的所述源极区25。
具体的，如图8所示，为形成所述源极区25后的剖面结构示意图，形成所述体区24的方法包括离子注入或者其他适合的方法；形成所述源极区25的方法包括离子注入或者其他适合的方法。本实施例中，在形成所述体区24及所述源极区25时，以所述元胞沟槽结构21、所述终端引出结构22及所述第二遮蔽层228为掩膜层，对所述外延层2依次进行第二导电类型离子注入及第一导电类型离子注入，以得到所述体区24及位于所述体区24上表层的所述源极区25。
具体的，形成所述源极区25后还包括去除所述第二遮蔽层228的步骤。
请参阅图9至图10，执行所述步骤S3及所述步骤S4：于所述外延层2的上方依次形成覆盖所述外延层2上方的遮蔽介质层3及覆盖所述遮蔽介质层3上表面的层间介质层4，并平坦化所述层间介质层4的上表面；形成贯穿所述层间介质层4与所述遮蔽介质层3的源极引出接触孔43，且述源极引出接触孔43的底部延伸至所述源极引出导电层233中。
具体的，所述层间介质层4与所述遮蔽介质层3的材质不同。
作为示例，所述遮蔽介质层3的材质包括氮化硅或者其他适合的高介电材料。
具体的，所述层间介质层4的材质包括氧化硅或者其他适合的高介电材料。
具体的，如图9所示，为形成所述层间介质层4后的剖面结构示意图，形成所述遮蔽介质层3的方法包括化学气相沉积、物理气相沉积或者其他适合的方法；形成所述层间介质层4的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
作为示例，平坦化所述层间介质层4的方法包括化学机械研磨或者其他适合的方法。
作为示例，形成所述源极引出接触孔43的同时还形成有源极接触孔41及终端引出接触孔42，且所述源极接触孔41贯穿所述层间介质层4及所述遮蔽介质层3并延伸至所述体区24中，所述终端引出接触孔42贯穿所述层间介质层4及所述遮蔽介质层3并延伸至所述第二栅导电层225。
具体的，在形成所述源极引出接触孔43之前，对所述层间介质层4的上表面进行平坦化以减少由于所述层间介质层4上表面不平坦引起光刻曝光时的偏移，继而减少形成的所述源极引出接触孔43时的接触孔位置的偏移引起的所述第三介电层232损伤，导致填充所述源极引出接触孔43与所述源极导电层5之间的接触面积过小，继而形成尖楔，使器件导电时形成电流集中点，影响器件的可靠性。
具体的，平坦化所述层间介质层4之后，形成所述源极接触孔41、所述终端引出接触孔42及所述源极引出接触孔43之前，还包括形成覆盖所述层间介质层4上表面的第三光刻胶层44及图案化所述第三光刻胶层44的步骤。
具体的，如图10所示，为形成所述源极接触孔41、所述终端引出接触孔42及所述源极引出接触孔43后的剖面结构示意图，基于图案化的所述第三光刻胶层44依次刻蚀所述层间介质层4及所述遮蔽介质层3，并于刻蚀所述遮蔽介质层3之后刻蚀所述源极区25、所述第二栅导电层225及所述源极引出导电层233，以得到所述源极接触孔41、所述终端引出接触孔42及所述源极引出接触孔43。
作为示例，形成所述源极引出接触孔43的方法包括干法刻蚀也可以是其他适合的方法。
具体的，形成所述源极接触孔41的方法包括干法刻蚀也可以是其他适合的方法；形成所述终端引出接触孔42的方法包括干法刻蚀也可以是其他适合的方法；
作为示例，形成所述源极引出接触孔43的过程还包括第一刻蚀阶段、第二刻蚀阶段及第三刻蚀阶段，且所述第一刻蚀阶段包括采用第一刻蚀条件刻蚀所述层间介质层4直至显露所述遮蔽介质层3，所述第二刻蚀阶段包括采用第二刻蚀条件刻蚀所述遮蔽介质层3直至显露所述源极引出导电层233，所述第三刻蚀阶段包括采用第三刻蚀条件刻蚀所述源极引出导电层233。
具体的，所述第二刻蚀条件与所述第三刻蚀条件不同，所述第一刻蚀条件可以与所述第三刻蚀条件相同。
作为示例，所述第三介电层232的材质与所述遮蔽介质层3的材质不同，以使所述第三介电层232与所述遮蔽介质层3之间具有高的刻蚀选择比。
具体的，在形成所述源极引出接触孔43时，利用干法刻蚀方法对所述遮蔽介质层3及所述第三介电层232的高选择比，在刻蚀完成所述遮蔽介质层3之后，以所述遮蔽介质层3作为掩膜层，防止所述遮蔽介质层3中的开口继续扩大而导致所述第三介电层232被刻蚀，继而损伤所述第三介电层232，影响器件的性能。
具体的，形成所述源极接触孔41之后，形成所述源极导电层5之前，还包括于所述体区24中形成第二导电类性源极接触区(未图示)的步骤。
具体的，所述源极接触区的掺杂浓度高于所述体区24的掺杂浓度，以使填充所述源极接触孔41的所述源极导电层5与所述体区24形成欧姆接触，减小电极的接触电阻。
具体的，形成所述源极接触区之后，形成所述源极导电层5之前，还包括去除所述第三光刻胶层44的步骤。
再请参阅图11，执行所述步骤S5：形成源极导电层5于所述层间介质层4的上表面，所述源极导电层填充进所述源极引出接触孔43中。
具体的，所述源极导电层5还填充所述源极接触孔41及所述终端引出接触孔42。
具体的，形成所述源极导电层5的方法包括磁控溅射、物理气相沉积、化学气相沉积、原子层沉积或者其他适合的方法。
具体的，形成的所述源极导电层5的厚度可以根据实际情况进行选择，这里不再限制。
具体的，还包括于所述层间介质层4中形成栅极接触孔(未图示)的步骤、形成填充所述栅极接触孔的栅极层(未图示)的步骤及于所述衬底1的下表面形成漏极导电层6的步骤。
具体的，由于形成所述栅极接触孔及栅极层为常规的工艺，这里不再赘述。
具体的，形成所述漏极导电层6的方法包括磁控溅射、物理气相沉积、化学气相沉积、原子层沉积或者其他适合的方法。
本实施例的屏蔽栅沟槽MOSFET的制备方法通过在形成所述源极引出结构23之后，形成所述层间介质层4之前，于所述外延层2的上表面形成一层覆盖所述外延层4上表面的所述遮蔽介质层3，且所述遮蔽介质层3与所述第三介电层232之间具有高的刻蚀选择比，以使刻蚀所述遮蔽介质层3的过程中不会对所述源极引出导电层233进行刻蚀，同时在刻蚀所述源极引出导电层233的过程中，所述遮蔽介质层3中的开口大小不变，利用所述遮蔽介质层3遮蔽所述第三介电层232，防止在刻蚀所述源极引出导电层233时，所述源极引出接触孔43的底部扩大，导致所述第三介电层232被刻蚀；于形成所述层间介质层4之后，对所述层间介质层4的进行平坦化，以保证光刻时所述层间介质层4上表面的平坦度，减少形成所述源极引出接触孔43的曝光时的偏移，避免了所述源极引出接触孔43偏移引起的所述第三介电层232损伤，避免了填充所述源极引出接触孔43的所述源极导电层5与所述源极引出导电层233之间的接触面积过小，继而形成尖楔，导致电流集中，影响器件的稳定性。
实施例二
本实施例提供一种屏蔽栅沟槽MOSFET，如图10所示，为所述屏蔽栅沟槽MOSFET的剖面结构示意图，包括第一导电类型衬底1、第一导电类型外延层2、遮蔽介质层3、层间介质层4、源极引出接触孔43及源极导电层5，所述外延层2位于所述衬底1的上表面，包括元胞沟槽结构21、终端引出结构22、源极引出结构23、第二导电类型体区24及第一导电类型源极区25，其中所述源极引出结构23包括源极引出导电层，所述体区24位于相邻两个所述元胞沟槽结构21中之间及所述元胞沟槽结构21与所述终端引出结构22之间的所述外延层2的上表层，所述源极区25位于所述体区24的上表层；所述遮蔽介质层3位于所述外延层2的上方；平坦化的所述层间介质层4位于所述遮蔽层3的上表面；所述源极引出接触孔43贯穿所层间介质层4及所述遮蔽介质层3并延伸至所述引出导电层233中；所述源极导电层5位于所述层间介质层的上表面，并填充进所述源极引出接触孔43中。
具体的，所述屏蔽栅沟槽MOSFET采用实施例一中的制备方法制备得到。
具体的，所述衬底1的厚度可以根据实际情况情况进行设置，这里不再限制。
具体的，所述外延层2的厚度可以根据实际情况进行设置，这里不再限制。
具体的，在保证器件安全的情况下，形成的所述遮蔽介质层3的厚度可以根据实际情况进行选择，这里不再限制；形成所述层间介质层4的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述遮蔽介质层3与所述第三介电层232的之间具有高的刻蚀选择比。
具体的，所述体区24的掺杂浓度可以根据实际情况进行设置，这里不再限制；所述源极区25的掺杂浓度可以根据实际情况进行设置，这里不再限制。
具体的，所述层间介质层4中还设有源极接触孔41及终端引出接触孔42，所述源极接触孔41贯穿所述层间介质层4及所述遮蔽介质层3并延伸至所述体区24中，所述终端引出接触孔43贯穿所述层间介质层4及所述遮蔽介质层3并延伸至所述第二栅导电层225
具体的，所述源极接触孔41的开口大小可以根据实际情况进行设置，这里不再限制；所述终端引出接触孔42的尺寸可以根据实际情况进行设置，这里不再限制；所述源极引出接触孔43的尺寸可以根据实际情况进行设置，这里不再限制。
具体的，所述源极导电层5的材质包括铜、铝、镍、金、钨、银及钛中的至少一种，也可以是其他适合的导电材料。本实施例中，采用AlCu作为所述源极导电层。
具体的，所述遮蔽介质层3用于防止所述源极引出接触孔43的底部扩大，继而损伤所述源极引出结构23中的所述第三介电层232。
具体的，所述屏蔽栅沟槽MOSFET中还设有栅极层及漏极导电层6，所述栅极层贯穿所述层间介质层4及所述遮蔽介质层3并延伸至所述第一栅导电层216，所述漏极导电层6位于所述衬底1的下表面。
本实施例的屏蔽栅沟槽MOSFET，通过于所述外延层2和所述层间介质层4之间设置一与所述第三介电层232及所述层间介质层4之间具有高的刻蚀选择比的所述遮蔽介质层3，防止形成的所述源极引出接触孔43的底部过大，损伤所述第三介电层232。
综上所述，本发明的屏蔽栅沟槽MOSFET及其制备方法通过对层间介质层的上表面进行平坦化，减少形成源极引出接触孔曝光时的偏移，保证了刻蚀时形成源极引出接触孔位置的精准度，防止源极引出接触孔偏移导致的第三介电层损伤，避免了填充源极引出接触孔的源极导电层与源极引出导电层之间的接触面积过小，继而导致形成尖楔，电流集中的情况；于层间介质层和外延层之间形成一层与第三介电层之间具有高选择比的遮蔽介质层，继而使在刻蚀源极引出导电层时，保证遮蔽介质层处的开口大小不变，并利用遮蔽介质层遮蔽第三介电层，防止第三介电层损伤，影响器件的稳定性，且在无需增加高精度的设备及较复杂的工艺步骤的情况下，保证了接触孔的良率。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种屏蔽栅沟槽MOSFET的制备方法，其特征在于，包括以下步骤：
提供一第一导电类型衬底，于所述衬底的上表面形成第一导电类型外延层；
于所述外延层中形成元胞沟槽结构、终端引出结构、源极引出结构、第二导电类型体区及第一导电类型源极区，所述源极引出结构包括源极引出导电层，所述体区位于相邻两个所述元胞沟槽结构之间及所述元胞沟槽结构与所述终端引出结构之间的所述外延层的上表层，所述源极区位于所述体区的上表层；
于所述外延层的上方依次形成位于所述外延层上方的遮蔽介质层及覆盖所述遮蔽介质层上表面的层间介质层，并平坦化所述层间介质层的上表面；
形成贯穿所述层间介质层与所述遮蔽介质层的源极引出接触孔，且所述源极引出接触孔的底部延伸至所述源极引出导电层中；
形成源极导电层于所述层间介质层的上表面，所述源极导电层还填充进所述源极引出接触孔中。
2.根据权利要求1所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：所述元胞沟槽结构包括第一沟槽、填充所述第一沟槽下部的第一屏蔽栅层、包裹所述第一屏蔽栅层底面与侧壁并位于所述第一沟槽内壁的第一介电层、覆盖所述第一屏蔽栅层和所述第一介电层上表面的第一隔离介质层、位于所述第一沟槽内壁并覆盖所述第一隔离介质层上表面的栅介电层及填充所述第一沟槽上部的第一栅导电层，所述终端引出结构包括第二沟槽、填充所述第二沟槽下部的第二屏蔽栅层、包裹所述第二屏蔽栅层底面与侧壁并位于所述第二沟槽内壁的第二介电层、覆盖所述第二屏蔽栅层和所述第二介电层上表面的第二隔离介质层、位于所述第二沟槽内壁并覆盖所述第二隔离介质层上表面的所述栅介电层及填充所述第二沟槽上部的第二栅导电层，所述源极引出结构包括第三沟槽及位于所述第三沟槽内壁的第三介电层，且所述源极引出导电层填充所述第三沟槽，所述栅介质层还覆盖所述外延层的上表面。
3.根据权利要求2所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于，形成所述第一隔离介质层与所述第二隔离介质层包括以下步骤：于所述外延层的上表面形成隔离介质材料层，所述隔离介质材料层填充所述第一沟槽及所述第二沟槽，并平坦化所述隔离介质材料层的上表面；于所述隔离介质材料层中形成第一预设深度的开口部，且所述开口部的底面低于所述外延层的上表面；去除所述外延层上表面的所述隔离介质材料层，并加深所述开口部的底部至第二预设深度以得到所述第一隔离介质层及所述第二隔离介质层，且所述开口部的开口尺寸与所述第一沟槽的开口尺寸相同。
4.根据权利要求2所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：形成所述源极引出接触孔的同时还形成有源极接触孔及终端引出接触孔，且所述源极接触孔贯穿所述层间介质层及所述遮蔽介质层并延伸至所述体区中，所述终端引出接触孔贯穿所述层间介质层及所述遮蔽介质层并延伸至所述第二栅导电层。
5.根据权利要求2所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：所述第三介电层的材质与所述遮蔽介质层材质不同。
6.根据权利要求1所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：所述遮蔽介质层的材质包括氮化硅。
7.根据权利要求1所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：平坦化所述层间介质层的方法包括化学机械研磨。
8.根据权利要求1所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：形成所述源极引出接触孔的方法包括干法刻蚀。
9.根据权利要求1所述的屏蔽栅沟槽MOSFET的制备方法，其特征在于：形成所述源极引出接触孔的过程还包括第一刻蚀阶段、第二刻蚀阶段及第三刻蚀阶段，且所述第一刻蚀阶段包括采用第一刻蚀条件刻蚀所述层间介质层直至显露所述遮蔽介质层，所述第二刻蚀阶段包括采用第二刻蚀条件刻蚀所述遮蔽介质层直至显露所述源极引出导电层，所述第三刻蚀阶段包括采用第三刻蚀条件刻蚀所述源极引出导电层。
10.一种屏蔽栅沟槽MOSFET，其特征在于，包括：
第一导电类型衬底；
第一导电类型外延层，位于所述衬底的上表面，包括元胞沟槽结构、终端引出结构、源极引出结构、第二导电类型体区及第一导电类型源极区，其中所述源极引出结构包括源极引出导电层，所述体区位于相邻两个所述元胞沟槽结构中之间及所述元胞沟槽结构与所述终端引出结构之间的所述外延层的上表层，所述源极区位于所述体区的上表层；
遮蔽介质层，位于所述外延层的上方；
平坦化的层间介质层，位于所述遮蔽介质层的上表面；
源极引出接触孔，贯穿所层间介质层及所述遮蔽介质层并延伸至所述源极引出导电层中；
源极导电层，位于所述层间介质层的上表面，并填充进所述源极引出接触孔。
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